JPH02214127A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体装置およびその製造方法に関し、さ
らに詳しくは、半絶縁性ＧａＡｓ基板を用いた電界効果
トランジスタ（ＧａＡｓ−ＦＥＴ　）などにおける分割
されたチップ構造およびその製造方法の改良に係るもの
である。

（従来の技術） 一般にこの種のＧａＡｓ−Ｆ　ＥＴなどにおいては、装
置構成での熱抵抗の低減、およびソースインダクタンス
の低減などを図るために、ゲート電極、ソース電極、お
よびドレイン電極などを設けた半絶縁性ＧａＡｓ基板の
厚さを、数十μｍ程度にまで薄くし、かつその裏面側か
らは、ソース電極への貫通孔を形成させると共に、この
裏面側にあって、放熱電極（Ｐｌａｔｅｄ　Ｈｅａｔ　
５ｉｎｋ：以下、　ＰＨ５とも呼ぶ）を設けて使用する
ようにしている。

こＳで、従来例によるこのようなＧａＡｓ−ＦＥＴでの
概要構成を第３図に示し、また、その製造方法の主要な
工程を第４図（ａ）ないしくｆ）に示しである。

すなわち、第３図に示す従来例構成において、符号１は
半絶縁性ＧａＡｓ基板、２，３．および４はこのＧａＡ
ｓ基板ｌ基板面上にあって、所定位置を占めて形成され
る半導体素子のためのそれぞれにゲート電極、ソース電
極、およびドレイン電極であり、１２は前記ＧａＡｓ基
板ｌの裏面側に設けられるＰＨ５形成のためのメッキ下
地金属層、１３はこのメッキ下地金属層１２を介して形
成された放熱電極である。

しかして、従来例方法においては、第４図（ａ）ないし
くｆ）に示されているように、まず、半絶縁性ＧａＡｓ
基板１の主面上にあって、所期通りに半導体素子、およ
びそのゲート電極２．ソース電極３゜ドレイン電極４を
それぞれ形成させると共に（第４図（ａ））、この半導
体素子、および各電極を形成したウェハ状態でのＧａＡ
ｓ基板１上に、貼付用ワックス７を用いてガラス基板６
を貼付しておき、この状態で、このＧａＡｓ基板ｌ基板
面側から所望の厚さ（数十μｍ程度）までラッピング、
およびエツチングすることによって薄層化させ、かつそ
の後、この薄層化された基板裏面に第１のレジストパタ
ーン８を形成する（同図（ｂ））。

続いて、前記第１のレジストパターン８をマスクに用い
、前記ＧａＡｓ基板ｌをエツチング処理して、その裏面
側から前記ソース電極３に達する貫通孔９を形成しく同
図（Ｃ））、また、マスクに用いた第１のレジストパタ
ーン８の除去後、金層と他の金属層からなるＰＩＩＳの
メッキ下地金属層１２を形成させ、かつ所定のダイシン
グ域該当部分にあって、第２のレジストパターン１１を
形成する（同図（ｄ））。

次に、前記第２のレジストパターン＋１をマスクに用い
、ＰＨＳメッキを施すことにより前記メッキ下地金属層
１２上に放熱電極（ＰＨ５）　１３を形成しく同図（ｅ
））、さらに、その後、マスクに用いた第２のレジスト
パターン１１を除去した上で、今度は、この放熱電極１
３をマスクにして、前記メッキ下地金属層１２をエツチ
ング除去しく同図（ｆ））、続いて、こ工では図示省略
したが、前記半絶縁性ＧａＡｓ基板１を所期通りにエツ
チングして、チップ分割をなし、このようにして第３図
に示す装置構成を得るのである。

〔発明が解決しようとする課題〕

前記したように従来例によるＧａＡｓ−ＦＥＴにおいて
は、その製造に際して、放熱電極（ＰＨ５）１３をマス
クに用い、半絶縁性ＧａＡｓ基板ｌのエツチングをなす
ことで、チップ分割を行なうようにしているが、こＳで
、このようにして構成されるチップの断面構造は、第３
図構成から明らかな如く、分割されたチップでのＧａＡ
ｓ基板１の端面が、鋭く尖った形状を呈することになる
もので、以後のチップ取扱い時に、この基板端面、つま
り、チップ端面が欠は易いと云う欠点があり、また、こ
のような放熱電極１３をマスクにしたＧａＡｓ基板ｌ基
板面チングによる分割では、放熱電極１３の仕上り形状
、およびメッキ下地金属層１２を除去した後の形状が、
チップ分割後での基板主面側の形状に増巾されて、この
基板主面側寸法の不揃いとか、オーバーエツチングなど
を生じ易く、チップ分割の歩留り低下を招き、さらには
、メッキ下地金属層１２の最上層が、通常の場合、金層
からなっているために、選択電解メッキ用の第２のレジ
ストパターン１１の下にしみ込みを生じて、金メッキつ
ながりを起し易く、チップ分割を困難にするなどの問題
点があった。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところ。

は、チップ取扱い時に、そのチップ端面が欠は難く、か
つ寸法精度のよいチップを歩留りよく提供し得るように
した。この種の半導体装置およびその製造方法を提供す
ることである。

〔課題を解決するための手段〕

前記目的を達成するために、この発明に係る半導体装置
は、基板主面に半導体素子およびその電極を形成させ、
かつ裏面側に下地金属層を介して放熱電極を形成させた
半導体装置において、前記基板裏面に形成される放熱電
極により、基板のダイシング域を包み込むように被覆し
て構成させたことを特徴とするものである。

また、この発明に係る半導体装置の製造方法は、基板主
面に半導体素子およびその電極を形成させ、かつ裏面側
に下地金属層を介して放熱電極を形成させた半導体装置
の製造において、前記基板のダイシング域に対応した表
面上に、エツチングの容易な金属層を“選択的に形成す
る工程と、前記ウェハ状態の基板を裏面側からラッピン
グ、およびエツチングして所望の厚さに薄層化させ、か
つ少なくとも前記ダイシング域対応の金属層に達する貫
通孔を選択的に形成すると共に、この貫通孔によって露
出された金属層の裏面部分上にレジストパターンを形成
する工程と、このレジストパターンをマスクに用いて、
前記貫通孔の内面を含む基板裏面にメッキ下地金属層、
ついで、放熱電極をそれぞれ順次選択的に形成する工程
と、前記レジストパターンの除去後、前記ダイシング域
該当の金属層、および基板を順次選択的ににエツチング
してチップ分割する工程とを、少なくとも含むことを特
徴とするものである。

〔作　　用］ すなわち、この発明では、基板主面に半導体素子および
その電極を形成させ、かつ裏面側に下地金属層を介して
放熱電極を形成させた半導体装置において、基板裏面に
形成される放熱電極によって、基板のダイシング域を包
み込むように被覆させたので、この放熱電極によりチッ
プ端面が保護されて、取扱い時での欠け１割れなどを防
止でき、また、基板のチップ分割を行なうダイシング域
にあって、一方の主面（表面）側にエツチングの容易な
金属層を形成させておき、このウェハ状態の基板を、裏
面側からラッピング、およびエツチングして所望の厚さ
に薄層化させた上で、この基板の裏面側から、少なくと
もダイシング域対応の金属層に達する貫通孔を選択的に
形成させ、さらに、この貫通孔で露出される金属層の裏
面部分にレジストパターンを形成させ、かつこのレジス
トパターンをマスクにして、貫通孔の内面を含む基板裏
面に、メッキ下地金属層、ついで、放熱電極をそれぞれ
に形成させているので、レジストパターンの除去後、ダ
イシング域該当の金属層、および基板を順次にエツチン
グしてチップ分割するときは、従来のように放熱電極を
マスクに用いる基板のエツチングに比較し、貫通孔の形
成精度。

ひいては、エツチング後の基板自体の寸法精度を向上で
きるほか、ウニ八面内でのエツチングのアンバランスを
も解消でき、先の放熱電極によるダイシング域を含んだ
基板裏面の包み込みとも相俟って、チップ寸法を揃える
ことが可能になり、歩留りのよいチップ分割をなし得る
のである。

〔実　施　例〕

以下、この発明に係る半導体装置およびその製造方法の
一実施例につき、第１図および第２図を参照して詳細に
説明する。

第１図はこの実施例を適用したＧａＡｓ−、ＦＥＴのチ
ップ構造の概要を模式的に示す断面図、第２図（ａ）な
いしくｇ）は同上チップ構造の主要な製造工程を順次模
式的に示すそれぞれに断面図であり、これらの第１図お
よび第２図実施例において、前記第３図および第４図従
来例と同一符号は同一または相当部分を示している。

すなわち、第１図に示す実施例構成において、符号ｌは
半絶縁性ＧａＡｓ基板、２，３．および４はこのＧａＡ
ｓ基板１の主面上にあって、所定位置を占めて形成され
る半導体素子のためのそれぞれにゲート電極、ソース電
極、およびドレイン電極であり、また、５は同上ダイシ
ング域に選択的に形成された金属層を示し、さらに、１
２は前記ＧａＡｓ基板ｌの裏面側に設けられるＰＩ（Ｓ
形成のためのメッキ下地金属層、１３はこのメッキ下地
金属層１２を介し、ＧａＡｓ基板ｌを包み込むようにＰ
ＨＳメッキして形成された放熱電極である。

しかして、この実施例方法においては、第２図（ａ）な
いし軸）に示されているように、まず、半絶縁性ＧａＡ
ｓ基板ｌの主面上にあって、所期通りの位置を占めてゲ
ート電極２とソース電極３およびドレイン電極４とをそ
れぞれに形成させ（第２図（ａ））、また、このＧａＡ
ｓ基板１のダイシング域に対応した表面上に、エツチン
グによって容易に除去可能で、かつ後述する凹Ｓメッキ
の給電層ともなる導電性のよい金属１例えば、金などの
金属層５を、こＳでは図示省略したが、例えば、レジス
トパターンをマスクにした蒸着法、およびリフトオフ法
などの公知手段によって選択的に形成する（同図（ｂ）
）。

ついで、これらの各電極２ないし４．および金属層５を
それぞれに形成したウェハ状態でのＧａＡｓ基板１の表
面側には、貼付用のワックス７を用いてガラス基板６を
貼付しておき、この状態で、このＧａＡｓ基板１を裏面
側から、破線で示した所望の厚さ（数十μｍ程度）位置
まで、ラッピング。

およびエツチングすることにより薄層化させ（同図（Ｃ
））、その後、この薄層化されたＧａＡｓ基板ｌ基板面
側に第１のレジストパターン８を形成した上で、これを
マスクにＧａＡｓ基板ｌ基板面チング処理して、その裏
面側から前記ソース電極３．およびダイシング域対応の
金属層５に達する各貫通孔９ａ、９ｂをそれぞれ選択的
に形成すると共に、再度、この第１のレジストパターン
８をマスクに用い、例えば、Ｔｉ（チタン）などの金属
を蒸着して各蒸着金属層１０．１０ａ、１０ｂをそれぞ
れに形成させる（同図（ｄ））。

そして、前記マスクに用いた第１のレジストパターン８
と一緒に、その上の蒸着金属層部分１０をリフトオフし
て除去し、また、前記貫通孔９ｂで露出されている金属
層５の裏面でのダイシング域に該当する一部にあって、
選択的に残された蒸着金属層部分１０ｂ上にのみ、ＰＨ
Ｓメッキの選択形成のマスクとなる第２のレジストパタ
ーン１１を形成させ、さらに、前記貫通孔９ａを通した
ソース電ｇｉ３上の蒸着金属層部分１０ａを適宜にエツ
チング除去しておき（同図（ｅ））、その後、無電解メ
ッキ（例えば、Ｎｉ、Ａｕなと）を行なって、前記第２
のレジストパターン１１で被覆された蒸着金属層部分ｔ
ａｂを除き、前記各貫通孔９ａ、９ｂの内面を含むＧａ
Ａｓ基板ｌ基板面全面に、ＰＨＳのメッキ下地金属層１
２を形成し、続いて、前記金属層５を給電層とする電解
メッキにより、このメッキ下地金属層１２上にＰＨＳメ
ッキを施して放熱電極（Ｐ）Ｉｓ）　１３を形成する（
同図（ｆ））。

そしてまた、前記マスクに用いた第２のレジストパター
ン＋１を除去した上で、前記放熱電極１３をマスクにし
て、前記ダイシング域該当の蒸着金属層部分１０ｂ、お
よび金属層５を順次にエツチング除去しく同図（ｇ））
、続いて、こＳでは図示省略したが、前記半絶縁性Ｇａ
Ａｓ基板ｌを所期通りにエツチングして、チップ分割を
なし、その後９分割状態にある各チップをガラス基板６
から剥離させて洗浄し、このようにして第３図に示す装
置構成を得るのである。

従って、この実施例の場合、　　ＧａＡｓ基板ｌ基板面
プ分割を行なうダイシング域には、一方の主面（表面）
側にＰＨＳメッキの給電層ともなるエツチングの容易な
金属層５を形成させ、かつ他方の裏面側から第１のレジ
ストパターン８をマスクに用いたＧａＡｓ基板ｌ基板面
チングにより、金属層５に達する貫通孔９ｂを形成させ
、また、第２のレジストパターンのマスクで、メッキ下
地金属層１２゜さらに、放熱電極（ＰＨ５）１３を形成
させているために、従来のように放熱電極（ＰＨ５）１
３をマスクに用いたＧａＡｓ基板１のエツチングの場合
に比較するとき、貫通孔９ｂの形成精度、ひいては、エ
ツチング後のＧａＡｓ基板ｌ自体の寸法精度を向上でき
て、チップ寸法を揃えることが可能になり、かつウニ八
面内でのエツチングのアンバランスが解消され、電解メ
ッキの被着し難いチタンを用いた蒸着金属層１０ｂの介
在によるＰＨＳメッキ時でのメッキつながりの防止とも
相俟って、歩留りのよいチップ分割をなし得るのであり
、ＧａＡｓ基板ｌ基板面ては、これを放熱電極（ＰＨ５
）　１３によって包み込むようにしていることから、チ
ップ端面が保護されて、取扱い時での欠け１割れなどを
防止できるのである。

なお、前記実施例においては、ダイシング域の金属層と
して金を用いているが、金・チタン層とすることで、第
２のレジストパターンの下のチタンによる蒸着金属層を
省略しても、　ＰＨＳメッキのつながりを防止できるの
であり、また、メッキ下地金属層として、無電解メッキ
によりＮ　ｉ／Ａｕ層を形成させたが、スパッタなどに
よりチタン・金・チタン層を被着させ、ついで、第２の
レジストパターンを形成し、かつ不要なチタン層を除去
することによっても、前記と同様な作用、効果が得られ
る。

（発明の効果〕 以上詳述したように、この発明によれば、基板主面に半
導体素子およびその電極を形成させ、かつ裏面側に下地
金属層を介して放熱電極を形成させた半導体装置におい
て、基板裏面に形成される放熱電極によって、基板のダ
イシング域を包み込むように被覆させたので、この放熱
電極による被覆によりチップ端面を効果的に保護できて
、取扱い時でのチップの欠け２割れなどを良好に防止で
きるのであり、また、基板のチップ分割を行なうダイシ
ング域にあって、−・方の主面（表面）側にエツチング
の容易な金属層を形成させておき、このウェハ状態の基
板を、裏面側からラッピング。

およびエツチングして所望の厚さに薄層化させた上で、
同様に、この基板の裏面側から、少なくともダイシング
域対応の金属層に達する貫通孔を選択的に形成させ、ま
た、この貫通孔によって露出された金属層の裏面部分上
にレジストパターンを選択的に形成させ、かつこのレジ
ストパターンをマスクにして、貫通孔の内面を含む基板
裏面上にメッキ下地金属層、その後、放熱電極をそれぞ
れに形成させているので、このレジストパターンの除去
後、ダイシング域該当の金属層、および基板を順次にエ
ツチングしてチップ分割するときは、貫通孔の形成に関
して、従来の場合でのように放熱電極をマスクに用いる
基板のエツチングに比較するとき、その形成精度、ひい
ては、エツチング後の基板自体の寸法精度を格段に向上
させることができると共に、ウェハ面内でのエツチング
のアンバランスを解消でき、放熱電極によるダイシング
域を含んだ基板裏面の包み込み被覆とも相俟って、チッ
プ寸法を揃えることが可能になり、チップ分割を歩留り
よく行ない得るなどの優れた特長を有するものである。

【図面の簡単な説明】

第１図はこの発明に係る半導体装置の一実施例を適用し
たＧａＡｓ−ＦＥＴのチップ構造の概要を模式的に示す
断面図、第２図（ａ）ないしくｇ）は同上チップ構造の
主要な製造工程を順次模式的に示すそれぞれに断面図で
あり、また、第３図は従来例によるＧａＡｓ−ＦＥＴの
チップ構造の概要を模式的に示す断面図、第４図（ａ）
ないしくｆ）は同上チップ構造の主要な製造工程を順次
模式的に示すそれぞれに断面図である。 ！・・・・半絶縁性ＧａＡｓ基板、２・・・・ゲート電
極、３・・・・ソース電極、４・・・・ドレイン電極、
５・・・・金属層、６・・・・ガラス基板、７・・・・
貼付用のワックス、８・・・・第１のレジストパターン
、９ａ・・・・ソース電極に達する貫通孔、９ｂ・・・
・金属層に達する貫通孔、１０・・・・第１のレジスト
パターン上の蒸着金属層部分、１０ａ・・・・ソース電
極裏面の蒸着金属層部分、１０ｂ・・・・金属層裏面ダ
イシング域該当の蒸着金属層部分、１１・・・・第２の
レジストパターン、１２・・・・メッキ下地金属層、１
３・・・・放熱電極（ｐｔｔｓ）。 代理人　　大　　岩　　増　　雄 第 図 第 図て／）／ ／’ｌ；４’Ｊｍのワヅ７ス 第 図 第４図

Claims (2)

【特許請求の範囲】
1. （１）基板主面に半導体素子およびその電極を形成させ
   、かつ裏面側に下地金属層を介して放熱電極を形成させ
   た半導体装置において、前記基板裏面に形成される放熱
   電極により、基板のダイシング域を包み込むように被覆
   して構成させたことを特徴とする半導体装置。
2. （２）基板主面に半導体素子およびその電極を形成させ
   、かつ裏面側に下地金属層を介して放熱電極を形成させ
   た半導体装置の製造において、前記基板のダイシング域
   に対応した表面上に、エッチングの容易な金属層を選択
   的に形成する工程と、前記ウェハ状態の基板を裏面側か
   らラッピング、およびエッチングして所望の厚さに薄層
   化させ、かつ少なくとも前記ダイシング域対応の金属層
   に達する貫通孔を選択的に形成すると共に、この貫通孔
   によつて露出された金属層の裏面部分上にレジストパタ
   ーンを形成する工程と、このレジストパターンをマスク
   に用いて、前記貫通孔の内面を含む基板裏面にメッキ下
   地金属層、ついで、放熱電極をそれぞれ順次選択的に形
   成する工程と、前記レジストパターンの除去後、前記ダ
   イシング域該当の金属層、および基板を順次選択的にに
   エッチングしてチップ分割する工程とを、少なくとも含
   むことを特徴とする半導体装置の製造方法。