JPH02207321A - 双方向ｆｉｆｏメモリ - Google Patents
双方向ｆｉｆｏメモリInfo
- Publication number
- JPH02207321A JPH02207321A JP1030292A JP3029289A JPH02207321A JP H02207321 A JPH02207321 A JP H02207321A JP 1030292 A JP1030292 A JP 1030292A JP 3029289 A JP3029289 A JP 3029289A JP H02207321 A JPH02207321 A JP H02207321A
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- Japan
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- data input
- output
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- 230000002457 bidirectional effect Effects 0.000 title description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は双方向ＦＩＦＯメモリに関し、特に二つのデー
タ入出力バスを備え、二つの方向から、書込んだデータ
を書込んだ時の順序で読出すことができる双方向ＦＩＦ
Ｏメモリに関する。
タ入出力バスを備え、二つの方向から、書込んだデータ
を書込んだ時の順序で読出すことができる双方向ＦＩＦ
Ｏメモリに関する。
従来、ＦＩＦＯメモリは、データ処理速度が異なる装置
間のデータ伝送を効率的に行なわせるために、データ列
の到来順序を崩さずに一時的に保存し出力するメモリと
して利用されてきた。
間のデータ伝送を効率的に行なわせるために、データ列
の到来順序を崩さずに一時的に保存し出力するメモリと
して利用されてきた。
異なる装置の双方にデータの書込み２読出しができる従
来の双方向ＦＩＦＯメモリの一例を第４図に示す。
来の双方向ＦＩＦＯメモリの一例を第４図に示す。
この双方向ＦＩＦＯメモリは、データ入力バスＩＢから
到来する各データを到来順に順次記憶し、記憶された各
データを到来順に順次データ出カバスＯＢに出力するＦ
ＩＦＯメモリ１と、第１及び第２の装置１０１，１０２
とそれぞれ対応して接続する第１及び第２のデータ入出
力バスｌ０Ｂｔ 、ｌ０Ｂ２と、これら第１及び第２の
データ入出力バスｌ０Ｂ１．ｌ０Ｂ２とそれぞれ対応し
て接続する第１及び第２のデータ入出力ポートを備え、
一つのポートセレクト信号入力端子Ｔ’ｐｓから入力さ
れるポートセレクト信号ＰＳに従って第１及び第２のデ
ータ入出力ポートとデータ入力バスＩＢ及びデータ出力
バスＯＢとの間の接続を制御するポートセレクト制御回
路２とを有する構成となっており、ポートセレクト信号
入力端子ＴＰ５は一つしかないために第１及び第２の装
置１０１．１０２の何れか一方と接続され、何れか一方
からポートセレクト信号ＰＳを出力するようになってい
た。
到来する各データを到来順に順次記憶し、記憶された各
データを到来順に順次データ出カバスＯＢに出力するＦ
ＩＦＯメモリ１と、第１及び第２の装置１０１，１０２
とそれぞれ対応して接続する第１及び第２のデータ入出
力バスｌ０Ｂｔ 、ｌ０Ｂ２と、これら第１及び第２の
データ入出力バスｌ０Ｂ１．ｌ０Ｂ２とそれぞれ対応し
て接続する第１及び第２のデータ入出力ポートを備え、
一つのポートセレクト信号入力端子Ｔ’ｐｓから入力さ
れるポートセレクト信号ＰＳに従って第１及び第２のデ
ータ入出力ポートとデータ入力バスＩＢ及びデータ出力
バスＯＢとの間の接続を制御するポートセレクト制御回
路２とを有する構成となっており、ポートセレクト信号
入力端子ＴＰ５は一つしかないために第１及び第２の装
置１０１．１０２の何れか一方と接続され、何れか一方
からポートセレクト信号ＰＳを出力するようになってい
た。
例えば、ポートセレクト信号ＰＳが高レベルのときは、
第１のデータ入出力ポートはデータ出力バスＯＢと接続
され、第２のデータ入出力ポートはデータ入力バスＩＢ
と接続される。また、ポートセレクト信号゛ＰＳが低レ
ベルのときは、第１のデータ入出力ポートとデータ入力
バスＩＢとが接続され、第２のデータ入出力ポートとデ
ータ出力バスＯＢとが接続される。
第１のデータ入出力ポートはデータ出力バスＯＢと接続
され、第２のデータ入出力ポートはデータ入力バスＩＢ
と接続される。また、ポートセレクト信号゛ＰＳが低レ
ベルのときは、第１のデータ入出力ポートとデータ入力
バスＩＢとが接続され、第２のデータ入出力ポートとデ
ータ出力バスＯＢとが接続される。
上述した従来の双方向ＦＩＦＯメモリは、第１及び第２
のデータ入出力ポートとデータ入力バスＩＢ、データ出
力バスＯＢとの間の接続を制御するポートセレクト信号
入力端子Ｔ’ｐｓが一つしかない１成となっているので
、第１及び第２の装置１０１．１０２の何れか一方から
しかデータの流れる方向を制御することができないとい
う欠点がある。
のデータ入出力ポートとデータ入力バスＩＢ、データ出
力バスＯＢとの間の接続を制御するポートセレクト信号
入力端子Ｔ’ｐｓが一つしかない１成となっているので
、第１及び第２の装置１０１．１０２の何れか一方から
しかデータの流れる方向を制御することができないとい
う欠点がある。
本発明の目的は、第１及び第２の装置の何れからもデー
タの流れる方向を制御することができる双方向ＦＩＦＯ
メモリを提供することにある。
タの流れる方向を制御することができる双方向ＦＩＦＯ
メモリを提供することにある。
本発明の双方向ＦＩＦＯメモリは、データ入力バスから
到来する各データを到来順に順次記憶し、記憶された前
記各データを前記到来順に顆状データ出力バスへ出力す
るＦＩＦＯメモリと、第１及び第２の装置とそれぞれ対
応して接続しデータの伝達を行う第１及び第２のデータ
入出力バスと、これら第１及び第２のデータ入出力バス
とそれぞれ対応して接続する第１及び第２のデータ入出
力ポートを備え、ポートセレクト信号に従って前記第１
及び第２のデータ入出力ポートと前記データ入力バス及
びデータ出力バスとの間の接続を制御するポートセレク
ト制御回路と、二つの状態を設定することができ、この
設定された状態に従って前記ポートセレクト信号を出力
するレジスタと、前記第１及び第２の装置により前記レ
ジスタの状態を設定する手段とを有している。
到来する各データを到来順に順次記憶し、記憶された前
記各データを前記到来順に顆状データ出力バスへ出力す
るＦＩＦＯメモリと、第１及び第２の装置とそれぞれ対
応して接続しデータの伝達を行う第１及び第２のデータ
入出力バスと、これら第１及び第２のデータ入出力バス
とそれぞれ対応して接続する第１及び第２のデータ入出
力ポートを備え、ポートセレクト信号に従って前記第１
及び第２のデータ入出力ポートと前記データ入力バス及
びデータ出力バスとの間の接続を制御するポートセレク
ト制御回路と、二つの状態を設定することができ、この
設定された状態に従って前記ポートセレクト信号を出力
するレジスタと、前記第１及び第２の装置により前記レ
ジスタの状態を設定する手段とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
ＦＩＦＯメモリ１．ポートセレクト制御回路２、第１及
び第２のデータ入出力バスＩ ＯＢ ｌｒ ＯＢ ２は
そＫぞれ第４図に示された従来の双方向Ｆ’ＩＦＯメモ
リと同様の構成２機能をもち、また同様に相互接続され
て動作する。
び第２のデータ入出力バスＩ ＯＢ ｌｒ ＯＢ ２は
そＫぞれ第４図に示された従来の双方向Ｆ’ＩＦＯメモ
リと同様の構成２機能をもち、また同様に相互接続され
て動作する。
レジスタ３は二つの状態を設定することができ、この設
定された状態に従ってポートセレクト信号ｐｓを出力す
る。
定された状態に従ってポートセレクト信号ｐｓを出力す
る。
このレジスタ３の状態の設定は、第１及び第２の装置１
０１，１０２からそれぞれレジスタ設定信号ＲＳ、、Ｒ
３，によって行う。例えば、第１の装置１０１からのレ
ジスタ設定信号Ｒ８１を高レベルにすると、レジスタ３
は高レベルのポートセレクト信号ＰＳを出力する状態に
設定され、第２の装置１０２からのレジスタ設定信号Ｒ
３２を高レベルにすると、レジスタ３は低レベルのポー
トセレクト信号ＰＳを出力する状態に設定される。
０１，１０２からそれぞれレジスタ設定信号ＲＳ、、Ｒ
３，によって行う。例えば、第１の装置１０１からのレ
ジスタ設定信号Ｒ８１を高レベルにすると、レジスタ３
は高レベルのポートセレクト信号ＰＳを出力する状態に
設定され、第２の装置１０２からのレジスタ設定信号Ｒ
３２を高レベルにすると、レジスタ３は低レベルのポー
トセレクト信号ＰＳを出力する状態に設定される。
第２図はこの実施例のポートセレクト制御回路２の具体
例を示す回路図である。
例を示す回路図である。
ポートセレクト信号ＰＳが高レベルのとき、及び低レベ
ルのときのポートセレクト制御回路２における第１及び
第２のデータ入出力ポート２ＯＡ、２０Ｂとデータ入力
バスＩＢ及びデータ出力バスＯＢとの間の接続は従来と
同様の接続となる。
ルのときのポートセレクト制御回路２における第１及び
第２のデータ入出力ポート２ＯＡ、２０Ｂとデータ入力
バスＩＢ及びデータ出力バスＯＢとの間の接続は従来と
同様の接続となる。
第３図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、ポートセレクト信号ＰＳを出力するレジ
スタ３＾の状態を、第１及び第２の装置１０１．１０２
から入力される各データの特定のビット（以下、レジス
タ設定ビットという）を使用して設定するようにしたも
のである。
スタ３＾の状態を、第１及び第２の装置１０１．１０２
から入力される各データの特定のビット（以下、レジス
タ設定ビットという）を使用して設定するようにしたも
のである。
第１及び第２の装置１０１，１０２から入力される各デ
ータは、ポートセレクト制御回路２及びデータ入力バス
ＩＢを介してＦＩＦＯメモリ１＾に順次書込まれる。こ
のとき各データのレジスタ設定ビットは各データと対応
して順次レジスタ設定ビット領域１１に記憶され、読出
されるときは各データと対応して順次読出され、レジス
タ３Ａに入力される。レジスタ３Ａはこのレジスタ設定
ビットの内容に従って状態を設定しこの状態に応ｔｉｃ
；ｊｊ−トセレクト信号ＰＳを出力する。
ータは、ポートセレクト制御回路２及びデータ入力バス
ＩＢを介してＦＩＦＯメモリ１＾に順次書込まれる。こ
のとき各データのレジスタ設定ビットは各データと対応
して順次レジスタ設定ビット領域１１に記憶され、読出
されるときは各データと対応して順次読出され、レジス
タ３Ａに入力される。レジスタ３Ａはこのレジスタ設定
ビットの内容に従って状態を設定しこの状態に応ｔｉｃ
；ｊｊ−トセレクト信号ＰＳを出力する。
従って、第１及び第２の装置１０１，１０２からレジス
タ３Ａの状態を設定するサイクルが不要になるという利
点がある。
タ３Ａの状態を設定するサイクルが不要になるという利
点がある。
以上説明したように本発明は、二つの状態を設定するこ
とができこの設定された状態に応じたポートセレクト信
号を出力するレジスタと、二つのデータ入出力バスと接
続する二つの装置からこのレジスタの状態を設定する手
段とを設け、このポートセレクト信号によりデータの流
れる方向を制御する構成とすることにより、従来二つの
装置のうちの何れか一方でしかデータの流れる方向を制
御することができなかったのに対し、二つの装置双方か
ら制御することができるという効果がある。
とができこの設定された状態に応じたポートセレクト信
号を出力するレジスタと、二つのデータ入出力バスと接
続する二つの装置からこのレジスタの状態を設定する手
段とを設け、このポートセレクト信号によりデータの流
れる方向を制御する構成とすることにより、従来二つの
装置のうちの何れか一方でしかデータの流れる方向を制
御することができなかったのに対し、二つの装置双方か
ら制御することができるという効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例のポートセレクト制御回路
の具体例を示す回路図、第３図は本発明の第２の実施例
を示すブロック図、第４図は従来の双方向ＦＩＦＯメモ
リの一例を示すブロック図である。 １、ＩＡ・・・ＦＩＦＯメモリ、２・・・ポートセレク
ト制御回路、３，３Ａ・・・レジスタ、１１・・・レジ
スタ設定ビット領域、２ＯＡ、２０Ｂ・・・データ入出
力ポート、２１Ａ、２１Ｂ 、２２Ａ 、２２ｇ・・・
トライステートバッファ、１０１．ｌ０ＩＡ・・・第１
の装置、１０２．１０２４・・・第２の装置、ＩＢ・・
・データ入力バス、ｌ０Ｂ１．ｌ０Ｂ２・・・データ入
出力バス、ＯＢ・・・データ出力バス。 代理人 弁理士 内 原 晋
図は第１図に示された実施例のポートセレクト制御回路
の具体例を示す回路図、第３図は本発明の第２の実施例
を示すブロック図、第４図は従来の双方向ＦＩＦＯメモ
リの一例を示すブロック図である。 １、ＩＡ・・・ＦＩＦＯメモリ、２・・・ポートセレク
ト制御回路、３，３Ａ・・・レジスタ、１１・・・レジ
スタ設定ビット領域、２ＯＡ、２０Ｂ・・・データ入出
力ポート、２１Ａ、２１Ｂ 、２２Ａ 、２２ｇ・・・
トライステートバッファ、１０１．ｌ０ＩＡ・・・第１
の装置、１０２．１０２４・・・第２の装置、ＩＢ・・
・データ入力バス、ｌ０Ｂ１．ｌ０Ｂ２・・・データ入
出力バス、ＯＢ・・・データ出力バス。 代理人 弁理士 内 原 晋
Claims (1)
- データ入力バスから到来する各データを到来順に順次記
憶し、記憶された前記各データを前記到来順に順次デー
タ出力バスへ出力するＦＩＦＯメモリと、第１及び第２
の装置とそれぞれ対応して接続しデータの伝達を行う第
１及び第２のデータ入出力バスと、これら第１及び第２
のデータ入出力バスとそれぞれ対応して接続する第１及
び第２のデータ入出力ポートを備え、ポートセレクト信
号に従つて前記第１及び第２のデータ入出力ポートと前
記データ入力バス及びデータ出力バスとの間の接続を制
御するポートセレクト制御回路と、二つの状態を設定す
ることができ、この設定された状態に従って前記ポート
セレクト信号を出力するレジスタと、前記第１及び第２
の装置により前記レジスタの状態を設定する手段とを有
することを特徴とする双方向ＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030292A JPH02207321A (ja) | 1989-02-08 | 1989-02-08 | 双方向ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030292A JPH02207321A (ja) | 1989-02-08 | 1989-02-08 | 双方向ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02207321A true JPH02207321A (ja) | 1990-08-17 |
Family
ID=12299655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030292A Pending JPH02207321A (ja) | 1989-02-08 | 1989-02-08 | 双方向ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02207321A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6029253A (en) * | 1997-10-30 | 2000-02-22 | Micron Electronics, Inc. | Method for synchronizing data with a bi-directional buffer |
| US6055597A (en) * | 1997-10-30 | 2000-04-25 | Micron Electronics, Inc. | Bi-directional synchronizing buffer system |
-
1989
- 1989-02-08 JP JP1030292A patent/JPH02207321A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6029253A (en) * | 1997-10-30 | 2000-02-22 | Micron Electronics, Inc. | Method for synchronizing data with a bi-directional buffer |
| US6055597A (en) * | 1997-10-30 | 2000-04-25 | Micron Electronics, Inc. | Bi-directional synchronizing buffer system |
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