JPH02174329A - 外部同期クロック発生回路 - Google Patents
外部同期クロック発生回路Info
- Publication number
- JPH02174329A JPH02174329A JP63328761A JP32876188A JPH02174329A JP H02174329 A JPH02174329 A JP H02174329A JP 63328761 A JP63328761 A JP 63328761A JP 32876188 A JP32876188 A JP 32876188A JP H02174329 A JPH02174329 A JP H02174329A
- Authority
- JP
- Japan
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- clock
- external input
- circuit
- phase
- phase difference
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 4
- 230000001360 synchronised effect Effects 0.000 claims description 22
- 238000010521 absorption reaction Methods 0.000 claims description 19
- 230000010355 oscillation Effects 0.000 claims description 14
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信装置に用いて好適な外部同期
クロック発生回路に関するものである。
クロック発生回路に関するものである。
従来、この種の外部同期クロック発生回路は、電圧制御
発振回路と位相比較回路とクロック選択回路とを備え、
複数の外部入力クロックの内の一つをクロック選択回路
によって選択し、その選択した外部入力クロック（選択
外部入力クロック）と電圧制御発振回路の出力クロック
との位相差を位相比較回路で検出し、この位相比較回路
の検出々力を電圧制御発振回路へ供与することにより、
その電圧制御発振回路の出力クロックを外部入力クロッ
クに周波数同期させている。
発振回路と位相比較回路とクロック選択回路とを備え、
複数の外部入力クロックの内の一つをクロック選択回路
によって選択し、その選択した外部入力クロック（選択
外部入力クロック）と電圧制御発振回路の出力クロック
との位相差を位相比較回路で検出し、この位相比較回路
の検出々力を電圧制御発振回路へ供与することにより、
その電圧制御発振回路の出力クロックを外部入力クロッ
クに周波数同期させている。
しかしながら、このような従来の外部同期クロック発生
回路によると、クロック選択回路においてその選択外部
入力クロックを切り換えると、切り換え前の選択外部入
力クロックと切り換え後の選択外部入力クロックとの位
相が異なる場合、位相比較回路において切り換え前の位
相同期状態から瞬時に位相差が発生する。このため、切
り換え前の選択外部入力クロックに同期していた電圧制
御発振回路の出力クロックに周波数ジャンプが発生し、
システムに符号誤り等の影ツを及ぼすという問題が生じ
ていた。
回路によると、クロック選択回路においてその選択外部
入力クロックを切り換えると、切り換え前の選択外部入
力クロックと切り換え後の選択外部入力クロックとの位
相が異なる場合、位相比較回路において切り換え前の位
相同期状態から瞬時に位相差が発生する。このため、切
り換え前の選択外部入力クロックに同期していた電圧制
御発振回路の出力クロックに周波数ジャンプが発生し、
システムに符号誤り等の影ツを及ぼすという問題が生じ
ていた。
本発明はこのような課題を解決するためになされたもの
で、第１〜第Ｎの外部入力クロックの各々に対応して設
けられ、その外部入力クロックをサンプリングするフリ
ップフロップと、このフリップフロップによってサンプ
リングされた外部入力クロックの位相を調整するエラス
テックメモリと、このエラステックメモリへの書込みア
ドレスリセットパルスおよび読出しアドレスリセットパ
ルスを発生する書込アドレスリセットパルス発生回路お
よび読出アドレスリセットパルス発生回路とを備え、第
１〜第Ｎの外部入力クロックの位相同期をとる第１〜第
Ｎの位相差吸収回路と、この第１〜第Ｎの位相差吸収回
路によって位相同期のとられた第１〜第Ｎの外部入力ク
ロックの内の一つを選択するクロック選択回路と、この
クロック選択回路によって選択された選択外部入力クロ
ックと電圧制御発振回路の出力クロックを分周して得ら
れる分周出力クロックとの位相差を検出する位相比較回
路とを備え、この位相比較回路の検出々力を電圧制御部
発振回路へ供与することによりこの電圧制御発振回路の
出力クロックを選択外部入力クロックに同期させるよう
にしたものである。
で、第１〜第Ｎの外部入力クロックの各々に対応して設
けられ、その外部入力クロックをサンプリングするフリ
ップフロップと、このフリップフロップによってサンプ
リングされた外部入力クロックの位相を調整するエラス
テックメモリと、このエラステックメモリへの書込みア
ドレスリセットパルスおよび読出しアドレスリセットパ
ルスを発生する書込アドレスリセットパルス発生回路お
よび読出アドレスリセットパルス発生回路とを備え、第
１〜第Ｎの外部入力クロックの位相同期をとる第１〜第
Ｎの位相差吸収回路と、この第１〜第Ｎの位相差吸収回
路によって位相同期のとられた第１〜第Ｎの外部入力ク
ロックの内の一つを選択するクロック選択回路と、この
クロック選択回路によって選択された選択外部入力クロ
ックと電圧制御発振回路の出力クロックを分周して得ら
れる分周出力クロックとの位相差を検出する位相比較回
路とを備え、この位相比較回路の検出々力を電圧制御部
発振回路へ供与することによりこの電圧制御発振回路の
出力クロックを選択外部入力クロックに同期させるよう
にしたものである。
したがってこの発明によれば、選択外部入力クロックを
切り換えたとしても、切り換え前の選択外部入力クロッ
クと切り換え後の選択外部入力クロックとに位相差は生
じない。
切り換えたとしても、切り換え前の選択外部入力クロッ
クと切り換え後の選択外部入力クロックとに位相差は生
じない。
以下、本発明に係る外部同期クロック発生回路を詳細に
説明する。
説明する。
第１図はこの外部同期クロック発生回路の一実施例を示
すブロック回路構成図である。同図において、２０−１
〜２０−ｎは第１〜第Ｎの外部入力クロソク１〜１〜１
−ｎの各々に対応して設けられ、その外部入力クロソク
１−１〜１−ｎの位相同期をとる第１〜第Ｎの位相差吸
収回路、３０はこの位相差吸収回路２０−１〜２０−ｎ
により位相同期のとられた外部入力クロック（位相同期
クロック）４−１〜４−ｎを入力としその位相同期クロ
ック４−１〜４−ｎの内の一つを選択し選択外部入力ク
ロック５とするクロック選択回路、４０はこのクロック
選択回路３０によって選択された選択外部入力クロック
５と、電圧制御発振回路５０の出力クロック７を分周回
路６０にてｎ分周して得られる分周出力クロック８との
位相差を検出する位相比較回路である。
すブロック回路構成図である。同図において、２０−１
〜２０−ｎは第１〜第Ｎの外部入力クロソク１〜１〜１
−ｎの各々に対応して設けられ、その外部入力クロソク
１−１〜１−ｎの位相同期をとる第１〜第Ｎの位相差吸
収回路、３０はこの位相差吸収回路２０−１〜２０−ｎ
により位相同期のとられた外部入力クロック（位相同期
クロック）４−１〜４−ｎを入力としその位相同期クロ
ック４−１〜４−ｎの内の一つを選択し選択外部入力ク
ロック５とするクロック選択回路、４０はこのクロック
選択回路３０によって選択された選択外部入力クロック
５と、電圧制御発振回路５０の出力クロック７を分周回
路６０にてｎ分周して得られる分周出力クロック８との
位相差を検出する位相比較回路である。
位相比較回路４０はその検出位相差に基づいた直流電圧
（周波数制御信号）６を電圧制御発振回路５０へ与え、
この供与される周波数制御信号６に基づき出力クロック
７が選択外部入力クロック５に同期するものとなってい
る。そして、この出力クロック７が外部同期クロックと
して後段へ供与されるものとなっている。一方、電圧制
御発振回路５０の出力クロック７は、位相差吸収回路２
０−１〜２０−ｎにおける基準クロックとしても用いら
れるものとなっている。
（周波数制御信号）６を電圧制御発振回路５０へ与え、
この供与される周波数制御信号６に基づき出力クロック
７が選択外部入力クロック５に同期するものとなってい
る。そして、この出力クロック７が外部同期クロックと
して後段へ供与されるものとなっている。一方、電圧制
御発振回路５０の出力クロック７は、位相差吸収回路２
０−１〜２０−ｎにおける基準クロックとしても用いら
れるものとなっている。
次に位相差吸収回路２０−１〜２０−ｎの構成を位相差
吸収回路２０−１を代表して説明する。すなわち、位相
差吸収回路２０−２〜２０−ｎの構成は位相差吸収回路
２０−１と同一であるので、位相差吸収回路２０−１の
構成のみを示すことによってその説明を略す。位相差吸
収回路２０−１は、外部入力クロソク１−１をそのデー
タ入力としてサンプリングするフリップフロップ２１と
、このフリップフロップ２１によりサンプリングされた
外部入力クロック（位相吸収クロック）２をデータ入力
としその位相を調整するエラステックメモリ２３と、位
相吸収クロック２の位相に基づいてエラステックメモリ
２３への書込みアドレスリセ・ノドパルス３を発生する
書込アドレスリセットパルス発生回路２２と、エラステ
ックメモリ２３への読出しアドレスリセットパルス９を
発生する読出アドレスリセットパルス発生回路２４とに
より構成されている。そして、フリップフロップ２１の
クロック入力端子、書込アドレスリセットパルス発生回
路２２の書込アドレスリセットパルス入力端子、エラス
テックメモリ２３の書込り［］ツク入力端子および読出
クロック入力端子、読出アドレスリセットパルス発’Ｊ
Ｅ回１２４の読出アドレスリセットパルス入力端子の各
々に、出力クロック７が与えられるものとなっている。
吸収回路２０−１を代表して説明する。すなわち、位相
差吸収回路２０−２〜２０−ｎの構成は位相差吸収回路
２０−１と同一であるので、位相差吸収回路２０−１の
構成のみを示すことによってその説明を略す。位相差吸
収回路２０−１は、外部入力クロソク１−１をそのデー
タ入力としてサンプリングするフリップフロップ２１と
、このフリップフロップ２１によりサンプリングされた
外部入力クロック（位相吸収クロック）２をデータ入力
としその位相を調整するエラステックメモリ２３と、位
相吸収クロック２の位相に基づいてエラステックメモリ
２３への書込みアドレスリセ・ノドパルス３を発生する
書込アドレスリセットパルス発生回路２２と、エラステ
ックメモリ２３への読出しアドレスリセットパルス９を
発生する読出アドレスリセットパルス発生回路２４とに
より構成されている。そして、フリップフロップ２１の
クロック入力端子、書込アドレスリセットパルス発生回
路２２の書込アドレスリセットパルス入力端子、エラス
テックメモリ２３の書込り［］ツク入力端子および読出
クロック入力端子、読出アドレスリセットパルス発’Ｊ
Ｅ回１２４の読出アドレスリセットパルス入力端子の各
々に、出力クロック７が与えられるものとなっている。
なお、読出しアドレスリセットパルス９は、読出アドレ
スリセットパルス発生回路２４に与えられる出力クロッ
ク７に基づき、選択中の外部入力クロックの周波数をｆ
としたとき、周Ｍｌ／ｒで発生するものとなっている。
スリセットパルス発生回路２４に与えられる出力クロッ
ク７に基づき、選択中の外部入力クロックの周波数をｆ
としたとき、周Ｍｌ／ｒで発生するものとなっている。
また、選択中の外部入力クロックの周波数をｒとしたと
き、その周波数のｎ倍の周波数ｎｆ（ｎは整数）で出力
クロック７が得られ、エラステックメモリ２３の読出ク
ロック入力端子に供与される出力クロック７および読出
アドレスリセットパルス発生回路２４からの読出しアド
レスリセットパルス９のタイミングに合わせて、エラス
テックメモリ２３よりそのデータ出力として位相調整の
施された位相同期クロック４−１が得られるものとなっ
ている。
き、その周波数のｎ倍の周波数ｎｆ（ｎは整数）で出力
クロック７が得られ、エラステックメモリ２３の読出ク
ロック入力端子に供与される出力クロック７および読出
アドレスリセットパルス発生回路２４からの読出しアド
レスリセットパルス９のタイミングに合わせて、エラス
テックメモリ２３よりそのデータ出力として位相調整の
施された位相同期クロック４−１が得られるものとなっ
ている。
第２図はこの外部同期クロック発生回路の動作を示す各
部のクロック波形であり、同図（ａｌはフリップフロッ
プ２１への外部入力クロソク１−１、同図（ｂｌは出力
クロック７、同図（Ｃ）はフリップフロップ２１のデー
タ出力として得られる位相吸収クロック２、（ｄ）は書
込みアドレスリセット回路２２の発生するエラステック
メモリ２３への書込みアドレスリセットパルス３、（ｅ
ｌは読出アドレスリセットパルス発生回路２４の発生す
るエラステックメモリ２３への読出しアドレスリセット
パルス９、（ｆｌはエラステックメモリ２３のデータ出
力とじて得られる位相調整の施された位相同期クロック
４１である。
部のクロック波形であり、同図（ａｌはフリップフロッ
プ２１への外部入力クロソク１−１、同図（ｂｌは出力
クロック７、同図（Ｃ）はフリップフロップ２１のデー
タ出力として得られる位相吸収クロック２、（ｄ）は書
込みアドレスリセット回路２２の発生するエラステック
メモリ２３への書込みアドレスリセットパルス３、（ｅ
ｌは読出アドレスリセットパルス発生回路２４の発生す
るエラステックメモリ２３への読出しアドレスリセット
パルス９、（ｆｌはエラステックメモリ２３のデータ出
力とじて得られる位相調整の施された位相同期クロック
４１である。
すなわち、外部入力クロノク１−１〜１−ｎの各々に対
応して設けられた位相差吸収回路２０−１〜２０−〇は
、周波数ｎｆの出力クロック７を共通の基準クロックと
し、クロック選択回路３０への位相同期クロック４−１
〜４．０の全ての位相を同期させるので、外部入力クロ
ソク１−１〜ｌ−ｎに位相の異なる外部入力クロックが
存在したとしても、出力クロック７に周波数ジャンプを
生じさせないものとして、選択外部入力クロック５の切
り換えを行うことができるようになる。すなわち、位相
の異なる外部入力クロックが存在したとしても、位相差
吸収回路２０−１〜２０−ｎによって位相同期クロック
４−１〜４−ｎの全ての位相同期がとられるので、選択
外部入力クロック５を切り換えたとしても、切り換え前
の選択外部入力クロック５と切り換え後の選択外部入力
クロック５とに位相差が生じることがない。このため、
位相比較回路４０において検出される位相差に変動が生
じず、出力クロック７に周波数ジャンプが生じないもの
となり、システムへ及ぼす符号誤り等の影ツを防止する
ことができる。
応して設けられた位相差吸収回路２０−１〜２０−〇は
、周波数ｎｆの出力クロック７を共通の基準クロックと
し、クロック選択回路３０への位相同期クロック４−１
〜４．０の全ての位相を同期させるので、外部入力クロ
ソク１−１〜ｌ−ｎに位相の異なる外部入力クロックが
存在したとしても、出力クロック７に周波数ジャンプを
生じさせないものとして、選択外部入力クロック５の切
り換えを行うことができるようになる。すなわち、位相
の異なる外部入力クロックが存在したとしても、位相差
吸収回路２０−１〜２０−ｎによって位相同期クロック
４−１〜４−ｎの全ての位相同期がとられるので、選択
外部入力クロック５を切り換えたとしても、切り換え前
の選択外部入力クロック５と切り換え後の選択外部入力
クロック５とに位相差が生じることがない。このため、
位相比較回路４０において検出される位相差に変動が生
じず、出力クロック７に周波数ジャンプが生じないもの
となり、システムへ及ぼす符号誤り等の影ツを防止する
ことができる。
以上説明したように本発明による外部同期クロック発生
回路によると、第１〜第Ｎの外部入力クロックの各々に
対応して設けられ、その外部入力クロックをサンプリン
グするフリップフロップとこのフリップフロップによっ
てサンプリングされた外部入力クロックの位相を調整す
るエラステックメモリと、このエラステックメモリへの
書込みアドレスリセットパルスおよび読出しアドレスリ
セットパルスを発生する書込アドレスリセットパルス発
生回路および読出アドレスリセットパルス発生回路とを
備え、第１〜第Ｎの外部入力クロックの位相同期をとる
第１〜第Ｎの位相差吸収回路を設けたので、選択外部入
力クロックを切り換えたとしても、切り換え前の選択外
部入力クロックと切り換え後の選択外部入力クロックと
に位相差が生じることがなく、このため位相比較回路に
おいて検出される位相差に変動が生しなものとなり、電
圧制御発振回路の出力クロックに周波数ジャンプを生じ
させないものとして、システムへ及ばず符号誤り等の影
響を防止することができるようになる。
回路によると、第１〜第Ｎの外部入力クロックの各々に
対応して設けられ、その外部入力クロックをサンプリン
グするフリップフロップとこのフリップフロップによっ
てサンプリングされた外部入力クロックの位相を調整す
るエラステックメモリと、このエラステックメモリへの
書込みアドレスリセットパルスおよび読出しアドレスリ
セットパルスを発生する書込アドレスリセットパルス発
生回路および読出アドレスリセットパルス発生回路とを
備え、第１〜第Ｎの外部入力クロックの位相同期をとる
第１〜第Ｎの位相差吸収回路を設けたので、選択外部入
力クロックを切り換えたとしても、切り換え前の選択外
部入力クロックと切り換え後の選択外部入力クロックと
に位相差が生じることがなく、このため位相比較回路に
おいて検出される位相差に変動が生しなものとなり、電
圧制御発振回路の出力クロックに周波数ジャンプを生じ
させないものとして、システムへ及ばず符号誤り等の影
響を防止することができるようになる。
第１図は本発明に係る外部同期クロック発生回路の一実
施例を示すブロック回路構成図、第２図はこの回路の動
作を示す各部のり１１ツク波形図である。 ２０−１〜２０−ｎ・・・位相差吸収回路、２１・・・
フリップフロップ、２２・・・書込アドレスリセントパ
ルス発生回路、２３・・・エラステンクメモリ、２４・
・・読出アドレスリセントパルス発生回路、３０・・・
クロック選択回路、４０・・・位相比較回路、５０・・
・電圧制御発振回路、６０・・・分周回路。
施例を示すブロック回路構成図、第２図はこの回路の動
作を示す各部のり１１ツク波形図である。 ２０−１〜２０−ｎ・・・位相差吸収回路、２１・・・
フリップフロップ、２２・・・書込アドレスリセントパ
ルス発生回路、２３・・・エラステンクメモリ、２４・
・・読出アドレスリセントパルス発生回路、３０・・・
クロック選択回路、４０・・・位相比較回路、５０・・
・電圧制御発振回路、６０・・・分周回路。
Claims (1)
- 【特許請求の範囲】 第１〜第Ｎの外部入力クロックの各々に対応して設けら
れ、その外部入力クロックをサンプリングするフリップ
フロップと、このフリップフロップによってサンプリン
グされた外部入力クロックの位相を調整するエラステッ
クメモリと、このエラステックメモリへの書込みアドレ
スリセットパルスおよび読出しアドレスリセットパルス
を発生する書込アドレスリセットパルス発生回路および
読出アドレスリセットパルス発生回路とを備え、前記第
１〜第Ｎの外部入力クロックの位相同期をとる第１〜第
Ｎの位相差吸収回路と、 この第１〜第Ｎの位相差吸収回路によって位相同期のと
られた第１〜第Ｎの外部入力クロックの内の一つを選択
するクロック選択回路と、このクロック選択回路によっ
て選択された選択外部入力クロックと電圧制御発振回路
の出力クロックを分周して得られる分周出力クロックと
の位相差を検出する位相比較回路とを備え、 この位相比較回路の検出々力を前記電圧制御発振回路へ
供与することによりこの電圧制御発振回路の出力クロッ
クを前記選択外部入力クロックに同期させる外部同期ク
ロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328761A JPH02174329A (ja) | 1988-12-26 | 1988-12-26 | 外部同期クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328761A JPH02174329A (ja) | 1988-12-26 | 1988-12-26 | 外部同期クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02174329A true JPH02174329A (ja) | 1990-07-05 |
Family
ID=18213854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328761A Pending JPH02174329A (ja) | 1988-12-26 | 1988-12-26 | 外部同期クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02174329A (ja) |
-
1988
- 1988-12-26 JP JP63328761A patent/JPH02174329A/ja active Pending
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