JPH0215713A - アナログ・ディジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は高速、低消費電力でかつ高精度のアナログ・
ディジタル変換回路に関する。

（従来の技術） 従来、アナログ信号をディジタル変換する低消費電力の
アナログ・ディジタル変換回路として、Ｉ’５ＳＣＣ８
５，ＤｉｇｅｓｔｏｒＴｅｃｈｎ＋ｃａｐ　ａｐｅｒｓ
の第７２頁及び第７３頁のＡ　ｎｄｒｅｗＧ、Ｆ、　　
ＤｉｎｇｖａｌｌによるｒＡｎ８　　ＭＨｚ　　８ｂＣ
ＭＯＳ　　Ｓｕｂｒａｎｇ＋ｎｇ　ＡＤＣＪや、電子通
信学会論文誌　’　８４１５Ｖｏ１．Ｊ６７−ＣＮｏ。

５の第４４３頁ないし第４５０頁の久保木他によるｒｃ
ＭＯｓチョッパ型コンパシコンパレータ評価」が知られ
ている。

第６図は前者の文献中に開示されているＣＭＯＳチョッ
パ型コンパレータの構成を示す回路図である。抵抗ラダ
ー回路によって得られた基準電圧ＶｒｅｒはＣＭＯ３）
−ランスファゲート　１５１を介してキャパシタ　１５
２の一端に供給される。上記ＣＭＯＳトランスファゲー
ト１５１が導通しているときは、上記キャパシタ　１５
２の他端に入力端子が接続されたＣＭＯＳインバータ　
１５３の入出力端間がＣＭＯ３Ｉ−ランスファゲート　
１５４で短絡され、ＣＭＯＳインバータ　１５３の動作
点が決定される。

次に、ＣＭＯＳトランスファゲート　１５５が導通し、
アナログ入力端子Ｖｌｎが上記キャパシタ　１５２の一
端に供給される。このとき、ＣＭＯＳトランスファゲー
ト　１５４は非導通となり、ＣＭＯＳインバータ　１５
３の出力は先の基準電圧Ｖ　ｒｃ「とアナログ入力電圧
Ｖｉｎとの大小関係に基づいて設定され、この後、クロ
ック信号φに同期してＣＭＯＳラッチ回路　１５Ｇでラ
ッチされる。このようなＣＭＯＳチョッパ型コンパレー
タは抵抗ラダー回路によって得られる基準電圧の数だけ
設けられている。

ところで、上記構成でなるＣ　Ｍ、　ＯＳチョッパ型コ
ンパレータでは、後者の文献中に開示されているように
、最適化を行なっても動作速度には制限を生じる。これ
は、ビット精度が上がるとより顕著となる。このため、
ＣＭＯ３化され、低消費電力化が図られた従来のアナロ
グ・ディジタル変換回路は、ビデオ信号等、周波数が高
いアナログ信号のディジタル変換には適していない。そ
の原因は、微少入力電圧をＣＭＯＳレベルまでオフセッ
ト誤差を持たせずに増幅することができないことにある
。従って、ＣＭＯＳ構成による従来のアナログ・ディジ
タル変換回路では消費電力は少ないものの、高い周波数
の微少なアナログ入力電圧を高精度にディジタル変換す
ること、ができないという欠点がある。

（発明が解決しようとする課題） この発明は、従来回路が持つ、高周波数の微少なアナロ
グ入力電圧を高精度にディジタル変換することができな
いという欠点を考慮してなされたものであり、その目的
は、低消費電力性をそれ程損わずに高周波数の微少なア
ナログ入力電圧を高精度にディジタル変換できるアナロ
グ・ディジタル変換回路を堤洪することにある。

［発明の構成］ （課題を解決するための手段） この発明のアナログ・ディジタル変換回路は、それぞれ
バイポーラトランジスタを用いて構成され、値が異なる
複数の基準電圧とアナログ入力電圧とをそれぞれ比較す
る比較器群と、上記比較器群の比較結果から」二元アナ
ログ入力電圧に対応したディジタル変換値を得る手段と
を具備したことを特徴とする。

さらにこの発明のアナログ・ディジタル変換回路は、そ
れぞれバイポーラトランジスタを用いて構成され、値が
異なる複数の１次基準電圧とアナログ入力電圧とをそれ
ぞれ比較する第１の比較器群と、それぞれＭＯＳトラン
ジスタを用いて構成され、−上記第１の比較器群の比較
結果をラッチするラッチ回路群と、上記ラッチ回路群の
記憶内容に基づき上記アナログ入力電圧に対する第１の
ディジタル変換値を得る手段と、上記ラッチ回路群の記
憶内容に基づき上記アナログ入力電圧に近い高レベル側
の１次基準電圧と低レベル側の１次基準電圧吉を選択す
る選択手段と、上記選択手段で選択された高レベル側及
び低レベル側の１次基準電圧相互間の電位差を分圧して
複数の２次基準電圧を発生する２次基準電圧発生手段と
、それぞれバイポーラトランジスタを用いて構成され、
上記２次基準電圧発生手段で発生された複数の２次基準
電圧と上記アナログ入力電圧とをそれぞれ比較する第２
の比較器群と、上記第２の比較器群の比較結果から上記
アナログ入力電圧に対する第２のディジタル変換値を得
る手段と、上記第１及び第２のディジタル変換値から上
記アナログ入力電圧に対応したディジタル変換値を得る
手段とを具備したことを特徴とする。

（作用） 基準電圧とアナログ入力電圧とを比較する比較器群それ
ぞれをバイポーラトランジスタを用いて構成することに
より、ＣＭＯＳ構成の比較器を用いた場合に比べて動作
の高速化を図ることができる。

さらに高速動作をそれ程必要としないラッチ回路等はＣ
ＭＯＳ構成とすることにより、低消費電力性もそれ程損
われない。

（実施例） 以下、図面を用いてこの発明を実施例により説明する。

第１図はこの発明に係るアナログ・ディジタル変換回路
（以下、Ａ−Ｄ変換回路と称する）の全体の構成を示す
回路図である。

このＡ−Ｄ変換回路は抵抗う・ダー回路と電圧比較器群
をそれぞれ備えた前段変換部と後段変換部とにより構成
されている。すなわち、アナログ入力電圧Ｖｉｎは、前
段変換部に設けられ、高速動作とオフセット電圧の発生
をできるだけ少なくするため、それぞれバイポーラトラ
ンジスタのみによって構成された１反数個の電圧比較器
１１に共通に入力されている。一方、この前段変換部に
は一定電圧Ｖｒｃ「ｌとＶｒｃｆ２との間に複数個の抵
抗が直列接続されて構成された抵抗ラダー回路１２が設
けられている。この抵抗ラダー回路■２によって得られ
る値が異なる複数の１次基準電圧は、上記複数個の電圧
比較器１１に入力され、上記アナログ入力電圧Ｖｉｎと
それぞれ比較される。これら複数個の電圧比較器１１の
比較結果は複数個の各論理回路１３に入力される。これ
ら各論理回路■３は全体の消費電力口を削減するために
ＣＭＯＳ構成にされており、」二足複数個の各電圧比較
２Ｗｌｌの比較結果をラッチし、かつ隣接した論理回路
１３から入力されるラッチ内容との論理をとることによ
って」−２複数の電圧比較＋ｊ：ｌ］の比較信号が変化
する箇所を検出すると共に、その一部の出力はエンコー
ダ１４に入力され、ここでアナログ入力電圧Ｖｌｎに対
応した上位ビット側の２進変換値か発生される。

他方、−上記ＩＭ数個の論理回路１３の出力に基づき、
各論理回路１３毎に設けられた一対の半導体スイッチ１
５ａ、　１５ｂが選択的に導通制御される。この半導体
スイッチ１５ａ、　１５ｂを介して選択された高レベル
側及び低レベル側の１次基準電圧はバッファ回路１６．
１７にそれぞれを介して後段変換部の抵抗ラダー回路１
８の両端に入力される。この後段変換部の抵抗ラダー回
路１８に人力された電位差は、上記前段変換部によって
変換されなかった上位ビット以下の信号成分からなるも
のである。従って、後段変換部の抵抗ラダー回路１８に
よって得られ、値が異なる複数の２次基準電圧と上記ア
ナログ入力端子Ｖｉｎとが、後段変換部に設けられそれ
ぞれラッチ機能並びに論理機能を仔する複数個の電圧比
較器１９で比較される。なお、これら後段変換部の複数
個の電圧比較器１９も、高速動作とオフセット電圧の発
生をできるだけ少なべするため、それぞれバイポーラト
ランジスタのみで構成されている。

上記複数個の各電圧比較器１９はそれぞれ、比較結果を
ラッチし、かつ隣接した電圧比較器１９から入力される
ラッチ内容との論理をとることによってこれら複数の電
圧比較器１９の比較信号が変化する箇所を検出すると共
に、その一部出力はエンコーダ２０に人力され、ここで
アナログ入力電圧Ｖｊｎに対応した下位ビット側の２進
変換値が発生される。

ここで、前段変換部の複数の各電圧比較器１１では、そ
れ程正確な比較を行なう必要はないが、高速性が要求さ
れる。このため、これら各電圧比較器１１はバイポーラ
トランジスタを用いて構成されている。また、これら各
電圧比較器１１の比較結果が供給される論理回路１３で
は高速性は要求されないが、全体の消費電力の低減化を
図るためにＣＭＯＳ構成にされている。

他方、後段変換部の複数の各電圧比較器１９は１次基準
電圧よりも微少な２次゛基準電圧の比較を行ない、全体
の変換精度を決定するものであるから正確な比較動作及
び高速性が要求される。従って、これら各電圧比較器１
９はバイポーラトランジスタを用いて構成されている。

また、上記各電圧比較器１９の出力に応じてアナログ入
力電圧Ｖｉｎに対応した下位ビット側の２進変換値を発
生するエンコーダ２０も、上記各電圧比較器１９と同様
にバイポラトランジスタを用いて構成されている。従っ
て、このエンコーダ２０の出力はバイポーラレベルの信
号をＣＭＯＳレベルに変換するレベル変換回路２１を介
して論理回路２２に入力される。

上記論理回路２２には上記エンコーダ１４でアナログ入
力電圧Ｖｌｎに対応した上位ビット側の２進変換値も入
力されており、論理回路２２はこれら上位及び下位の２
進変換値に応じてアナログ入力端子Ｖｉｎに対応したデ
ィジタル変換値Ｄｏｕｔを出力する。

このように上記実施例回路では動作の高速性が要求され
る前段変換部の各電圧比較器１１及び後段変換部の各電
圧比較器１９を′バイポーラトランジスタのみを用いて
構成するようにしているので、従来のように全てＣＭＯ
Ｓ構成とじた場合に比べて動作の高速化を図ることかで
きる。しかも、信号の弁別を行なう際の素子の閾値電圧
であるバイポーラトランジスタのＶＢＨのばらつきの値
はＭＯＳ）−ランジスタのＶＴＩＩのばらつきの値に比
べて少なくとも１／１０以下であるため、これら各電圧
比較器１１もしくは１９の内部で発生するオフセット電
圧の影響による出力誤差を十分に小さくすることができ
る。さらに、高速動作か必要でない論理回路１３等はＣ
ＭＯＳ構成にされているため、回路全体の低消費電力性
もそれ程損われることはない。

次に上記構成でなるＡ−Ｄ変換回路の主要部の詳細な構
成について説明する。

第２図は前段変換部における電圧比較器１１の一具体例
の構成を示す回路図である。前記アナログ入力端子Ｖｉ
ｎ及び前記−つの１次基章電圧Ｖ　ｒｃｌ’ａはエミッ
タフォロワ増幅段３０に入力される。このエミッタフォ
ロワ増幅段３０は、入力用のｎｐｎ　トランジスタ３１
．３２、ベースに一定バイアス電圧Ｖｌが入力されトラ
ンジスタ３１．・３２の定電流エミッタ負荷となる口ｎ
ｐトランジスタ３３．３４及び両トランジスタ３３．３
４のエミッタ抵抗３５．３６で構成されている。上記エ
ミッタフォロワ増幅段３０の出力はカスケード型の差動
増幅段３７に入力される。

この差動増幅段３７は、ｎｐｎトランジスタ３８〜４２
、定電流源用の抵抗４３及び負荷抵抗４４．４５とから
構成されている。上記差動増幅段３７の出力は差動増幅
段４Ｇに入力される。この差動増幅段４６は、入力用の
ｎｐｎ　トランジスタ４７．４ｇ、定電流源用のｎｐｎ
　トランジスタ４９及びそのエミッタ抵抗５０と負荷抵
抗５１．５２から構成されている。そして、差動増幅段
４Ｇの出力はエミッタフォロワ増幅段５３から信号Ｑ、
Ｑとして取り出される。このエミッタフォロワ増幅段５
３は、ｎｐｎトランジスタ５４．５５及びこれらの定電
流エミッタ負荷となるｎｐｎ　トランジスタ５Ｂ、　５
７及び抵抗５８．５９で構成されている。

このような構成の電圧比較器１１において、アナログ入
力電圧Ｖｉｎに比べて１次基準電圧Ｖ　ｒｅ［’ａの値
の方が小さな場合には出力Ｑが“１″レベル、Ｑが“０
”レベルになり、これとは反対にＶｉｎに比べて１次基
準電圧Ｖ　ｒｅｆ”ａの値の方が大きな場合には出力Ｑ
が“０”レベル、Ｑが“１″レベルになる。このように
バイポーラトランジスタのみを用いて構成された前段変
換部の複数の各電圧比較器１１では、各部で十分な電流
を流すことによって比較、増幅動作を行なうため、動作
の高速化を図ることができる。しかも、バイポーラトラ
ンジスタのベース・エミッタ間電圧ＶＢＥのばらつきの
値は、ＭＯＳトランジスタの閾値電圧ＶＴ１１のそれに
比べて少なくとも１／１０以下であるため、これら各電
圧比較器内部で発生するオフセ・ント電圧の影響による
出力誤差を十分に小さくすることができる。

第３図は前段変換部において、上からｎ番目の論理回路
１３の具体例な構成を示す回路図である。

前記電圧比較器１１の出力信号Ｑ、Ｑはラッチ回路段６
０でラッチされる。こ゛のラッチ回路段６０はクロック
信号ＣＫ　１に同期して上記信号Ｑ、Ｑを取込む２個の
ＰチャネルＭＯ８＋−ランジスタＧｌ、　８２、Ｐチャ
ネルＭＯＳトランジスタＧ３．６４．１３５とＮチャネ
ルＭＯＳトランジスタ１３Ｂ、　６７、１３８からなり
」−２クロック信号ＣＫ　ｌに同期して上記取込まれた
信号Ｑ、ＯをラッチするＣＭＯＳラッチＧ９とから構成
されている。」１記ラッチ回路段６０でラッチされた一
方の信号Ｑ′は論理回路段７０に入力されると共に、他
方の信号Ｑ′は隣接するｎ−１番目の論理回路１３内の
論理回路段７０に入力される。この論理回路段７０は、
対応するラッチ回路段６０からの出力Ｑ′と隣接するｎ
＋１番目の論理回路１３内の論理回路段７０からの出力
Ｑ′とに基づき、前記電圧比較器Ｌｌの比較信号が変化
する箇所を検出し、その検出結果に基づいて前記半導体
スイッチ１５ａ。

１５ｂを制御するだめの信号と前記エンコーダ１４に出
力するための信号を発生するものであり、ＰチャネルＭ
ＯＳトランジスタ７１．７２とＮチャネルＭＯＳトラン
ジスタフ３．７４とからなるＮＯＲゲト７５、このＮＯ
Ｒゲート７５の出力をそれぞれ反転するＰチャネルＭＯ
５トランジスタフＧ、　７９それぞれ及びＮチャネルＭ
ＯＳトランジスタ・７７、８０それぞれからなるＣＭＯ
Ｓインバータ７ｇ、　８１、上記ＣＭＯＳインバータ７
８の出力に応じて“１”レベルの信号に対応した電源電
圧ＶＣＣを出力制御する最大で５個以内の数のＰチャネ
ルＭＯ５トランジスタ８２とから構成されている。

このような構成の論理回路１３において、例えば対応す
る電圧比較器１１からの出力信号Ｑが“１゛レベル、Ｑ
が“０”レベルのときは一方のラッチ信号Ｑ′が“１″
レベル、Ｑ′か“０”レベルになる。そして、隣接する
ｎ＋１番目の論理回路１３内の論理回路段７０からの出
力Ｑ′　も“０“レベルの場合には、ＮＯＲゲート７５
の出力が“１”レベル、これに続＜ＣＭＯＳインバータ
８１の出力が“０”　レベルとなり、このインバータ８
１の出力で制御される前記一対の半導体スイッチ１５ａ
、　１５ｃはオフ状態にされる。また、ＣＭＯＳインバ
ータ７８の出力も“Ｏ″レベルなるので、ＰチャネルＭ
Ｏ３トランジスタ８２はオンし、前記エンコーダ１４に
は“１″レベルの信号が入力される。

第４図は後段変換部において、上からｎ番目の電圧比較
器１９の具体的な構成を示す回路図である。

この回路も前記のようにバイポーラトランジスタのみで
構成されている。

すなわち、前記アナログ入力電圧Ｖｉｎ及び前記−つの
２次基準電圧Ｖ　ｒｅｒｂはエミッタフォロワ増幅段９
０に入力される。このエミッタフォロワ増幅段９０は、
入力用のｎｐｎ　トランジスタ９＋、　９２、ベースに
一定バイアス電圧Ｖｌが入力されトランジスタ９１．９
２の定電流エミッタ負荷となるｎｎｐトランジスタ９３
．９４及び両トランジスタ９３．９４のエミッタ抵抗９
５．９６で構成されている。上記エミッタフォロワ増幅
段９０の出力はＥＣＬ方式でカスケード型のクロック同
期ラッチ方式の差動増幅段１００に入力される。この差
動増幅段１００は、」ニジ己エミッタフォロワ増幅段９
０の出力か入力されるｎｐｎ　トランジスタ　１０１．
　１０２、クロック信号ＣＫ２もしくはＣＫ２か供給さ
れるｎｐｎトランジスタ　１０３〜１０Ｇ、ベースに・
一定バイアス電圧■１が人力されｎｐｎトランジスタ　
１０７、トランジスタ　１０７の定電流エミッタ負荷と
なる定電流源用の抵抗１０ｇ、出力用のｎｐｎ　トラン
ジスタ　１０９１１０及び負荷抵抗Ｉｌｌ、　　１１２
とから構成されており、アナログ入力電圧Ｖｉｎと２次
基亭電圧Ｖ　ｒｅｒｂとの比較結果に応じた信号Ｑ、Ｑ
を出力する。」１記差動増幅段１００の出力Ｑ、Ｑは論
理段１２０に人力される。この論理段１２０は、ｎｐｎ
　トランジスタ　１２１〜１２９、定電流源用の抵抗１
３０〜１３２及び負荷用の抵抗１３３．　１３４とから
構成されており、隣接する論理段１２０からの出力とを
用いて比較信号か変化する箇所を検出する。

第５図は後段変換部において、バイポーラレベルで出力
される前記エンコーダ２０の出力をＣＭＯＳレベルに変
換するレベル変換回路２１の１ビット分の具体的な構成
を示す回路図である。この回路は、前記エンコーダ２０
からの出力Ｑ、　Ｑが供給される差動増幅段　１３０と
、この差動増幅段１３０の出力が供給されるＣ　Ｍ　、
ＯＳ出力段１４０とから構成されている。差動増幅段１
３０はエンコーダ２０からの出力Ｑ、Ｑが供給されるｎ
ｐｎ　トランジスタ　１３１．　１３２、ベースに一定
バイアス電圧Ｖｔが人力されトランジスタ　Ｈｌ、　　
＋３２の定電流エミッタ負荷となるｎｐｎトランジスタ
　１３３、このトランジスタ　１３３のエミッタ抵抗１
３４、上記トランジスタ　１３１．　１３２の負荷とな
りゲート・ドレイン間が短絡されたＰチャネルＭＯＳト
ランジスタ１３５、　１３１３とから構成されている。

ＣＭＯ８出力段１４０は、上記差動増幅段＋３０内のＰ
チャネルＭＯＳトランジスタ　１３５．　１３Ｇそれぞ
れとカレントミラー回路を構成するＰチャネルＭＯ８ト
ランジスタ　１４１．　１４２、上記ＭＯ５トランジス
タ　１４１が入力側に接続され、上記ＭＯＳトランジス
タ１４２か出力側に接続され、カレントミラー回路を構
成するＮチャネルＭＯＳトランジスタ　１４３゜１４４
、上記ＭＯＳトランジスタ　１４２と　１４４の接続点
１４５の信号が人力されるＣＭＯＳインバータ１４６と
から構成されている。このように、このレベル変換回路
２１はバイポーラトランジスタとＰチャネル及びＮチャ
ネルのＭＯＳトランジスタを用いて＋Ｒ成されている。

なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能であることはいうまでもない。例え
ば−１上記実施例ではこの発明を前段変換部と後段変換
部からなるＡ−Ｄ変換回路に実施した場合について説明
したが、これは入力アナログ電圧と抵抗ラダー回路で得
られる１夏数の基準電圧を電圧比較器で比較した結果に
基づいてディジタル変換値を得るような一段変換構成の
場合でも、電圧比較器をバイポーラトランジスタのみを
用いて構成することにより、高い周波数の微少なアナロ
グ入力電圧を高精度に変換することが可能である。

［発明の効果］ 以上説明したようにこの発明によれば、アナログ入力端
子と’Ａ　／＄雷電圧を比較する電圧比較器をバイポー
ラトランジスタを用いて構成し、それ以外はＣＭ　ＯＳ
　ｆｉｇ成にしたので、低電力消費性をそれ程損わずに
動作の高速化と変換精度の向上を図ることができるアナ
ロ゛グ・ディジタル変換回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るアナログ・ディジタル変換回路
の全体の構成を示す図、第２図ないし第５図はそれぞれ
」１記実施例回路の各部分回路の具体的な構成を示す回
路図、第６図は従来のアナログ・ディジタル変換回路で
使用されているコンパレータの回路図である。 １１・・・電圧比較器、１２・・・抵抗ラダー回路、１
３・・・論理回路、１４・・・エンコーダ、１５ａ、　
１５ｂ・・・半導体スイッチ、１０．　１７・・・バッ
ファ回路、１８・・・抵抗ラダー回路、１９・・・電圧
比較器、２０・・・エンコベル変換回路、２２・・・論
理回路。 ダ　、　　２１・・・　１ノ 出願人代理人　弁理士　鈴江武な 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）それぞれバイポーラトランジスタを用いて構成さ
   れ、値が異なる複数の基準電圧とアナログ入力電圧とを
   それぞれ比較する比較器群と、 上記比較器群の比較結果から上記アナログ入力電圧に対
   応したディジタル変換値を得る手段とを具備したことを
   特徴とするアナログ・ディジタル変換回路。
2. （２）それぞれバイポーラトランジスタを用いて構成さ
   れ、値が異なる複数の１次基準電圧とアナログ入力電圧
   とをそれぞれ比較する第１の比較器群と、 それぞれＭＯＳトランジスタを用いて構成され、上記第
   １の比較器群の比較結果をラッチするラッチ回路群と、 上記ラッチ回路群の記憶内容に基づき上記アナログ入力
   電圧に対する第１のディジタル変換値を得る手段と、 上記ラッチ回路群の記憶内容に基づき上記アナログ入力
   電圧に近い高レベル側の１次基準電圧と低レベル側の１
   次基準電圧とを選択する選択手段と、 上記選択手段で選択された高レベル側及び低レベル側の
   １次基準電圧相互間の電位差を分圧して複数の２次基準
   電圧を発生する２次基準電圧発生手段と、 それぞれバイポーラトランジスタを用いて構成され、上
   記２次基準電圧発生手段で発生された複数の２次基準電
   圧と上記アナログ入力電圧とをそれぞれ比較する第２の
   比較器群と、 上記第２の比較器群の比較結果から上記アナログ入力電
   圧に対する第２のディジタル変換値を得る手段と、 上記第１及び第２のディジタル変換値から上記アナログ
   入力電圧に対応したディジタル変換値を得る手段と を具備したことを特徴とするアナログ・ディジタル変換
   回路。