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JPH02148862A - 回路素子パッケージ、キャリヤ基板および製造方法 - Google Patents

回路素子パッケージ、キャリヤ基板および製造方法

Info

Publication number
JPH02148862A
JPH02148862A JP63302396A JP30239688A JPH02148862A JP H02148862 A JPH02148862 A JP H02148862A JP 63302396 A JP63302396 A JP 63302396A JP 30239688 A JP30239688 A JP 30239688A JP H02148862 A JPH02148862 A JP H02148862A
Authority
JP
Japan
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layer
circuit element
wiring
insulating
insulating film
Prior art date
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Pending
Application number
JP63302396A
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English (en)
Inventor
Hidetaka Shigi
英孝 志儀
Takatsugu Takenaka
竹中　隆次
Fumiyuki Kobayashi
小林　二三幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63302396A priority Critical patent/JPH02148862A/ja
Priority to GB8926971A priority patent/GB2225670B/en
Priority to KR1019890017383A priority patent/KR930006274B1/ko
Priority to DE3939647A priority patent/DE3939647A1/de
Priority to CN89109771A priority patent/CN1015582B/zh
Publication of JPH02148862A publication Critical patent/JPH02148862A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、回路素子パッケージ、キャリヤ基板およびそ
の製造方法に係り、特に、半導体集積回路のような大規
模集積回路の実装に好適な回路素子パッケージ、キャリ
ヤ基板およびその製造方法に関する。
［従来の技術］ 近年１回路、特に、半導体回路は、高密度、高集積化し
、また、多ピン化が要求されている。そ。
れにともなって、半導体集積回路では、半導体チップの
周縁部だけに端子を形成する方式に代わり、チップ面全
体から端子を取り出す、いわゆるフリップチップ方式が
提案されている。また、これにともなって、半導体パッ
ケージからの端子の取り出しも、格子状にすることが主
流となりつつある。
この種の半導体パッケージは、通常、半導体チップ等の
回路素子と、これを搭載するキャリヤ基板とから構成さ
れる。このような方式による半導体パッケージを構成す
るキャリヤ基板としては、高融点金属を同時焼結するセ
ラミック基板が多く使用されている。
一方、計算機等において使用される回路にあっては、高
速ディジタル信号を伝送する場合、反射ノイズを抑える
ため１回路と伝送線路とのインピーダンスの整合をとり
、さらに、伝送線路インピーダンスと同じ抵抗値を持つ
抵抗器で終端する。
いわゆる整合終端方式が採用されている。
そのため、上記した半導体集積回路を基板に搭載する際
には、該集積回路のパンケージまたはチップの周辺に、
終端用抵抗器をも合わせて配置して、伝送線路等の終端
処理を行なうようにしている。
ところで、この整合終端用抵抗器としては、従来、個別
の抵抗素子が用いられている。しかし、個別素子である
ため、小型化には限度があり、これを実装するには、あ
る程度の面積を要し、実装密度を向上することには適し
ていない。すなわち、配線基板に集積できる半導体集積
回路パッケージまたはチップの数が限られることとなる
。
この問題に着目して、多数のＬＳＩの搭載が可能になる
終端抵抗用の抵抗チップに関する技術が、特開昭５８−
１９９５２号公報に開示されている。
この公報に開示される技術は、絶縁基板上に複数個の抵
抗素子を形成した抵抗チップにおいて、該抵抗素子の一
端が、半導体チップと配線基板を結ぶ貫通スルーホール
に接続され、該抵抗素子の他の一端が、基板内に設けら
れた電源層と接続されていることを特徴とするものであ
る。ここで、抵抗素子は、薄膜または厚膜法により、セ
ラミック等の１９基板上に形成され、配線により、各ス
ルーホールに接続される。抵抗素子の抵抗値は、形成後
にレーザートリミングにより調整される。
上記技術では、抵抗チップを使用する際に、用いる半導
体チップや論理配線にとって必要な抵抗のみを残して、
例えば、レーザー光により配線を切断する。そして、こ
の抵抗チップに、ハンダにより半導体チップを接続し、
これを、ハンダにより配線基板に接続して使用する。
［発明が解決しようとする課題］ しかしながら、上記従来の技術では、多数の抵抗素子を
基板上に形成する方法についての配慮がなされていなか
った。
上記したように、この種のモジュール抵抗は、製造工程
中にトリミングにより、抵抗値を調整する必要がある。
これは、セラミック基板上に、薄膜により抵抗を形成し
た場合には、抵抗値のバラツキが大きいため、調整が必
要となり、また、厚膜により抵抗を形成した場合には、
もともと厚膜は抵抗値を精度よく設定することが困難で
あって、これも調整を要するためである。
ところが、半導体集積回路の高集積化に伴い、実装上、
一つの半導体集積回路当たり、数百ないしそれ以上もの
抵抗器が必要となるので、上記したように、−個一個に
ついて、抵抗値を測定しながら、修正加工して、抵抗値
のｙＡ整を行なうことは、非常に困難である。
従って、上記した従来の技術は、大規模な集積回路にあ
っては、実現が困難である。
また、従来の技術では、抵抗器の配列については、全く
考慮されていない。すなわち、搭載される半導体チップ
と配線基板とを接続するスルーホールに隣接して、抵抗
が設けられているので、集積度が向上して、バンプが高
密度に配列されると、抵抗を配置する領域が狭くなる。
そのため、抵抗の大きさ、配列に対する制約が大きくな
るという問題がある。
このように、上記従来の技術を、キャリヤ基板に適用す
ることは、種々の困難がある。従って、このようなキャ
リヤ基板を用いた回路パッケージの実現には、上記した
問題点を解決することが課題となる。
本発明は、このような問題点を解決すべくなされたもの
で、その第１の目的は、トリミングを要せずに、必要な
精度の薄膜回路素子を形成できるキャリヤ基板およびそ
の製造方法を提供することにある。
また、本発明の第２の目的は、接続用のバンプ等が高密
度に配列された高集積度の回路素子を搭載する場合でも
、抵抗等の必要な回路素子を、大きさ、配列等に制約を
受けることなく形成できる構造のキャリヤ基板およびそ
の製造方法を提供することにある。
さらに、本発明の第３の目的は、上記キャリヤ基板を用
いた回路素子パッケージを提供することにある。
［課題を解決するための手段］ 上記目的を達成する手段として１本願は、回路素子パッ
ケージ、キャリヤ基板およびその製造方法について、次
の発明を提供する。
キャリヤ基板の発明として、次の三つの発明を提供する
。
キャリヤ基板に係る第１の発明は、 外部接続用端子を有する絶縁基板と、該絶縁基板上に形
成されて、搭載する回路素子を上記外部接続用端子に接
続する配線部とを有し、上記配線部は、絶縁膜を複数層
設け、該絶縁膜の最上層に、上記回路素子との接続を行
なう電極層を設け、他のいずれかの絶縁膜上に、薄膜回
路素子を有する素子層を設け、かつ、これらの絶縁膜に
、上記電極層と外部接続用端子とを上記素子層を介して
接続する導体配線を設けて植成されることを特徴とする
。
キャリヤ基板に係る第２の発明は、 外部接続用端子を有する絶縁基板と、該維８基板上に形
成されて、搭載する回路素子を上記外部接続用端子に接
続する配線部とを有し、上記配線部は、絶縁膜を複数層
設け、該絶縁膜の最上層に、上記回路素子との接続を行
なう電極層を設け、他のいずれかの絶縁膜上に、上記電
極層と絶縁基板の外部接続用端子とをその配列を整合さ
せて接続するための配線層を設け、かつ、これらの絶縁
膜に、上記電極層と外部接続用端子とを該配線層を介し
て接続する導体配線を設けて構成されることを特徴とす
る。
キャリヤ基板に係る第３の発明は、 外部接続用端子を有する絶縁基板と、該絶縁基板上に形
成されて、搭載する回路素子を上記外部接続用端子に接
続する配線部とを有し、上記配線部は、絶縁膜を複数層
設け、該絶縁膜の最上層に、上記回路素子との接続を行
なう電極層を設け、他のいずれかの絶縁膜上に、薄膜回
路素子を有する素子層設け、かつ、該素子層と上記電極
層との間に、上記電極層と絶縁基板の外部接続用端子と
をその配列を整合させて接続するための配線層を設け、
さらに、これらの絶ｇ膜に、上記電極層と外部接続用端
子とを上記素子層および配線層を介して接続する導体配
線を設けて構成されることを特徴とする。
次に、回路素子パッケージに係る発明は、回路素子を、
上記第１、第２または第３の発明のキャリヤ基板を用い
、回路素子を、そのキャリヤ基板の電極Ｍに接続して搭
載することにより構成されることを特徴とする。
また、キャリヤ基板の製造方法に係る発明は、外部接続
用端子を有する絶縁基板と、該絶８基板上に形成されて
、搭載する回路素子を上記外部接続用端子に接続する配
線部とを有するキャリヤ基板の製造方法であって、 上記絶縁基板上に、絶縁膜を形成し、この絶縁膜上に、
薄膜回路素子を成膜し、次に、絶縁膜を設け、この絶縁
膜上に、搭載する回路素子と絶縁基板の外部接続用端子
とをその配列を整合させて接続するための配線層を設け
、さらに、この配線層の上に、絶縁膜を設けて、この絶
縁膜上に、上記回路素子との接続を行なう電極層を設け
て、上記配線部を形成し、 かつ、各絶縁膜を形成する毎に、その膜内および上下の
層間の接続を行なう導体配線およびスルーホールを設け
て、上記配線部内の相互接続を行。
なうことを特徴とする。
上記各発明において、絶縁基板としては、セラミック基
板を好ましく用いることができる。この絶縁基板には、
基板の上下面を貫通するスルーホールが設けである。
上記薄膜回路素子としては、薄膜抵抗体を形成すること
ができる。この薄膜抵抗は、終端抵抗として用いことが
できるものを形成することができる。薄膜抵抗体として
は、Ｃｒサーメットを真空蒸着等により被着して、形成
することができる。
また、絶縁膜は、有機物により形成されるものであるこ
とが好ましい。例えば、ポリイミド膜を用いることが好
ましい。
回路素子パッケージは、回路素子を、薄膜抵抗体を有す
るキャリヤ基板に搭載することが好ましい。この場合に
は、該薄膜抵抗体を終端抵抗として用いることができる
。
また、この回路素子パッケージを（ｎ成する回路素子は
、集積化された回路が、好ましい。特に、上記した配線
層を有するキャリヤ基板を用いる場合には、高密度に素
子が配列された大規模集積回路、例えば、半導体ＬＳＩ
等を搭載することが好ましい。
［作用コ 本願発明は、絶縁基板上に、絶縁膜を形成し、この上に
、薄膜抵抗体等の薄膜回路素子を形成している。このた
め、ｔｌＪｉ基板、例えば、セラミック基板の表面の凹
凸、反り等が、絶縁膜により吸収され、薄膜回路素子は
、絶縁基板の表面の粗さにより、影響されずに成膜され
る。従って、所望の定数、例えば、抵抗値を有する回路
素子を精度よく形成することができる。この結果、成膜
された薄膜抵抗体等の回路素子について、トリミング等
の修正と要しない。
また、本願発明は、絶縁膜上に、搭載する回路素子と接
続する電を成層と、絶縁基板の外部接続用端子とをその
配列を整合させて接続するための配線層を設けている。
このため、搭載する回路素子の端子配列と絶縁基板の外
部接続用端子の端子配列が不一致であっても、接続が可
能となる。
しかも、搭載する回路素子が、高密度の端子配列を有す
る場合には、この端子密度を低くすることができる。こ
の結果、このような回路素子を搭載した回路パッケージ
を、プリント基板に接続する際に、極端な高密度でなく
なるので、接続が容易となり、使い勝手がよい、回路素
子パッケージを形成することができる。
さらに、上記したように、配線層の存在は、高密度の端
子配列を、低密度の端子配列に変換できると共に、端子
配列の整合をとることができるので、信号、電源等の位
置を任意に変えることができ、設計の自由度を大きくす
ることができる。従って、素子層に形成する薄膜回路素
子のパターン、大きさ等の設定の自由度が大きくなる。
（以下余白） ［実施例コ 以下、本発明の一実施例について１図面を参照して詳細
に説明する。
第１図に、本発明キャリヤ基板の一実施例の構成を断面
図により示す。
同図に示すキャリヤ基板は、セラミック基板６上に薄膜
配線部４を設けて構成される。
セラミック基板６は、例えば、アルミナを主原料として
形成される。これに、スルーホール７を設けると共に、
一方の面に、端子１０〜１３が設けである。これらの端
子１０〜１３は、このセラミック基板６を図示しないプ
リント基板等に搭載する場合に、接続のために使用する
。また、このセラミック基板６には、電源層、アース層
等を設けてもよい。
端子１０は、後述する抵抗体８の共通電極端子である。
端子１１は、該抵抗体８の電極端子である。端子１２は
、一般電源端子である。および。
端子１３は、搭載するＬＳＩの一般信号ピンである。な
お、本実施例では、端子１０を、抵抗体用電極とする他
、ＬＳＩの特定電源端子としても使゛用している。もっ
とも、両者を分難して設けてもよい。
薄膜配線部４には、絶縁膜９ａ、９ｂおよび９ｃが％９
層として下層から順次設けられる。また、絶縁膜９ｃと
絶縁膜９ｂとの間に、抵抗体８を形成する抵抗ＷＪ１５
が設けられる。絶縁膜９ｂと絶縁膜９ａとの間に、導体
配線５ａからなる配線層１４が設けられる。絶縁膜９ａ
上には、その上に搭載される回路素子との接続を行なう
電極層として上部液Ｋｎ　Ｍ　３　ａが設けられる。ま
た、最下層の絶縁膜９ｃの下面には、上記セラミック基
板６の端子１０〜１３と接続するため、これと対応する
位置に、下部接続層３ｂが設けである。
絶縁膜９ａ、９ｂおよび９ｃは、セラミック基板６の凹
凸を吸収できるものであれば、どのような材料により形
成されてもよい。本実施例では、有機物であるポリイミ
ド樹脂により形成する。また、各膵の材料が同一でなく
ともよい。
もっとも、この２１膜９ａ、９ｂおよび９ｃの材料とし
ては、熱応力を低減するため、８膵を同系統の材料によ
り形成することが好ましい。抵抗体の成膜の下地となる
膜は、セラミック基板および抵抗体の熱膨張率に近い材
料が好ましい。特に、中間の熱膨張率となるものが好ま
しい。
上記抵抗Ｈ！Ｊ１５、配線層１４、下部接続層３ａおよ
び下部接続Ｊｉ３ｂは、それぞれ導体配線５ａおよびス
ルーホール５ｂを介して適宜接続され、さらに、上記セ
ラミック基板６のスルーホール７に接続される。スルー
ホール５ｂは、上記絶縁膜９ａ、９ｂおよび９ｃに、エ
ツチング等により、孔を設け、これに導体を埋め込むこ
とにより設けることができる。
抵抗体８は、薄膜により形成され、本実施例では、第２
図に示すように、リング上のパターンとなっている。こ
のリングの内周と外周とがそれぞれ電極に接続される。
もっとも、抵抗体８のパターンは、リングに限られない
。
本実施例では、回路素子として、抵抗体８を設けている
が、他の素子を形成することもできる。
例えば、コンデンサ等を形成することができる。
なお、終端抵抗等の回路素子を必要としない場合には、
この抵抗体８を省略することができる。
第２図に、抵抗層１５の面を示している。同図に示すよ
うに、この抵抗ＷＪ１５には、抵抗体８が、多数配置さ
れていると共に、該抵抗体８の電極としても機能する導
体配線５ａ、および、スルーホール５ｂが設けられてい
る。
配線層１４は、本実施例では、１層設けられている。こ
の配線１５１４は、その上に搭載される回路素子との接
続を行なう電極層として機能する上部接続Ｍ３ａと、上
記セラミック基板６の端子１０〜１３と接続するため、
これと対応する位置に設けられる下部接続層３ｂとを、
接続する際に。
それらの配置の相違についての整合をとるものである。
本実施例の場合、高密度に配置されている上部接続層３
ａの端子配列を、拡大して配列している。なお、両者の
配置に大きな差異がない場合には、省略することもでき
る。また、さらに多数の配線層を設けてもよい。
この配線層１４は１本実施例では、抵抗層１５の上に設
けである。
上部接続層３ａは、この配線部４上に搭載するＬＳＩＩ
のバンプ、ボール等の配置に対応している。また、下部
接’４１　ｕ　３　ｂは、セラミック基板６の各端子１
０〜１３の配置に対応している。
この薄膜配線部４上には、集積化された回路素子として
、ＬＳＩＩを搭載する。このＬＳＩＩは、図示しないバ
ンプを、上記上部接続層３ａに対応させて、ハンダ２に
より接続することにより、搭載することができる。これ
により、回路素子パッケージとして、ＬＳＩパッケージ
が構成される。
次に、上記キャリヤ基板の構造について、その製造方法
と共に説明する。
まず、セラミック基板６は、公知のドクターブレード法
等により、形成される。この際、端子１０〜１３を形成
しておく。このセラミック基板６の上に、配線部４を形
成する。
この配線部４には、上記下部接続層３ｂ、維林膜９ａ、
抵抗、ｌＮ１３、絶縁膜９　ｂ　、ｉ２２層１４゜絶縁
膜９ｃおよび上部接続層３ａを、下層からこの順に積層
して設ける。
上記下部接続層３ｂは、セラミック基板６上に、上記端
子１０〜１３に通じるスルーホール７の開口部に形成さ
れる。これは、セラミック基板６のスルーホール７形成
時に、同時に形成することができる。
絶縁膜９ａ、９ｂおよび９ｃは、ポリイミドをワニス分
とする樹脂溶液を塗布し、乾燥し、ベーキングして、形
成される。ＭＳＮ膜９ａ、９ｂおよび９ｃの各々には、
導体配線５ａおよびスルーホール５ｂが設けられる。こ
れらは、上記絶縁膜９ａ、９ｂおよび９ｃについて、ド
ライエツチング等により、孔を設け、これに導体を埋め
込むことにより設けることができる。導体は、蒸着、め
っき等により、埋め込むことができる。
絶縁膜として、まず、絶縁膜９ａが設けられる。
この絶８膜９ａは、下地となるセラミック基板６の表面
の凹凸、反り等を吸収して、該絶縁膜９ａの、成膜後の
表面が平滑な面となるような厚さで形成する。この面の
平滑さは、この上に形成する抵抗体８が、精度よく成膜
できればよい。例えば、１０〜３０μ程度とする。
この絶縁膜９ａの上面が、抵抗層１５となる。
この面に、抵抗体８が、真空蒸着、スパッタリング等の
公知の方法で形成される。抵抗体８は、例えば、Ｃｒ、
Ｃｒサーメット等の抵抗材料を用いる。
抵抗体８のパターンは、マスクを介して真空蒸着するこ
とにより、また、蒸着後にフォトエツチングすることに
より、所望の形に形成できる。この抵抗体８の膜厚は、
抵抗材料の比抵抗と、形成する抵抗体パターンとを考慮
して設定する。例えば。
０．０５〜３０μ程度とする。
この抵抗層１５の上に、絶縁膜９ｂを、上記した方法で
設ける。
このｌＩ！縁膜９ｂに、上記配線層１４を設ける。
この配線層１４は、例えば、Ａｌを用いて形成する６配
線層１４に形成される導体配線５ａは、上記抵抗ＷＪ１
５等のように、真空蒸着等により、形成することができ
、その際、マスク等により、所望のパターンとすること
ができる。また、成膜後に、フォトエツチング等により
、所望のパターンとすることもできる。
この配線層１４を形成した後、絶縁膜９ｃを。
上記したように形成する。
この絶縁膜９ｃの上に、上部接続ｙ！Ｊ３　ａを設ける
。この上部接続層３ａは、上記した配線層１４からのス
ルーホール５ｂの開口部により、これを形成する。従っ
て、本実施例の場合、このスルーホール５ｂを形成する
のみでよい。もっとも、スルーホール５ｂとは別に、電
極を形成して、これをスルーホール５ｂと接続してもよ
い。
以上により、本実施例のキャリヤ基板を製造することが
できるが、この上に、ＬＳＩＩを搭載することにより、
ＬＳＩパッケージを形成することができる。このＬＳＩ
Ｉの接続は、上記上部接続層３ａに、高融点ハンダ２の
粒子を載せ、さらに、この上に、ＬＳＩＩを、そのバン
プ（図示せず）を、対応する上記ハンダ２の位置に置き
、該ハンダ２を溶融させて、接続する。
このようにして、形成されたＬＳＩパッケージは、これ
を搭載するプリント基板等に、セラミック基板６の各端
子１０〜１３を、上記ハンダ２より融点の低いハンダを
使用して接続する。
本実施例では、セラミック基板６上に絶縁膜９ａを設け
、その上に抵抗体８を成膜している。
これにより、セラミック基板６の表面の凹凸が、絶縁膜
９ａにより吸収される。従って、抵抗体８の成膜を精度
よく行なうことができる。
また、抵抗層１５と上部接続ｉ　３　ａとの間に、配線
層１４を設けている。これにより１次の効果が期待でき
る。
第１に、セラミック基板の端子配置と、搭載する集積回
路素子の端子配置との不一致を整合させる、インタフェ
ースとしての機能を持たせることができる。
第２に、回路素子パッケージにおいては、集積回路素子
の端子の引き出しと、終端抵抗の機能とが混在すること
による、抵抗体を形成する位置および面積が著しく制限
されることを防ぐことができる。これによって、配線層
を設けることにより集積回路素子に対する入出力の機能
を損なうことなく、複数個の抵抗体を、所望の配列、大
きさにより形成することができる。
第３に、副次的な効果として、大規模修正回路等の高密
度の端子配置を、配線板の上記インタフェース機能を利
用して、端子の配列密度を低くすることにより、プリン
ト基板等に対する接続が容易となる。しかも、パッケー
ジの大きさが、ある程度大きくなるので、パッケージの
取扱も容易となる。
上記実施例では、ＬＳＩ用のキャリヤ基板、および、そ
れを用いたＬＳＩパッケージの実施例について述べたが
、本発明は、これに限定されるものではない。
また、上記実施例では、絶縁膜として、ポリイミドを用
いているが、これに限らず、他の材料を用いることがで
きる。用いる材料としては、有機物材料が好ましいが、
勿論、これに限らない。
さらに、本実施例では、抵抗層と配線層とを有している
が、それぞれの特徴のみを必要とする場合には、いずれ
か一方のみを有する構成としてもよい。
［発明の効果］ 以上に説明したように、本発明は、下地基板の表面粗さ
に影響されることなく成膜できて、しかも、手間のかか
るトリミングを要せずに、必要な精度の薄膜回路素子を
形成できる効果がある。
また、本発明は、接続用のバンプ等が高密度に配列され
た高集積度の回路素子を搭載する場合でも、抵抗等の必
要な回路素子を、大きさ、配列等に制約を受けることな
く形成できる効果がある。
さらに、本発明によれば、取扱の容易な回路素子パッケ
ージを提供することができる。
【図面の簡単な説明】
第１図は本発明キャリヤ基板およびこれを用いた回路素
子パッケージの一実施例の構成を示す断面図、第２図は
上記実施例のキャリヤ基板の、抵抗層を示すＡ−Ａ断面
図である。 １・・・ＬＳ１．２・・・ハンダ、３ａ・・・上部接続
層、３ｂ・・・下部接続層、４・・・薄膜配線部、５ａ
・・・導体配線、５ｂ・・・スルーホール、６・・・セ
ラミック基板。 ７・・・スルーホール、８・・・抵抗体、９ａ〜９ｃ・
・・絶縁膜、１０〜１３・・・端子、１４・・・配線層
、１５抵抗層。 出願人　株式会社　日　立　製　作

Claims (8)

    【特許請求の範囲】
  1. １．外部接続用端子を有する絶縁基板と、該絶縁基板上
    に形成されて、搭載する回路素子を上記外部接続用端子
    に接続する配線部とを有し、上記配線部は、絶縁膜を複
    数層設け、該絶縁膜の最上層に、上記回路素子との接続
    を行なう電極層を設け、他のいずれかの絶縁膜上に、薄
    膜回路素子を有する素子層を設け、かつ、これらの絶縁
    膜に、上記電極層と外部接続用端子とを上記素子層を介
    して接続する導体配線を設けて構成されることを特徴と
    するキャリヤ基板。
  2. ２．外部接続用端子を有する絶縁基板と、該絶縁基板上
    に形成されて、搭載する回路素子を上記外部接続用端子
    に接続する配線部とを有し、上記配線部は、絶縁膜を複
    数層設け、該絶縁膜の最上層に、上記回路素子との接続
    を行なう電極層を設け、他のいずれかの絶縁膜上に、上
    記電極層と絶縁基板の外部接続用端子とをその配列を整
    合させて接続するための配線層を設け、かつ、これらの
    絶縁膜に、上記電極層と外部接続用端子とを該配線層を
    介して接続する導体配線を設けて構成されることを特徴
    とするキャリヤ基板。
  3. ３．外部接続用端子を有する絶縁基板と、該絶縁基板上
    に形成されて、搭載する回路素子を上記外部接続用端子
    に接続する配線部とを有し、上記配線部は、絶縁膜を複
    数層設け、該絶縁膜の最上層に、上記回路素子との接続
    を行なう電極層を設け、他のいずれかの絶縁膜上に、薄
    膜回路素子を有する素子層設け、かつ、該素子層と上記
    電極層との間に、上記電極層と絶縁基板の外部接続用端
    子とをその配列を整合させて接続するための配線層を設
    け、さらに、これらの絶縁膜に、上記電極層と外部接続
    用端子とを上記素子層および配線層を介して接続する導
    体配線を設けて構成されることを特徴とするギヤリヤ基
    板。
  4. ４．回路素子を、上記請求項１、２または３記載のキャ
    リヤ基板の電極層に接続して搭載することにより構成さ
    れることを特徴とする回路素子パッケージ。
  5. ５．上記薄膜回路素子が、薄膜抵抗体である請求項１ま
    たは３記載のキャリヤ基板。
  6. ６．回路素子を、上記請求項５記載のキャリヤ基板の電
    極層に接続して搭載することにより構成されることを特
    徴とする回路素子パッケージ。
  7. ７．絶縁膜が、有機物により形成されるものである請求
    項１、２、３もしくは５記載のキャリヤ基板、または、
    請求項４もしくは６記載の回路パッケージ。
  8. ８．外部接続用端子を有する絶縁基板と、該絶縁基板上
    に形成されて、搭載する回路素子を上記外部接続用端子
    に接続する配線部とを有するキャリヤ基板の製造方法で
    あって、 上記絶縁基板上に、絶縁膜を形成し、この絶縁膜上に、
    薄膜回路素子を成膜し、次に、絶縁膜を設け、この絶縁
    膜上に、搭載する回路素子と絶縁基板の外部接続用端子
    とをその配列を整合させて接続するための配線層を設け
    、さらに、この配線層の上に、絶縁膜を設けて、この絶
    縁膜上に、上記回路素子との接続を行なう電極層を設け
    て、上記配線部を形成し、 かつ、各絶縁膜を形成する毎に、その膜内および上下の
    層間の接続を行なう導体配線およびスルーホールを設け
    て、上記配線部内の相互接続を行なうことを特徴とする
    キャリヤ基板の製造方法。
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