JPH02109359A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02109359A JPH02109359A JP63261501A JP26150188A JPH02109359A JP H02109359 A JPH02109359 A JP H02109359A JP 63261501 A JP63261501 A JP 63261501A JP 26150188 A JP26150188 A JP 26150188A JP H02109359 A JPH02109359 A JP H02109359A
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Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に積層化された三次元デ
バイスの構部に好適な半導体装置に関する。
バイスの構部に好適な半導体装置に関する。
積層化された多結晶シリコンデバイスの高性能化の手法
である水素化には、アイ・イー・イー・イー、エレクト
ロン デバイス レターズ、イー・デー・エル５．（１
９８４年）第４６８頁から第４７０頁（ＩＥＥＥ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ。
である水素化には、アイ・イー・イー・イー、エレクト
ロン デバイス レターズ、イー・デー・エル５．（１
９８４年）第４６８頁から第４７０頁（ＩＥＥＥ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ。
ＶＯＬ、ＥＤＬ−５（１９８４）ｐｐ、４６８−４７０
）において論じられているように、多結晶シリコンデバ
イスの上部最終パッシベーション膜としてプラズマ窒化
シリコン膜（プラズマナイトライド１ｌｉ）を形成し、
膜形成時にできる多量の水素を用いる手法がある。
）において論じられているように、多結晶シリコンデバ
イスの上部最終パッシベーション膜としてプラズマ窒化
シリコン膜（プラズマナイトライド１ｌｉ）を形成し、
膜形成時にできる多量の水素を用いる手法がある。
上記従来技術によれば、プラズマナイトライド膜形成時
に発生する水素により多結晶シリコンデバイスは水素化
され、特性は大きく向上する６しかし、プラズマナイト
ライド膜により封じ込められた過剰の水素は下層シリコ
ン基板上のＭＯＳトランジスタのホットキャリア効果を
増大させ。
に発生する水素により多結晶シリコンデバイスは水素化
され、特性は大きく向上する６しかし、プラズマナイト
ライド膜により封じ込められた過剰の水素は下層シリコ
ン基板上のＭＯＳトランジスタのホットキャリア効果を
増大させ。
ＭＯＳトランジスタの信頼性を大きく低下させるという
問題があった。
問題があった。
第２図は上記問題の説明図である３図中の９がプラズマ
ナイトライド膜で、積層化された多結晶シリコンＭＯＳ
トランジスタのゲートが７．ソース、トレイン６、そし
て、下層のシリコン基板上ＭＯＳトランジスタのゲート
が３、ソース、ドレインが２．基板が１である。
ナイトライド膜で、積層化された多結晶シリコンＭＯＳ
トランジスタのゲートが７．ソース、トレイン６、そし
て、下層のシリコン基板上ＭＯＳトランジスタのゲート
が３、ソース、ドレインが２．基板が１である。
本発明の目的は、積層化された多結晶シリコンデバイス
のみを水素化し、下層のシリコン基板上のＭＯＳトラン
ジスタには悪影響を与えないようにした半導体装置を提
供することにある。
のみを水素化し、下層のシリコン基板上のＭＯＳトラン
ジスタには悪影響を与えないようにした半導体装置を提
供することにある。
上記目的は、積層化された多結晶シリコンデバイスと下
地シリコン基板上のＭＯＳトランジスタとの間に、水素
を通さない膜を形成することにより、達成される。
地シリコン基板上のＭＯＳトランジスタとの間に、水素
を通さない膜を形成することにより、達成される。
上記水素を通さぬ膜は、積層化した多結晶シリコンデバ
イスを水素化した時に下層シリコン基板上のＭｏＳトラ
ンジスタへの過剰水素の透過を防ぐ。これにより、積層
化された多結晶シリコンデバイスのみを水素化すること
ができ、下層のシリコン基板上のＭＯＳトランジスタの
信頼性を低下させることがなくなる。
イスを水素化した時に下層シリコン基板上のＭｏＳトラ
ンジスタへの過剰水素の透過を防ぐ。これにより、積層
化された多結晶シリコンデバイスのみを水素化すること
ができ、下層のシリコン基板上のＭＯＳトランジスタの
信頼性を低下させることがなくなる。
第３図に各トランジスタの代表的な特性を示す。
第３図（ａ）は積層多結晶シリコンＭＯＳトランジスタ
のドレイン電流のゲート電圧依存性で、３０が水素化な
しに対し３１が本発明のものである。明らかにオン電流
が増加し、オフ電流が低下しており水素化の効果がでて
いる。また、第３図（ｂ）は基板上ＭＯＳトランジスタ
のホットキャリア耐圧を示し、３３が従来技術の場合で
、３２が本発明のものである。本発明により、基板上Ｍ
ＯＳトランジスタの信頼性確保と、積層多結晶シリコン
ＭＯＳトランジスタの高性能化が同時に実現できている
。
のドレイン電流のゲート電圧依存性で、３０が水素化な
しに対し３１が本発明のものである。明らかにオン電流
が増加し、オフ電流が低下しており水素化の効果がでて
いる。また、第３図（ｂ）は基板上ＭＯＳトランジスタ
のホットキャリア耐圧を示し、３３が従来技術の場合で
、３２が本発明のものである。本発明により、基板上Ｍ
ＯＳトランジスタの信頼性確保と、積層多結晶シリコン
ＭＯＳトランジスタの高性能化が同時に実現できている
。
〈実施例１〉
以下、本発明の第１の実施例を第１図および第４図を用
いて説明する。
いて説明する。
第１図において、１がシリコン基板、２ｔ６がトランジ
スタのソース・ドレイン、３，７がゲート電極で、１，
２．３により基板上のＭＯＳトランジスタが、そして、
６，７．１０で積層多結晶シリコンＭＯＳトランジスタ
が構成されている。
スタのソース・ドレイン、３，７がゲート電極で、１，
２．３により基板上のＭＯＳトランジスタが、そして、
６，７．１０で積層多結晶シリコンＭＯＳトランジスタ
が構成されている。
さらに、図中多結晶シリコン股直下の膜５が窒化シリコ
ン膜で、４及び８は平坦化用の層間絶縁膜である。
ン膜で、４及び８は平坦化用の層間絶縁膜である。
また、９は最終的なパッシベーション膜で、この場合ブ
ラズク窒化シリコン膜である６通常、膜８と８９の間に
は金属等による配線層があるが。
ラズク窒化シリコン膜である６通常、膜８と８９の間に
は金属等による配線層があるが。
図中では省いである。
ここで、プラズマ窒化シリコン膜９は、形成時のガスと
して、窒素（Ｎｚ）、アンモニア（ＮＨａ）及びモノシ
ラン（ＳｉＨ４）の混合ガスを用いるため、形成された
プラズマ窒化シリコン膜中には１５〜２５％もの水素が
含有されている。このため、膜中の過剰の水素により、
多結晶シリコンＭｏＳトランジスタを水素化することが
できる。
して、窒素（Ｎｚ）、アンモニア（ＮＨａ）及びモノシ
ラン（ＳｉＨ４）の混合ガスを用いるため、形成された
プラズマ窒化シリコン膜中には１５〜２５％もの水素が
含有されている。このため、膜中の過剰の水素により、
多結晶シリコンＭｏＳトランジスタを水素化することが
できる。
また、上記の窒化シリコン膜は緻密性が高いため耐湿性
が高く良質のパッシベーション膜となる。
が高く良質のパッシベーション膜となる。
このため膜中及び膜下の水素を封じ込めることができる
。
。
これに対し１図中５の窒化シリコン膜は、水素を含有し
ていないほど良い、このため、化学気相成長（ＣＶ Ｄ
）窒化シリコン膜か、水素含有率の小さなプラズマ窒化
シリコン膜を使用する。後者の形成ガスとしては例えば
窒１ｉ （Ｎｔ）、モノシラン（Ｓ ｉ Ｈ４）及びフ
ッ化シリコン（Ｓ ｉ Ｆ４）の混合ガスを用いること
によりＳ ｌ Ｈ４とＳ ｉ Ｆ＆で膜中の水素含有量
を制御でき、含有率を数％以下にできる。また、他にマ
イクロ波プラズマ装置を用い、ガスとして窒素（Ｎ２）
とフッ化シリコン（Ｓ ｉ Ｆ４）の混合ガスを用いる
ことにより、水素の含有率がほとんどない窒化シリコン
膜を形成できる。
ていないほど良い、このため、化学気相成長（ＣＶ Ｄ
）窒化シリコン膜か、水素含有率の小さなプラズマ窒化
シリコン膜を使用する。後者の形成ガスとしては例えば
窒１ｉ （Ｎｔ）、モノシラン（Ｓ ｉ Ｈ４）及びフ
ッ化シリコン（Ｓ ｉ Ｆ４）の混合ガスを用いること
によりＳ ｌ Ｈ４とＳ ｉ Ｆ＆で膜中の水素含有量
を制御でき、含有率を数％以下にできる。また、他にマ
イクロ波プラズマ装置を用い、ガスとして窒素（Ｎ２）
とフッ化シリコン（Ｓ ｉ Ｆ４）の混合ガスを用いる
ことにより、水素の含有率がほとんどない窒化シリコン
膜を形成できる。
以上により、最終パッシベーション膜に通常のプラズマ
窒化膜を形成して８１ＩＭ多結晶シリコンデバイスの水
素化を行い、シリコン基板上デバイスには、層間膜とし
ての窒化シリコン膜５により上記水素の透過を防ぎ、デ
バイスの信頼性を確保できる。
窒化膜を形成して８１ＩＭ多結晶シリコンデバイスの水
素化を行い、シリコン基板上デバイスには、層間膜とし
ての窒化シリコン膜５により上記水素の透過を防ぎ、デ
バイスの信頼性を確保できる。
なお、図中で５の窒化シリコン膜は多結晶シリコンＭＯ
Ｓトランジスタの直下にあるが、その間に別の層間絶縁
膜があって・も良い。
Ｓトランジスタの直下にあるが、その間に別の層間絶縁
膜があって・も良い。
また、第４図（ｂ）の如く、３層以上に積層化した三次
元デバイスにおいて、水素化の必要な部分のみを、前述
した２種類の窒化シリコン膜で挾めば目的を達すること
ができる。この場合、６゜７．１０で形成されるトラン
ジスタの上下に窒化シリコン膜５を形成しである。
元デバイスにおいて、水素化の必要な部分のみを、前述
した２種類の窒化シリコン膜で挾めば目的を達すること
ができる。この場合、６゜７．１０で形成されるトラン
ジスタの上下に窒化シリコン膜５を形成しである。
最上層のパッシベーション膜１１はこの場合何でも良い
、第４図ＣＢ＞は、積層化した多結晶シリコンＭＯＳト
ランジスタの直下のみに窒化シリコン膜を形成したもの
で、この場合、水素化はプラズマ窒化シリコン膜形成法
によるのではなく、水素のイオン打ち込み等地の方法に
よって行われる０本手法によっても、下地のシリコン基
板上のＭｏＳトランジスタへの影響を与えずに水素化が
可能となる。
、第４図ＣＢ＞は、積層化した多結晶シリコンＭＯＳト
ランジスタの直下のみに窒化シリコン膜を形成したもの
で、この場合、水素化はプラズマ窒化シリコン膜形成法
によるのではなく、水素のイオン打ち込み等地の方法に
よって行われる０本手法によっても、下地のシリコン基
板上のＭｏＳトランジスタへの影響を与えずに水素化が
可能となる。
〈実施例２〉
次に１本発明を、完全相補型ＭＯ８（０ＭＯ８）スタテ
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメ
モリセルに応用した実施例を第５図を用いて説明する。
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメ
モリセルに応用した実施例を第５図を用いて説明する。
本実施例では、第５図（ｂ）に示した等価回路のメモリ
セルを構成する一対のインバータの負荷（Ｑａ、 Ｑｅ
）として、Ｐチャネル多結晶シリコンＭＯ８型電界効果
トランジスタを用いた。他のＱ ｔ ” Ｑ ａの４つ
のトランジスタは通常のシリコン基板上に形成したｎチ
ャネルＭＯ８型電界効果トランジスタである。なお１図
中のＱｌ、Ｑａはメモリセルの選択に用いるトランスフ
ァーＭＯＳトランジスタであり、Ｑｚ、Ｑｓがドライバ
ーＭＯＳトランジスタである。
セルを構成する一対のインバータの負荷（Ｑａ、 Ｑｅ
）として、Ｐチャネル多結晶シリコンＭＯ８型電界効果
トランジスタを用いた。他のＱ ｔ ” Ｑ ａの４つ
のトランジスタは通常のシリコン基板上に形成したｎチ
ャネルＭＯ８型電界効果トランジスタである。なお１図
中のＱｌ、Ｑａはメモリセルの選択に用いるトランスフ
ァーＭＯＳトランジスタであり、Ｑｚ、Ｑｓがドライバ
ーＭＯＳトランジスタである。
このメモリセルの一部の断面構造図を第５図（ａ）に示
す、５２がＱｌのトランスファーＭＯＳトランジスタの
ゲートを、５１がＱｚのドライバーＭＯＳトランジスタ
のゲートを、そして５６が負荷用Ｐチャネル多結晶シリ
コンＭＯＳトランジスタのゲートである。この多結晶シ
リコンＭＯＳトランジスタは、基板上に形成されたＭＯ
Ｓトランジスタの上に積層化されており、このためメモ
リセル面積が縮少化されている６ なお１図中の６２が窒化シリコン膜であり、その上下に
形成されたＭＯＳトランジスタをこれにより隔離してい
る。なお、５４は拡散層、５９はアルミニウム配線によ
るデータ線、５８はｇｉｉ源線となるアルミニウム配線
、６６は水素を多量に含んだプラズマ窒化シリコン膜で
ある。
す、５２がＱｌのトランスファーＭＯＳトランジスタの
ゲートを、５１がＱｚのドライバーＭＯＳトランジスタ
のゲートを、そして５６が負荷用Ｐチャネル多結晶シリ
コンＭＯＳトランジスタのゲートである。この多結晶シ
リコンＭＯＳトランジスタは、基板上に形成されたＭＯ
Ｓトランジスタの上に積層化されており、このためメモ
リセル面積が縮少化されている６ なお１図中の６２が窒化シリコン膜であり、その上下に
形成されたＭＯＳトランジスタをこれにより隔離してい
る。なお、５４は拡散層、５９はアルミニウム配線によ
るデータ線、５８はｇｉｉ源線となるアルミニウム配線
、６６は水素を多量に含んだプラズマ窒化シリコン膜で
ある。
本実施例によれば、完全０ＭＯ８型Ｓ ＲＡ Ｍメモリ
セルにおいて負荷用ｐチャネルＭＯＳトランジスタを積
層化するため、チップ面積を縮少でき、かつ、該トラン
ジスタを十分に水素化できるため。
セルにおいて負荷用ｐチャネルＭＯＳトランジスタを積
層化するため、チップ面積を縮少でき、かつ、該トラン
ジスタを十分に水素化できるため。
良好な特性のメモリを形成することができる。なお、積
層するデバイスは多結晶シリコンＭＯ５型電界効果トラ
ンジスタに限る必要はなく、抵抗。
層するデバイスは多結晶シリコンＭＯ５型電界効果トラ
ンジスタに限る必要はなく、抵抗。
キャパシタ等の回路素子である場合においても応用可能
である。
である。
本発明によれば、高性能の多結晶シリコンデバイスと１
通常のシリコン基板上のデバイスを特性劣化なしに混在
させることができるため、容易なプロセスで三次元化が
可能となる。このため、将来のサブハーフミクロン領域
でのＳＲＡＭ等のメモリの高集積化に非常に有効である
。
通常のシリコン基板上のデバイスを特性劣化なしに混在
させることができるため、容易なプロセスで三次元化が
可能となる。このため、将来のサブハーフミクロン領域
でのＳＲＡＭ等のメモリの高集積化に非常に有効である
。
第１図は本発明の一実施例の素子構造の断面図。
第２図は従来構造の断面図、第３図は代表的なデバイス
特性図、第４図は本発明の他の実施例の素子構造の断面
図、第５図は本発明をスタティックＲＡＭのメモリセル
に応用した実施例の断面図および等価回路図である。 １・・・シリコン基板、２，６，１４，５３．５４・・
ソース・ドレイン拡散層、３，７，１３，５１゜５２．
５６・・・ゲート電極、４，８，１２，６２゜６３．６
５・・・層間絶縁膜、５．６２・・・窒化シリコン膜、
１１．６６・・・プラズマ窒化シリコン膜。 ５８．５９・・・アルミニウム配線。 １１ 図 ＄ ３ ω （０，） す−ト電丘ンシ司５（Ｖ） ２１Ｉ７１ （し） 名 閏 （久） （シ） （Ｖ （し）
特性図、第４図は本発明の他の実施例の素子構造の断面
図、第５図は本発明をスタティックＲＡＭのメモリセル
に応用した実施例の断面図および等価回路図である。 １・・・シリコン基板、２，６，１４，５３．５４・・
ソース・ドレイン拡散層、３，７，１３，５１゜５２．
５６・・・ゲート電極、４，８，１２，６２゜６３．６
５・・・層間絶縁膜、５．６２・・・窒化シリコン膜、
１１．６６・・・プラズマ窒化シリコン膜。 ５８．５９・・・アルミニウム配線。 １１ 図 ＄ ３ ω （０，） す−ト電丘ンシ司５（Ｖ） ２１Ｉ７１ （し） 名 閏 （久） （シ） （Ｖ （し）
Claims (1)
- 【特許請求の範囲】 １、シリコン基板上に積層化した三次元素子において、
各素子の層間膜の少なくとも１つに水素の透過困難な膜
のあることを特徴とする半導体装置。 ２、請求項第１項記載の半導体装置において、積層化し
た素子の少なくとも１つがＭＩＳ型電界効果トランジス
タであることを特徴とする半導体装置。 ３、請求項第２項記載の半導体装置において、該トラン
ジスタのソース、ドレイン、チャネル部の少なくとも一
部が多結晶シリコンからなることを特徴とする半導体装
置。 ４、半導体素子を２つ以上積層化した三次元素子におい
て、少なくとも１つの素子の下部に水素の透過困難な膜
のあることを特徴とする半導体装置。 ５、請求項第１項、及び第３項記載の半導体装置におい
て、水素の透過困難な膜が窒化シリコン膜であることを
特徴とする、半導体装置。 ６、シリコン基板上に多結晶シリコンからなるＭＩＳ型
電界効果トランジスタを積層化した三次元半導体装置に
おいて、該トランジスタの下部に水素透過困難な膜があ
り、かつ、トランジスタの上部に水素を多量に含有した
膜のあることを特徴とする半導体装置。 ７、請求項第６項記載の半導体装置において、該水素透
過困難な膜が窒化シリコン膜であり、かつ、該トランジ
スタ上部の膜が、水素を多量に含んだプラズマ窒化シリ
コン膜であることを特徴とする半導体装置。 ８、請求項第７項記載の半導体装置において、窒化シリ
コン膜がプラズマ化学気相成長法で形成されていること
を特徴とする半導体装置。 ９、シリコン基板上に多結晶シリコンからなるＭＩＳ型
電界効果トランジスタを積層化した三次元半導体装置に
おいて、該トランジスタをはさむよう該トランジスタの
上部、下部に水素の透過困難な膜があり、かつ、該二つ
の膜の中間に大量の水素を含ませたことを特徴とする半
導体装置。 １０、請求項第９項記載の半導体装置において、該水素
透過困難な膜が窒化シリコン膜であることを特徴とする
半導体装置。 １１、請求項第６項記載の半導体装置において、該多結
晶シリコントランジスタが、スタティックメモリ用のメ
モリセルを構成するトランジスタの１つであることを特
徴とする半導体装置。 １２、請求項第９項記載の半導体装置において、該メモ
リセルが、相補型トランジスタで構成され、該多結晶シ
リコントランジスタがｐチャネルであることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261501A JPH02109359A (ja) | 1988-10-19 | 1988-10-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261501A JPH02109359A (ja) | 1988-10-19 | 1988-10-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02109359A true JPH02109359A (ja) | 1990-04-23 |
Family
ID=17362784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261501A Pending JPH02109359A (ja) | 1988-10-19 | 1988-10-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
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1988
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