JPH02105962A - システム起動装置 - Google Patents
システム起動装置Info
- Publication number
- JPH02105962A JPH02105962A JP25724288A JP25724288A JPH02105962A JP H02105962 A JPH02105962 A JP H02105962A JP 25724288 A JP25724288 A JP 25724288A JP 25724288 A JP25724288 A JP 25724288A JP H02105962 A JPH02105962 A JP H02105962A
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- Japan
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- program
- load
- shared memory
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 45
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチプロセッサシステムに適用するシス
テム起動装置に関するものである。
テム起動装置に関するものである。
第３図は例えば特公昭６３−２９３００号公報に示され
た従来のシステム起動装置を示すブロック接続図であり
、図において、１は中央処理装置としてのプロセッサ、
２は後述のリードオンリメモリ（以下、ＲＯＭという）
６を制御する周辺制御装置、３は後述の外部記憶装置７
を制御する周辺制御装置、４は主記憶装置、５は第１の
ロードプログラムを格納した第１のＲＯＭ、６は第２の
ロードプログラムを格納した第２のＲＯＭ、７はプログ
ラムを格納する外部記憶装置、８はプロセッサ１９周辺
制御装置２，３および主記憶装置４を接続する共通バス
である。
た従来のシステム起動装置を示すブロック接続図であり
、図において、１は中央処理装置としてのプロセッサ、
２は後述のリードオンリメモリ（以下、ＲＯＭという）
６を制御する周辺制御装置、３は後述の外部記憶装置７
を制御する周辺制御装置、４は主記憶装置、５は第１の
ロードプログラムを格納した第１のＲＯＭ、６は第２の
ロードプログラムを格納した第２のＲＯＭ、７はプログ
ラムを格納する外部記憶装置、８はプロセッサ１９周辺
制御装置２，３および主記憶装置４を接続する共通バス
である。
次に動作について説明する。
システム全体の電源が投入され、初期設定されると、第
１のＲＯＭ５の第１のロードプログラムが実行される。
１のＲＯＭ５の第１のロードプログラムが実行される。
この第１のロードプログラムからの入出力命令により、
次にプログラムを読込むための周辺制御装置２が指定さ
れる。このとき、指定された周辺制御装置２は、第２の
ＲＯＭ５から、先に指定された第１のロードプログラム
手順に応じ、第２のロードプログラムを主記憶装置４の
指定された番地に格納する。この動作が終了すると、第
１のロードプログラムは主記憶装置４の指定された番地
に格納された第２のロードプログラムに移行する。第２
のロードプログラムは入出力命令を発し、周辺制御装置
３をとおして、外部記憶装置７から所望のプログラムを
読込む。
次にプログラムを読込むための周辺制御装置２が指定さ
れる。このとき、指定された周辺制御装置２は、第２の
ＲＯＭ５から、先に指定された第１のロードプログラム
手順に応じ、第２のロードプログラムを主記憶装置４の
指定された番地に格納する。この動作が終了すると、第
１のロードプログラムは主記憶装置４の指定された番地
に格納された第２のロードプログラムに移行する。第２
のロードプログラムは入出力命令を発し、周辺制御装置
３をとおして、外部記憶装置７から所望のプログラムを
読込む。
従来のシステム起動装置は以上のように構成されている
ので、マルチプロセッサシステムへの適用を考えると、
各々のプロセッサが周辺制御装置２．３や外部記憶装置
７を持つことはシステム構成上大きなものとなるほか、
システム起動以外に外部記憶を必要としないシステムの
場合は、高価なシステムになるなどの問題点があった。
ので、マルチプロセッサシステムへの適用を考えると、
各々のプロセッサが周辺制御装置２．３や外部記憶装置
７を持つことはシステム構成上大きなものとなるほか、
システム起動以外に外部記憶を必要としないシステムの
場合は、高価なシステムになるなどの問題点があった。
また、１つの外部記憶装置を複数のプロセッサで共有す
ることも考えられるが、この場合は各プロセッサのロー
ドプログラムが複雑になるなどの問題点があった。
ることも考えられるが、この場合は各プロセッサのロー
ドプログラムが複雑になるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、マルチプロセッサシステムにおいて、１つの
外部記憶装置を用いて複数のプロセッサにプログラムの
ローディングを行うことができるシステム起動装置を得
ることを目的とする。
たもので、マルチプロセッサシステムにおいて、１つの
外部記憶装置を用いて複数のプロセッサにプログラムの
ローディングを行うことができるシステム起動装置を得
ることを目的とする。
この発明に係るシステム起動装置は、マルチプロセッサ
システムにおいて、１つのマスタプロセッサには、外部
記憶装置から共有メモリへのプログラムロードを行うロ
ードプログラムを配置し、他のスレーブプロセッサには
、上記共有メモリから自プロセッサ内のローカルメモリ
へ選択的にプログラムロードを行うロードプログラムを
配置したものである。
システムにおいて、１つのマスタプロセッサには、外部
記憶装置から共有メモリへのプログラムロードを行うロ
ードプログラムを配置し、他のスレーブプロセッサには
、上記共有メモリから自プロセッサ内のローカルメモリ
へ選択的にプログラムロードを行うロードプログラムを
配置したものである。
この発明におけるマスタプロセッサは、第１のロードプ
ログラムによって外部記憶装置から共有メモリへプログ
ラムをロードし、スレーブプロセッサは、第２のロード
プログラムにより、上記共有メモリにロードされたプロ
グラムを自プロセッサ内のローカルメモリヘロードする
。
ログラムによって外部記憶装置から共有メモリへプログ
ラムをロードし、スレーブプロセッサは、第２のロード
プログラムにより、上記共有メモリにロードされたプロ
グラムを自プロセッサ内のローカルメモリヘロードする
。
以下、この発明の一実施例を図について説明する。なお
、説明を簡略化するため、ここではプロセッサ３個（マ
スタプロセッサ１個、及びスレーブプロセッサ２個）の
場合につき説明する。
、説明を簡略化するため、ここではプロセッサ３個（マ
スタプロセッサ１個、及びスレーブプロセッサ２個）の
場合につき説明する。
第１図において、１１はマスタプロセッサ、１１ａはマ
スタプロセッサ１１内に配置されて、第１のロードプロ
グラムを有するＲＯＭ、２１．２２はスレーブプロセッ
サ、２１ａ、２２ａはスレーブプロセッサ２１．２２内
に配置されて、第２のロードプログラムを有するＲＯＭ
、２１ｂ、２２ｂはスレーブプロセッサ２１．２２内に
配置されたローカルメモリ、３１は共有メモリである。
スタプロセッサ１１内に配置されて、第１のロードプロ
グラムを有するＲＯＭ、２１．２２はスレーブプロセッ
サ、２１ａ、２２ａはスレーブプロセッサ２１．２２内
に配置されて、第２のロードプログラムを有するＲＯＭ
、２１ｂ、２２ｂはスレーブプロセッサ２１．２２内に
配置されたローカルメモリ、３１は共有メモリである。
なお、このほかの第３図に示したものと同一のブロック
には同一符号を付して、その重複する説明を省略する。
には同一符号を付して、その重複する説明を省略する。
次に動作について説明する。まず、システム全体の電源
が投入され、マルチプロセッサシステムが初期設定され
ると、マスタプロセッサ１１におけるＲＯＭ１１ ａの
第１のロードプログラムが実行を始める。このとき、ス
レーブプロセッサ２１゜２２内のＲＯＭ２１ ａ 、２
２ａの第２のロードプログラムは、共有メモリ３１にプ
ログラムがロードされるのを待っている。そして、上記
第１のロードプログラムは入出力命令を周辺制御装置３
に対して発し、外部記憶装置７内のプログラムを共有メ
モリ３１ヘロードする。このようにし゛て、第１のロー
ドプログラムが必要なプログラムをすべて共有メモリ３
１ヘロードし終ると、ＲＯＭ２１ａ 、’１２ａの第２
のロードプログラムは、共有メモリ３１内のプログラム
をテーブルから選択して各スレーブプロセッサ２１．２
２のローカルメモＩＪ ２ ｌ ｂ 、 ２２ ｂヘロ
ードする。すなわち、スレーブプロセッサ２１内のＲＯ
Ｍ２ｉａの第２のロードプログラムは、共有メモリ３１
上のプログラムをローカルメモ！７２１ ｂヘロードし
、スレーブプロセッサ２２内のＲＯＭ２２ ａの第２の
ロードプログラムは、共有メモリ３１上のプログラムを
ローカルメモリ２２ｂヘロードする。以上のようにシス
テム起動が行われる。
が投入され、マルチプロセッサシステムが初期設定され
ると、マスタプロセッサ１１におけるＲＯＭ１１ ａの
第１のロードプログラムが実行を始める。このとき、ス
レーブプロセッサ２１゜２２内のＲＯＭ２１ ａ 、２
２ａの第２のロードプログラムは、共有メモリ３１にプ
ログラムがロードされるのを待っている。そして、上記
第１のロードプログラムは入出力命令を周辺制御装置３
に対して発し、外部記憶装置７内のプログラムを共有メ
モリ３１ヘロードする。このようにし゛て、第１のロー
ドプログラムが必要なプログラムをすべて共有メモリ３
１ヘロードし終ると、ＲＯＭ２１ａ 、’１２ａの第２
のロードプログラムは、共有メモリ３１内のプログラム
をテーブルから選択して各スレーブプロセッサ２１．２
２のローカルメモＩＪ ２ ｌ ｂ 、 ２２ ｂヘロ
ードする。すなわち、スレーブプロセッサ２１内のＲＯ
Ｍ２ｉａの第２のロードプログラムは、共有メモリ３１
上のプログラムをローカルメモ！７２１ ｂヘロードし
、スレーブプロセッサ２２内のＲＯＭ２２ ａの第２の
ロードプログラムは、共有メモリ３１上のプログラムを
ローカルメモリ２２ｂヘロードする。以上のようにシス
テム起動が行われる。
マルチプロセッサシステムにおいては、各プロセッサで
一部同一のプログラムを実行することが多々ある。例え
ば基本的プログラム（オペレーティングシステム、デバ
イスハンドラなど）は同一のものとなることが多い。こ
のように、同一プログラムを各スレーブプロセッサ２１
．２２ヘロードする場合につき、下記にその具体例を示
す。
一部同一のプログラムを実行することが多々ある。例え
ば基本的プログラム（オペレーティングシステム、デバ
イスハンドラなど）は同一のものとなることが多い。こ
のように、同一プログラムを各スレーブプロセッサ２１
．２２ヘロードする場合につき、下記にその具体例を示
す。
第２図は上記共有メモリ３１の内容を示したものであり
、３１０はａ、ｔ）、ｃ、ｄからなるプログラム、３１
１はスレーブプロセッサ２１用チーフル、３１２はスレ
ーブプロセッサ２２用テーブルである。また、ａ、ｂ、
ｃ、ｄは各々−かたまりのプログラムを示す。
、３１０はａ、ｔ）、ｃ、ｄからなるプログラム、３１
１はスレーブプロセッサ２１用チーフル、３１２はスレ
ーブプロセッサ２２用テーブルである。また、ａ、ｂ、
ｃ、ｄは各々−かたまりのプログラムを示す。
次に動作につき説明する。
マスタプロセッサ１１内のＲＯＭ１１ａに配置された第
１のロードプログラムは、入出力命令を発し、外部記憶
装置Ｔ内のプログラムａ、ｂ、ｃ。
１のロードプログラムは、入出力命令を発し、外部記憶
装置Ｔ内のプログラムａ、ｂ、ｃ。
ｄを共有メモリ３１ヘロードする。次に、上記第１のロ
ードプログラムはスレーブプロセッサ２１゜２２へあら
かじめ決められたプログラムを割付ける。すなわち、テ
ーブル３１１へはスレーブプロセッサ２１のプログラム
としてａ、ｂ、ｃを、テーブル３１２へはスレーブプロ
セッサ２２のプログラムとしてａ、ｂ、ｄをそれぞれセ
ットする。
ードプログラムはスレーブプロセッサ２１゜２２へあら
かじめ決められたプログラムを割付ける。すなわち、テ
ーブル３１１へはスレーブプロセッサ２１のプログラム
としてａ、ｂ、ｃを、テーブル３１２へはスレーブプロ
セッサ２２のプログラムとしてａ、ｂ、ｄをそれぞれセ
ットする。
なお、テーブル３１１，３１２へは終端として最後にＯ
を置く。
を置く。
次に、各スレーブプロセッサ２１．２２はテーブルに従
い、自プロセッサ内へプログラムをロードする。すなわ
ち、スレーブプロセッサ２１内のＲＯＭ２１ａに配置さ
れた第２のロードプログラムは、チーフル３１１に従い
、共有メモリ３１よりプログラムａ、ｂ、ｃをローカル
メモリ２１ｂヘロードし、一方、スレーブプロセッサ２
２内のＲＯＭ２２ａに配置された第２のロードプログラ
ムは、テーブル３１２に従い、共有メモリ３１よりプロ
グラムａ、ｂ、ｄをローカルメモリ２２ｂヘロードする
。このようにして、同一のプログラムａ、ｂは各スレー
ブプロセッサ２１．２２ＫＯ−ドされ、システム起動が
行われる。
い、自プロセッサ内へプログラムをロードする。すなわ
ち、スレーブプロセッサ２１内のＲＯＭ２１ａに配置さ
れた第２のロードプログラムは、チーフル３１１に従い
、共有メモリ３１よりプログラムａ、ｂ、ｃをローカル
メモリ２１ｂヘロードし、一方、スレーブプロセッサ２
２内のＲＯＭ２２ａに配置された第２のロードプログラ
ムは、テーブル３１２に従い、共有メモリ３１よりプロ
グラムａ、ｂ、ｄをローカルメモリ２２ｂヘロードする
。このようにして、同一のプログラムａ、ｂは各スレー
ブプロセッサ２１．２２ＫＯ−ドされ、システム起動が
行われる。
なお、上記実施例ではマスタプロセッサ１１をシステム
起動専用としたが、マスタプロセッサ１１へも第２のロ
ードプログラムを配置してもよい。
起動専用としたが、マスタプロセッサ１１へも第２のロ
ードプログラムを配置してもよい。
以上のように、この発明によれば１つのマスタフロセッ
サには外部記憶装置から共有メモリへのプログラムロー
ドを行うロードプログラムを配置し、他のスレーブプロ
セッサには、上記共有メモリから自プロセッサ内のロー
カルメモリへ選択的にプログラムロードを行うロードプ
ログラムを配置するように構成したので、従来のように
プロセッサごとに周辺制御装置や外部記憶装置などを設
ける必要がなくなり、システム起動の構成を簡素かつ安
価にでき、同一プログラムを各プロセッサへロードする
場合のシステム起動が簡単になるものが得られる効果が
ある。
サには外部記憶装置から共有メモリへのプログラムロー
ドを行うロードプログラムを配置し、他のスレーブプロ
セッサには、上記共有メモリから自プロセッサ内のロー
カルメモリへ選択的にプログラムロードを行うロードプ
ログラムを配置するように構成したので、従来のように
プロセッサごとに周辺制御装置や外部記憶装置などを設
ける必要がなくなり、システム起動の構成を簡素かつ安
価にでき、同一プログラムを各プロセッサへロードする
場合のシステム起動が簡単になるものが得られる効果が
ある。
第１図はこの発明の一実施例によるシステム起動装置を
示すブロック接続図、第２図は第１図中の共有メモリの
内容を示すテーブル図、第３図は従来のシステム起動装
置を示すブロック接続図である。 ３は周辺制御装置、７は外部記憶装置、１１はマスタプ
ロセッサ、１１ａはリードオン、リメモリ、２１．２２
はスレーブプロセッサ、２１ａ、２２ａはリードオンリ
メモリ、２１ｂ、２２ｂはローカルメモリ、３１は共有
メモリ。 なお、図中、同一符号は同一 又は相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １）澤 博 昭（外２名） Ｌ−一一一一」
示すブロック接続図、第２図は第１図中の共有メモリの
内容を示すテーブル図、第３図は従来のシステム起動装
置を示すブロック接続図である。 ３は周辺制御装置、７は外部記憶装置、１１はマスタプ
ロセッサ、１１ａはリードオン、リメモリ、２１．２２
はスレーブプロセッサ、２１ａ、２２ａはリードオンリ
メモリ、２１ｂ、２２ｂはローカルメモリ、３１は共有
メモリ。 なお、図中、同一符号は同一 又は相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １）澤 博 昭（外２名） Ｌ−一一一一」
Claims (1)
- 第１のロードプログラムを格納したリードオンリメモリ
を有するマスタプロセッサと、上記第１のロードプログ
ラムの入出力命令に応答して、予めプログラムを格納し
た外部記憶装置を制御する周辺制御装置と、上記外部記
憶装置からの上記プログラムを格納する共有メモリと、
上記第１のロードプログラムにより上記共有メモリに格
納したプログラムを選択し、自己が有するローカルメモ
リへロードして実行する第２のロードプログラムを持つ
スレーブプロセッサとを備えたシステム起動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25724288A JPH02105962A (ja) | 1988-10-14 | 1988-10-14 | システム起動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25724288A JPH02105962A (ja) | 1988-10-14 | 1988-10-14 | システム起動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105962A true JPH02105962A (ja) | 1990-04-18 |
Family
ID=17303663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25724288A Pending JPH02105962A (ja) | 1988-10-14 | 1988-10-14 | システム起動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105962A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000235495A (ja) * | 1999-02-17 | 2000-08-29 | Nippon Telegr & Teleph Corp <Ntt> | ファイル作成及びファイルローディング装置 |
| JP2009175904A (ja) * | 2008-01-23 | 2009-08-06 | Alpine Electronics Inc | マルチプロセッサ処理システム |
| JP2010079541A (ja) * | 2008-09-25 | 2010-04-08 | Yokogawa Electric Corp | 半導体試験装置 |
| WO2010129212A1 (en) * | 2009-04-28 | 2010-11-11 | Bose Corporation | Anr circuit with external circuit cooperation |
| US8144890B2 (en) | 2009-04-28 | 2012-03-27 | Bose Corporation | ANR settings boot loading |
| US8280066B2 (en) | 2009-04-28 | 2012-10-02 | Bose Corporation | Binaural feedforward-based ANR |
-
1988
- 1988-10-14 JP JP25724288A patent/JPH02105962A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000235495A (ja) * | 1999-02-17 | 2000-08-29 | Nippon Telegr & Teleph Corp <Ntt> | ファイル作成及びファイルローディング装置 |
| JP2009175904A (ja) * | 2008-01-23 | 2009-08-06 | Alpine Electronics Inc | マルチプロセッサ処理システム |
| JP2010079541A (ja) * | 2008-09-25 | 2010-04-08 | Yokogawa Electric Corp | 半導体試験装置 |
| WO2010129212A1 (en) * | 2009-04-28 | 2010-11-11 | Bose Corporation | Anr circuit with external circuit cooperation |
| US8144890B2 (en) | 2009-04-28 | 2012-03-27 | Bose Corporation | ANR settings boot loading |
| US8280066B2 (en) | 2009-04-28 | 2012-10-02 | Bose Corporation | Binaural feedforward-based ANR |
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