JPH01314417A - Digital filter - Google Patents
Digital filterInfo
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- JPH01314417A JPH01314417A JP14643288A JP14643288A JPH01314417A JP H01314417 A JPH01314417 A JP H01314417A JP 14643288 A JP14643288 A JP 14643288A JP 14643288 A JP14643288 A JP 14643288A JP H01314417 A JPH01314417 A JP H01314417A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル画像処理や音声処理に用いる デ
ィジタルフィルタに関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a digital filter used in digital image processing and audio processing.
従来の技術
現在、画像処理や音声処理のディジタル化に伴いディジ
タルフィルタが良く用いられるようになってきている。2. Description of the Related Art Currently, digital filters have come into widespread use as image processing and audio processing have been digitized.
第３図にディジタルフィルタの例を示す。第３図のディ
ジタルフィルタは、（！、２゜３．４，５．Ｇ、７，８
．７．Ｇ、５．４，３，２．１）寡１７６４という係数
を持つ低域通過フィルタで、図の１はこのディジタルフ
ィルタの入力部分、２から１５は１クロツク遅延させる
遅延器、１６から２９は加算器、３０から３８は乗算器
、３９は出力部分を表している。FIG. 3 shows an example of a digital filter. The digital filter in Figure 3 is (!, 2° 3.4, 5.G, 7, 8
．． 7. G, 5.4, 3, 2.1) This is a low-pass filter with a coefficient of 1764. In the figure, 1 is the input part of this digital filter, 2 to 15 are delay units that delay one clock, and 16 to 29 are delay units. The adder, 30 to 38 are multipliers, and 39 is an output part.
この回路で・は、入力部分１及び・遅延器２．３．４．
５．６．７の出力が加算器１６．１７．１８．１９．２
０．２１．２２においてそれぞれ遅延器１５．１４．１
３．１２．１１．１０，９の出力と加算される。次に加
算器１６．１７． １８．１９．２０．２１．２２の出
力及び遅延回路８の出力は乗算器３０．３１．３２．３
３．３４．３５．３６．３７においてそれぞれ１倍、２
倍、３倍、４倍、５倍、６倍、７倍、８倍される。そし
て乗算器３０．３１．３２．３３．３４．３５．３６．
３７の出力は加算器２３．２４．２５．２６．２７．２
８．２９で順次加算されその総和が求められる。最後に
加算器２９の出力である総和は乗算器３８で１／６４倍
されて出力ｆｆ１ｓ分３９へ出力される。In this circuit, an input section 1 and a delay device 2.3.4.
5.6.7 output is adder 16.17.18.19.2
0.21.22 respectively delayer 15.14.1
3.12.11.It is added with the output of 10,9. Next, adders 16.17. The output of 18.19.20.21.22 and the output of delay circuit 8 are multiplier 30.31.32.3.
1x and 2 on 3.34.35.36.37 respectively
It is multiplied by 3 times, 4 times, 5 times, 6 times, 7 times, 8 times. and multipliers 30.31.32.33.34.35.36.
The output of 37 is added to adder 23.24.25.26.27.2
8.29, the numbers are sequentially added and the total sum is determined. Finally, the summation which is the output of the adder 29 is multiplied by 1/64 in the multiplier 38 and outputted to the output ff1s 39.
発明が解決しようとする課題
しかしながら第３図の回路では、１４個の加算器と９個
の乗算器を特徴とする特に２のべき乗で表せない乗算器
が４個もあるため回路規模が大きくなってしまう。また
このディジタルフィルタを計算機で実行する場合におい
ても、多くの乗算と加算が必要になるため多くの時間を
費やしてしまうことになる。Problems to be Solved by the Invention However, the circuit shown in Figure 3 is characterized by 14 adders and 9 multipliers, and in particular, the circuit scale is large because there are 4 multipliers that cannot be expressed as a power of 2. It ends up. Furthermore, even when this digital filter is executed by a computer, many multiplications and additions are required, resulting in a large amount of time being spent.
本発明はこのような課題を解決する装置を提供すること
を目的とするものである。An object of the present invention is to provide a device that solves these problems.
課題を解決するための手段
本発明は、入力信号をデインタルフィルタリングするデ
ィジタルフィルタ手段と、前記ディジタルフィルタ手段
の出力を積分する積分手段とを有することを特徴とする
ディジタルフィルタである。Means for Solving the Problems The present invention is a digital filter characterized by having digital filter means for digitally filtering an input signal, and integrating means for integrating the output of the digital filter means.
作用
本発明は」二記の構成の様にディジタルフィルタの後ろ
に積分手段を設けることにより、ディジタルフィルタの
乗算器及び加算器の数を小さくすることが可能になり、
装置化規模を小さくできる。Effect of the present invention: By providing an integrating means after the digital filter as in the configuration described in section 2, it is possible to reduce the number of multipliers and adders in the digital filter.
The scale of equipment can be reduced.
また同様に計算機によるディジタルフィルタの演算時間
を短縮することが可能になる。Similarly, it is possible to shorten the calculation time of the digital filter by a computer.
実施例
ます本発明の原理を従来例に用いたディジタルフィルタ
を利用して説明する。Embodiment The principle of the present invention will be explained using a conventional digital filter.
従来例のフィルタの係数は （１，２，３，４，５，ｅ
、７，８．７．Ｇ、５，４，３，２．１）＊Ｉ／６４
で表されるが、この係数で構成されるデインタルフィ
ルタの出力を１クロツクずらして差分をとる（微分する
）とフィルタの係数は （１，Ｌｌ、Ｉ、Ｉ、ｌ、ｌ、
ｌ、−１，−１，−１，−１，−］、−１、−１，−目
ＸＩ／Ｅｉ４ のようになる。The coefficients of the conventional filter are (1, 2, 3, 4, 5, e
, 7, 8.7. G, 5, 4, 3, 2.1) *I/64
However, if the output of the digital filter composed of these coefficients is shifted by one clock and the difference is taken (differentiated), the coefficients of the filter are (1, Ll, I, I, l, l,
l, -1, -1, -1, -1, -], -1, -1, -th XI/Ei4.
さらにこのディジタルフィルタの出力を微分するフィル
タの係数は、
（１１０１０，０，０，０，０，０，−２，０，０，０
，０，０，０，０，１）ＸＩ／［ｉ４となる。従って従
来例のディジタルフィルタはこの係数で得られるディジ
タルフィルタの出力を２回積分したものと等価である。Furthermore, the coefficient of the filter that differentiates the output of this digital filter is (11010,0,0,0,0,0,-2,0,0,0
,0,0,0,0,1)XI/[i4. Therefore, the conventional digital filter is equivalent to twice integrating the output of the digital filter obtained using this coefficient.
ここで第１図にこのディジタルフィルタの回路例を示す
。第１図のは４０の本発明の入力部分、４１．４２は８
クロツク分の遅延器、４３．４４はｌクロツタ分の遅延
器、４５．４６．４７．４８は加算器、４９．５０．５
１は乗算器、５２はこの回路の出力部分を表している。FIG. 1 shows a circuit example of this digital filter. In Figure 1, 40 is the input part of the present invention, 41.42 is 8
43.44 is a delay for 1 clock, 45.46.47.48 is an adder, 49.50.5
1 represents a multiplier, and 52 represents an output portion of this circuit.
第１図の回路では、まず入力部分４ｏの出力と遅延器４
２の出力が加算器４５で加算される。次に加算器４５の
出力と遅延器４１の出力は乗算器４９及び５０でそれぞ
れ１倍、−２倍される。そして乗算器４９及び５０の出
力は加算器４６で加算される。加算器４６の出力はａ延
器４３の出力と加算器４７で加算（積分）される。さら
に加算器４７の出力は遅延器４３に入力されるのと同時
に遅延器４４の出力と加算器４８で加算（積分）される
。また加算器４８の出力は遅延器４４に入力されるのと
同時に乗算に＋５１で１／６４倍されて出力部分５２に
出力される。In the circuit of FIG. 1, first, the output of the input section 4o and the delay device 4
The outputs of 2 are added by an adder 45. Next, the output of the adder 45 and the output of the delay device 41 are multiplied by 1 and -2 by multipliers 49 and 50, respectively. The outputs of multipliers 49 and 50 are then added together by adder 46. The output of the adder 46 is added (integrated) to the output of the a adder 43 and an adder 47. Further, the output of the adder 47 is input to the delay device 43 and simultaneously added (integrated) to the output of the delay device 44 by the adder 48. Further, the output of the adder 48 is input to the delay device 44 and simultaneously multiplied by 1/64 by +51 and output to the output section 52.
このように本発明では積分回路を用いることにより、加
算器の数を４個に、乗算器の数を３個の減少させている
。また２のべき乗でない乗算器の数が０であるため回路
規模は従来例に比較して大幅に小さくできる。As described above, in the present invention, by using an integrating circuit, the number of adders is reduced to four, and the number of multipliers is reduced to three. Furthermore, since the number of multipliers that are not powers of 2 is 0, the circuit scale can be significantly reduced compared to the conventional example.
次に本発明の第２の実施例について説明する。Next, a second embodiment of the present invention will be described.
第１の実施例では元のディジタルフィルタの係数が２次
微分によって簡単になるものであったため、上記のよう
にして大幅な簡単化が可能になった。In the first embodiment, the coefficients of the original digital filter were simplified by second-order differentiation, so the above-mentioned method enabled significant simplification.
これに対し、第２の実施例は単純に微分しても簡単化が
できない係数のディジタルフィルタに対するものである
。In contrast, the second embodiment is for a digital filter whose coefficients cannot be simplified by simple differentiation.
一般にはとんとのディジタルフィルタの係数ハ微分によ
って簡ｊｌｉ化されるディジタルフィルタの線形和で近
似される（但し各ディジタルフィルタに対する微分回数
は異なる）。これは例えばテーラ−展開を用いることに
よって求められる。この性質を用いた実施例のブロック
図を第２図に示す。Generally, the coefficients of a digital filter are approximated by a linear sum of digital filters that is simplified by differentiation (however, the number of differentiations for each digital filter is different). This can be obtained, for example, by using Taylor expansion. A block diagram of an embodiment using this property is shown in FIG.
第２図の５３はこの回路の入力部分、５４．５５．５６
はディジタルフィルタ、５７．５８．５９は積分回路、
６０は加算器、６１はこの回路の出力部分を表す。入力
部分５３から入力された信号は、複数のディジタルフィ
ルタ５４から５６でフィルタリングされる。ディジタル
フィルタ５４から５６の出力は積分回路５７から５９へ
入力され、それぞれ異なる回数積分される（０次積分も
含む）。そして積分回路５７から５９の出力は加算器６
０で加算されて出力部分６１へ出力される。53 in Figure 2 is the input part of this circuit, 54.55.56
is a digital filter, 57.58.59 is an integration circuit,
60 represents an adder, and 61 represents an output portion of this circuit. The signal input from the input section 53 is filtered by a plurality of digital filters 54-56. The outputs of the digital filters 54 to 56 are input to integration circuits 57 to 59, and are integrated a different number of times (including zero-order integration). The outputs of the integrating circuits 57 to 59 are then sent to the adder 6.
It is added with 0 and output to the output section 61.
このようにフィルタを積分回数の異なる複数のディジタ
ルフィルタに分割することによって様々な係数のディジ
タルフィルタに本発明を適応できるようになる。By dividing the filter into a plurality of digital filters with different integration times in this way, the present invention can be applied to digital filters with various coefficients.
以上本発明を２つの実施例を用いて説明してきたが、こ
のアリゴリズムを計算機によるディジタルフィルタの演
算に用いることによって計算時間を大幅に減少させるこ
とも可能である。Although the present invention has been described above using two embodiments, it is also possible to significantly reduce the calculation time by using this algorithm in the calculation of a digital filter by a computer.
発明の効果
本発明は、」１記のようにディジタルフィルタを微分さ
れてｒＩＴｉ単化されたディジタルフィルタと積分器に
分向［することにより、乗算器や加算器の数を大幅に減
少させることができる。これによってディジタルフィル
タの回路規模を大幅に小さくすることが可能になる。ま
た本発明のアリゴリズムを用いることによって計算機に
よるディジタルフィルタの演算時間を大幅に減少させる
ことも可能になる。Effects of the Invention The present invention significantly reduces the number of multipliers and adders by dividing the digital filter into a digital filter and an integrator that are differentiated and unified as rITi as described in 1. I can do it. This makes it possible to significantly reduce the circuit scale of the digital filter. Furthermore, by using the algorithm of the present invention, it is also possible to significantly reduce the calculation time of the digital filter by a computer.
第１図は本発明の実施例のディジタルフィルタの回路図
、第２図は同ディジタルフィルタのブロック図、第３図
は従来例のディジタルフィルタの回路図である。
４１・・遅延器、４５・・加算器、４９・・乗算器。
代理人の氏名 弁理士 中尾敏男 はか１名第１図
第２図
区 にFIG. 1 is a circuit diagram of a digital filter according to an embodiment of the present invention, FIG. 2 is a block diagram of the same digital filter, and FIG. 3 is a circuit diagram of a conventional digital filter. 41...delay device, 45...adder, 49...multiplier. Name of agent: Patent attorney Toshio Nakao, 1 person, Figure 1, Figure 2
Claims (4)
タルフィルタ手段と、前記ディジタルフィルタ手段の出
力を積分する積分手段とを有することを特徴とするディ
ジタルフィルタ。(1) A digital filter comprising: digital filter means for digitally filtering an input signal; and integrating means for integrating the output of the digital filter means.
加算器によって構成されることを特徴とする請求項１記
載のディジタルフィルタ。(2) The digital filter means includes a delay device and a multiplier,
2. The digital filter according to claim 1, comprising an adder.
ことを特徴とする請求項１記載のディジタルフィルタ。(3) The digital filter according to claim 1, wherein the integrating means includes a delay device and an adder.
ィジタルフィルタリングするディジタルフィルタ手段と
、前記ディジタルフィルタ手段の複数のディジタルフィ
ルタの出力を積分する複数の積分手段と、前記複数の積
分手段の出力を加算する加算手段を有することを特徴と
するディジタルフィルタ。(4) Digital filter means for digitally filtering the input signal using a plurality of digital filters, a plurality of integration means for integrating the outputs of the plurality of digital filters of the digital filter means, and adding the outputs of the plurality of integration means. What is claimed is: 1. A digital filter characterized in that it has an adding means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14643288A JPH01314417A (en) | 1988-06-14 | 1988-06-14 | Digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14643288A JPH01314417A (en) | 1988-06-14 | 1988-06-14 | Digital filter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314417A true JPH01314417A (en) | 1989-12-19 |
Family
ID=15407536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14643288A Pending JPH01314417A (en) | 1988-06-14 | 1988-06-14 | Digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01314417A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993026093A1 (en) * | 1992-06-17 | 1993-12-23 | Advantest Corporation | Waveform a/d converter and d/a converter |
| KR100585644B1 (en) * | 1999-12-01 | 2006-06-02 | 엘지전자 주식회사 | Low power finite impulse response filter |
-
1988
- 1988-06-14 JP JP14643288A patent/JPH01314417A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993026093A1 (en) * | 1992-06-17 | 1993-12-23 | Advantest Corporation | Waveform a/d converter and d/a converter |
| US5537113A (en) * | 1992-06-17 | 1996-07-16 | Advantest Corp. | A/D or D/A conversion using distribution of differential waveforms to interleaved converters |
| KR100585644B1 (en) * | 1999-12-01 | 2006-06-02 | 엘지전자 주식회사 | Low power finite impulse response filter |
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