JPH01268313A - Output circuit - Google Patents
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Abstract
Description
［産業上の利用分野］
本発明は、相補型ＭＯＳ Ｆ ＥＴから成るところの高
駆動能力を持つ出力回路である。
［発明の概要１
本発明は、相補型ＭＯＳ Ｆ ＥＴから成る高駆動出力
回路において、出力回路を構成する相補型ＭＯＳインパ
ークを並列に接続し、並列に接続されたＭＯＳＦＥＴが
、順々に“オン”する為、出力信号に発生する波形のオ
ーバシュート、アンダシュートが小さくかつ輻射ノイズ
の小さい出力回路を供給するものである。
〔従来の技術］
従来の出力回路は第４図に示される様に、（４１）の最
終段の相補型ＭＯＳインバータと、最終段インバータの
ゲートを駆動する為の相補型ＭＯＳインバータからなる
プリバッファ（４２）から構成されている。（４１）の
最終段のインバータ出力は、（４３）の出力端子を通っ
て高負荷を持つところの外部回路に接続されている。−
般に高駆動能力を要求する出力回路においては、（４１
）のインパークの（４４）のＰ型ＭＯＳＦＥＴと（４５
）のＮ型ＭＯＳＦＥＴの駆動能力は比較的大きくなって
いる。又、（４２）のプリバッファの（４６）と（４７
）のＭＯＳＦＥＴの駆動能力は、（４４）と（４５）に
比較して小さくなっている。
［発明が解決しようとする課題］
しかし、出力回路の高駆動能力を高めると、第５図に示
す様に、出力信号の波形変化（トランジェント・エツジ
）が鋭くなり、大きなオーバシュート（５１）とアンダ
ーシュート（５２）を発生する。又同時に、出力信号か
ら電磁波輻射ノイズの高調波が発生する。このオーバシ
ュート・アンダーシュートは、出力回路の次段に接続さ
れるＩＣを破壊する問題が有り、電磁波輻射ノイズは、
テレビ等の電波障害を引き起こす問題が有る。これらの
問題は、出力信号の波形変化が鋭いほど大きく、波形変
化がなだらかなほど小さい。
本発明は、この様な問題を解決するもので、その目的と
するところは、高駆動能力の出力を保ちながら、出力波
形に大きなオーバシュート、アンダシュートを発生せず
、かつ、電磁波輻射ノイズの小さい出力回路を提供する
ものである。[Industrial Application Field] The present invention is an output circuit having a high driving ability and consisting of complementary MOS FETs. [Summary of the Invention 1 The present invention provides a high drive output circuit composed of complementary MOS FETs, in which complementary MOS imparks constituting the output circuit are connected in parallel, and the MOSFETs connected in parallel are This provides an output circuit with small waveform overshoots and undershoots generated in the output signal and low radiation noise. [Prior Art] As shown in FIG. 4, a conventional output circuit includes a pre-buffer consisting of a final-stage complementary MOS inverter (41) and a complementary MOS inverter for driving the gate of the final-stage inverter. (42). The final stage inverter output of (41) is connected to an external circuit having a high load through the output terminal of (43). −
In output circuits that generally require high driving ability, (41
) impark P-type MOSFET (44) and (45
) has a relatively large driving capacity. Also, (46) and (47) of the prebuffer of (42)
) is smaller than those in (44) and (45). [Problems to be Solved by the Invention] However, as shown in Figure 5, when the high drive capability of the output circuit is increased, the waveform change (transient edge) of the output signal becomes sharper, resulting in a large overshoot (51). Undershoot (52) occurs. At the same time, harmonics of electromagnetic radiation noise are generated from the output signal. This overshoot/undershoot has the problem of destroying the IC connected to the next stage of the output circuit, and electromagnetic radiation noise
There is a problem that it causes interference with TVs, etc. These problems are more serious when the waveform change of the output signal is sharper, and smaller when the waveform change is gentler. The present invention is intended to solve these problems.The purpose of the present invention is to maintain an output with high driving capacity, to prevent large overshoots and undershoots from occurring in the output waveform, and to reduce electromagnetic radiation noise. It provides a small output circuit.
本発明の出力回路は、
（１）Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴから構成さ
れる相補型ＭＯＳインバータにおいて、複数個の前記イ
ンバータのＰ型ＭＯ３ＦＥＴのソース側と、Ｎ型ＭＯＳ
ＦＥＴのソース側と、前記インバータのドレイン側が、
それぞれ並列に接続され、前記並列に接続された相補型
ＭＯＳインバータのゲートは、相補型ＭＯＳインバータ
から構成されるプリバッファのドレインと抵抗を介して
接続し、前記並列に接続された相補型ＭＯＳインバータ
の内の第２の相補型ＭＯＳインバータのゲートは、第１
の相補型ＭＯＳインバータのゲートと抵抗を介して接続
する。以後、同様に、並列に接続された複数個の相補型
ＭＯＳインバータのゲートは、１つ前の相補型ＭＯＳイ
ンバータのゲートと抵抗を介して接続している事を特徴
とする。
更に、前記並列に接続されたＰ型ＭＯＳＦＥＴのソース
側に直列に単一のＰ型ＭＯＳＦＥＴのドレインが接続さ
れ、前記単一のＰ型ＭＯＳＦＥＴのゲートは、前記請求
項（１）記載のプリバッファのドレインに接続され、か
つ前記並列に接続されたＮ型ＭＯＳＦＥＴのソース側に
直列・に単一のＮ型ＭＯＳＦＥＴのドレインが接続され
、前記単一のＮ型ＭＯＳＦＥＴのゲートは、前記プリバ
ッファのドレインに接続している事を特徴とする。
［作 用］
本発明の上述の構成によれば、並列に接続された相補型
ＭＯＳインバータの各々の駆動能力は。
小又は中であるが、並列接続されている為、総合すると
大となり、高駆動能力を持っている。この様に並列に接
続されているとプリバッファの出力信号により、並列接
続されたＭＯＳインバータが、順々に“オン”し、それ
にともない駆動能力も高くなる。この為トランジェント
・エツジのゆるやかな出力信号波形が得られる。
〔実 施 例］
以下に本発明の実施例を図面にもとづいて説明する。第
１図は、本発明における出力回路の構成図である。第２
図は本発明における出力回路（第１図）の各部分におけ
る信号波形ならびにタイミング図である。第１図の（１
）は、３個の相補型ＭＯＳインバータが、ソース側とド
レイン側が並列に接続されて、最終段の高駆動能力を得
るところの相補型ＭＯＳインバータを構成している例で
ある。この例においては、３個並列であるが、−船釣に
は並列個数が多いほど高駆動能力を持つ為、得ようとす
る駆動能力に見合う個数を選択している。（２）は、最
終段の相補型ＭＯＳインパークを駆動する為のプリバッ
ファである。
（１）の並列に接続された相補型ＭＯＳインバータの内
の（６）の第１の相補型ＭＯＳインバータのゲートは、
プリバッファのドレインと抵抗（３）を介して接続して
いる。第２の相補型ＭＯＳインバータのゲートは、（４
）の抵抗を介して、第１の相補型ＭＯＳインパークのゲ
ートと接続し、第３の相補型ＭＯＳインバータのゲート
は、（５）の抵抗を介して第２相補型ＭＯＳインバータ
のゲートと接続している。第１図の回路動作を、第２図
の信号波形とタイミング図にもとづきながら説明する。
初期状態において、プリバッファのデータ信号φ１が“
Ｌ゛の場合、プリバッファの出力信号φ２“Ｈ”であり
、（２）の並列に接続された最終段出力インバータの各
ゲート信号φ３、φ４、ψ、は、“Ｈ”である、この為
第１、第２、第３の相補型ＭＯＳＦＥＴのＰ型ＭＯＳＦ
ＥＴは“オフ“で、Ｎ型ＭＯＳＦＥＴが、“オン”して
おり、最終段出力インバータの出力信号φ６は“Ｌ“で
ある、この状態がらφ−の信号が“Ｌ−Ｈ“へ変化する
と、プリバッファの出力は“Ｈ−Ｌ“へ鋭く変化するが
、（２）の並列に接続され相補型ＭＯＳインバータの第
１の相補型ＭＯＳインバータのゲートは抵抗（３）を介
して信号が伝帳する為、φ、の信号波形はなだらかに立
ち下る。この様な信号波形ψ、が入ると第１の相補型Ｍ
ＯＳインバータにおいて、Ｐ型ＭＯ３ＦＥＴはゆるやか
に“オン”する、さらに第１の相補型ＭＯＳインバータ
のゲートは、抵抗（４）を介して第２の相補型ＭＯＳイ
ンバータのゲートに接続している為、第２の相補型ＭＯ
Ｓインバータのゲート信号φ４は、φ３よりさらに遅れ
てなだらかに立ち下る。この為第２の相補型ＭＯＳイン
バータのＰ型ＭＯＳＦＥＴは第１のＰ型ＭＯＳＦＥＴよ
り遅れて“オン“する、又第２の相補型ＭＯＳインバー
タのゲートと、第３の相補型ＭＯＳインバータのゲート
は、抵抗（５）を介して接続されている為、ゲート信号
φ、は、φ４より遅れて立ち下り、第３の相補型ＭＯＳ
インバータのＰ型ＭＯ３ＦＥＴは、第２のＰ型ＭＯＳＦ
ＥＴより遅れて“オン”する０以上の様に並列に接続さ
れた相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴが、順
々に“オン“するため、駆動能力も順々に加算され、最
終段出力インバータの出力信号φ６は、”Ｌ−Ｈ”へな
だらかに立ち上る１次にプリバッファのデータ信号が５
“Ｈ−Ｌ“へ変化する場合、並列に接続された相補型
ＭＯＳインバータにおいて、第１、第２、第３のゲート
は。
順々に、“Ｌ−Ｈ“へ立ち上がる為、第１、第２、第３
のＮ型Ｍ ＯＳ Ｆ Ｅ Ｔが順々に“オン″する。よ
って最終段出力インバータの出力信号φ６は、“Ｈ−Ｌ
”へなだらかに立ち下る。第３図は、本発明の第１に対
して、慣通電流を小さ（した実施例である。並列に接続
された相補型ＭＯＳインバータにおいて、Ｐ型ＭＯＳＦ
ＥＴのソース側に直列に（３１）の単一のＰ型ＭＯＳＦ
ＥＴが接続し、並列に接続された相補型ＭＯＳＦＥＴの
Ｎ型ＭＯＳＦＥＴのソース側に直列に（３２）の単一の
Ｎ型ＭＯＳＦＥＴが接続している。初期状態においてプ
リバッファ（３４）のデータ信号φ、６が”Ｌ”とする
と、プリバッファの出力φｓ７は“Ｈ″である。この為
φ口、φ１９、φ４ｏは、“Ｈ”であり出力信号φ４１
は、“Ｌ“である、この時、最終段出力インバータ（３
５）のＮ型ＭＯＳＦＥＴ側は、“オン”しておりＰ型Ｍ
ＯＳＦＥＴ側は”オフ“している、ここで、プリバッフ
ァのデータ信号φ、６が“Ｌ−Ｈ“に変化すると、プリ
バッファの出力信号φ、フは、“Ｈ−Ｌ”へ鋭（変化す
る。ここで、単一のＰ型ＭＯＳＦＥＴのゲートと単一の
Ｎ型ＭＯＳＦＥＴのゲートは、プリバッファのドレイン
に直接接続されている為、抵抗を介して接続している第
１の相補型ＭＯＳインバータより早く“オン“、又は“
オフ”する、すなわち、出力信号φ３．が“Ｈ−Ｌ”°
へ鋭く変化すると、単一のＰ型ＭＯＳＦＥＴ （３１）
が早く“オン”して、それと同様に、単一のＮ型ＭＯＳ
ＦＥＴ （３２）が、早く“オフ”する、この為並列に
接続された相補型ＭＯＳインパークのＰ型ＭＯＳＦＥＴ
の“オン“がゆるやかで、Ｎ型ＭＯ３ＦＥＴの“オフ”
がゆるやかであっても、慣通電流は小さく、出力信号φ
４１がなだらかに“Ｌ→Ｈ”へ立ち上がる６次にデータ
信号φ３．が“Ｈ→Ｌ”の場合は、信号φ３７は鋭く“
Ｌ−ＩＨ”へ立ち上がり、それにともない、単一のＰ型
ＭＯＳＦＥＴ（３１）は、すばやく“オフ“し、単一の
Ｎ型ＭＯＳＦＥＴ （３２）は、すばやく“オン”する
、この為前述と同様に慣通電流が小さ（かつなだらかな
出力信号が得られる。
〔発明の効果１
以上述べた様に１本発明による出力回路は、高駆動出力
ドライブ能力を持つにもかかわらず、出力信号にオーバ
シュート・アンダーシェードを発生せず、出力信号の立
ち上り、立ち下りがなだらかな為、電磁波輻射ノイズを
発生せず、しかも。
慣通電流が小さい為、消費電流が少なく、電源ノイズの
発生しにくい安定した出力回路が得られる。The output circuit of the present invention has the following features: (1) In a complementary MOS inverter composed of a P-type MOSFET and an N-type MOSFET, the source side of the P-type MO3FET of the plurality of inverters and the N-type MOS
The source side of the FET and the drain side of the inverter are
The gates of the parallel-connected complementary MOS inverters are connected via a resistor to the drains of a pre-buffer constituted by complementary MOS inverters, and the parallel-connected complementary MOS inverters are connected in parallel to each other. The gate of the second complementary MOS inverter of the
It is connected to the gate of the complementary MOS inverter via a resistor. Thereafter, similarly, the gates of the plurality of complementary MOS inverters connected in parallel are characterized in that they are connected to the gate of the previous complementary MOS inverter via a resistor. Furthermore, the drain of a single P-type MOSFET is connected in series to the source side of the P-type MOSFETs connected in parallel, and the gate of the single P-type MOSFET is connected to the pre-buffer according to claim (1). The drain of a single N-type MOSFET is connected in series to the source side of the N-type MOSFET connected in parallel, and the gate of the single N-type MOSFET is connected to the drain of the pre-buffer. It is characterized by being connected to the drain. [Function] According to the above-described configuration of the present invention, the driving capacity of each of the complementary MOS inverters connected in parallel is as follows. Although they are small or medium in size, since they are connected in parallel, they become large in total and have high driving capacity. When the MOS inverters are connected in parallel in this way, the output signals of the pre-buffers turn on the MOS inverters connected in parallel one after another, and the driving capability increases accordingly. Therefore, an output signal waveform with gentle transient edges can be obtained. [Example] Examples of the present invention will be described below based on the drawings. FIG. 1 is a configuration diagram of an output circuit according to the present invention. Second
The figure shows signal waveforms and timing diagrams at various parts of the output circuit (FIG. 1) according to the present invention. (1 in Figure 1)
) is an example in which three complementary MOS inverters are connected in parallel on the source side and the drain side to form a complementary MOS inverter that obtains a high driving capability at the final stage. In this example, 3 pieces are arranged in parallel, but since the larger the number of pieces in parallel for boat fishing, the higher the driving capacity, the number is selected to match the desired driving capacity. (2) is a pre-buffer for driving the complementary MOS impark in the final stage. The gate of the first complementary MOS inverter (6) of the complementary MOS inverters (1) connected in parallel is
It is connected to the drain of the pre-buffer via a resistor (3). The gate of the second complementary MOS inverter is (4
) is connected to the gate of the first complementary MOS impark, and the gate of the third complementary MOS inverter is connected to the gate of the second complementary MOS inverter via the resistor (5). are doing. The circuit operation of FIG. 1 will be explained based on the signal waveforms and timing diagram of FIG. 2. In the initial state, the pre-buffer data signal φ1 is “
In the case of L, the output signal φ2 of the pre-buffer is “H”, and each gate signal φ3, φ4, ψ of the final stage output inverter connected in parallel in (2) is “H”. P-type MOSF of the first, second, and third complementary MOSFETs
ET is "off", the N-type MOSFET is "on", and the output signal φ6 of the final stage output inverter is "L". When the φ- signal changes to "L-H" from this state, , the output of the pre-buffer sharply changes from "H to L", but the signal is transmitted through the resistor (3) to the gate of the first complementary MOS inverter of the complementary MOS inverters (2) connected in parallel. Therefore, the signal waveform of φ falls gently. When such a signal waveform ψ enters, the first complementary type M
In the OS inverter, the P-type MO3FET turns on slowly, and since the gate of the first complementary MOS inverter is connected to the gate of the second complementary MOS inverter via the resistor (4), Second complementary MO
The gate signal φ4 of the S inverter falls gently later than φ3. For this reason, the P-type MOSFET of the second complementary MOS inverter is turned on later than the first P-type MOSFET, and the gates of the second complementary MOS inverter and the third complementary MOS inverter are , are connected through the resistor (5), so the gate signal φ falls later than φ4, and the third complementary MOS
The P-type MO3FET of the inverter is the second P-type MOSFET.
Since the P-type MOSFETs of the complementary MOS inverters connected in parallel such as 0 or more, which turn on later than the ET, turn on one after another, the driving capacities are added one after another, and the final stage output inverter The output signal φ6 is the primary pre-buffer data signal that rises gently to "L-H".
When changing from "HL" to "HL", the first, second, and third gates of complementary MOS inverters connected in parallel. In order to rise to "L-H" in order, the 1st, 2nd, 3rd
The N-type MOS FETs are "turned on" one after another. Therefore, the output signal φ6 of the final stage output inverter is “H-L”.
Figure 3 shows an embodiment in which the current is reduced compared to the first aspect of the present invention. In complementary MOS inverters connected in parallel, P-type MOSF
(31) single P-type MOSF in series on the source side of the ET.
ET is connected, and a single N-type MOSFET (32) is connected in series to the source side of the N-type MOSFET of the complementary MOSFETs connected in parallel. In the initial state, when the data signal φ,6 of the pre-buffer (34) is “L”, the output φs7 of the pre-buffer (34) is “H”. Therefore, the φ port, φ19, and φ4o are “H”, and the output signal φ41
is “L”. At this time, the final stage output inverter (3
5) N-type MOSFET side is “on” and P-type M
The OSFET side is "off", and when the pre-buffer data signal φ, 6 changes to "L-H", the pre-buffer output signal φ, 6 sharply changes to "H-L". Here, since the gate of a single P-type MOSFET and the gate of a single N-type MOSFET are directly connected to the drain of the pre-buffer, the first complementary MOS connected through a resistor “ON” earlier than the inverter or “
OFF”, that is, the output signal φ3. is “H-L”°
A sharp change to a single P-type MOSFET (31)
“turns on” quickly, and similarly, a single N-type MOS
FET (32) turns off quickly, so P-type MOSFET with complementary MOS impark connected in parallel.
The “on” of the N-type MO3FET is gradual, and the “off” of the N-type MO3FET is
Even if the
The sixth data signal φ3.41 rises smoothly from "L to H". When “H→L”, signal φ37 sharply changes “
Accordingly, the single P-type MOSFET (31) quickly turns off, and the single N-type MOSFET (32) quickly turns on. The running current is small (and a smooth output signal can be obtained. Effect 1 of the Invention As stated above, the output circuit according to the present invention has a high output drive capability, but it does not cause overshoot in the output signal.・No undershading occurs, and the rise and fall of the output signal are gentle, so it does not generate electromagnetic radiation noise. Moreover, the common current is small, so the current consumption is low, and the power supply noise is less likely to occur. An output circuit is obtained.
第１図は、本発明による出力回路図。
第２図は、本発明による出力回路の動作を表わす信号波
形とタイミング図。
第３図は、本発明において、慣通電流を小さくした出力
回路図。
第４図は、従来の出力回路図。
第５図は、従来の出力回路による出力波形とタイミング
図。
（１） ・・・最終段出力インバータ（２）・・・プ
リバッファ
（３）・・・抵抗
（４）・・・抵抗
（５）・・・抵抗
（６）・・・並列に接続された相補型ＭＯＳインバータ
の内の第１の相補型
ＭＯＳインバータ
φ、・・・・プリバッファへ入るデータ信号φ、・・・
・プリバッファの出力信号
φ、・・・・並列に接続された相補型ＭＯＳインバータ
の内の第１の相補型ＭＯ
Ｓインバータのゲート信号
φ４・・・・第２の相補型ＭＯＳインバータのゲート信
号
φ、・・・・第３の相補型ＭＯＳインバータのゲート信
号
φ６・・・・最終段出力インバータの出力信号（３１）
・・単一Ｐ型ＭＯＳ Ｆ ＥＴ（３２）・・単一Ｎ型Ｍ
Ｏ３ＦＥＴ
以上
菖 ２ｒＥ１−″１
６７一FIG. 1 is an output circuit diagram according to the present invention. FIG. 2 is a signal waveform and timing diagram showing the operation of the output circuit according to the present invention. FIG. 3 is an output circuit diagram in which the common current is reduced in the present invention. FIG. 4 is a conventional output circuit diagram. FIG. 5 is an output waveform and timing diagram of a conventional output circuit. (1)...Final stage output inverter (2)...Pre-buffer (3)...Resistor (4)...Resistor (5)...Resistor (6)...Connected in parallel The first complementary MOS inverter φ out of the complementary MOS inverters...Data signal φ entering the pre-buffer,...
・Pre-buffer output signal φ, gate signal of the first complementary MOS inverter among the complementary MOS inverters connected in parallel φ4, gate signal of the second complementary MOS inverter φ,... Gate signal of the third complementary MOS inverter φ6... Output signal of the final stage output inverter (31)
・・Single P type MOS FET (32) ・・Single N type M
O3FET 2rE1-″1 671
Claims (2)
れる相補型ＭＯＳインバータにおいて、複数個の前記イ
ンバータのＰ型ＭＯＳＦＥＴのソース側と、Ｎ型ＭＯＳ
ＦＥＴのソース側と、複数個の前記インバータのドレイ
ン側が、それぞれが並列に接続され、前記並列に接続さ
れた相補型ＭＯＳインバータの内の第１の相補型ＭＯＳ
インバータのゲートは、相補型ＭＯＳインバータから構
成されるプリバッファのドレインと抵抗を介して接続し
、前記並列に接続された相補型ＭＯＳインバータの内の
第２の相補型ＭＯＳインバータのゲートは、第１の相補
型ＭＯＳインバータのゲートと抵抗を介して接続する、
以後、同様に、並列に接続された複数個の相補型ＭＯＳ
インバータのゲートは、１つ前の相補型ＭＯＳインバー
タのゲートと抵抗を介して接続している事を特徴とする
出力回路。(1) In a complementary MOS inverter composed of a P-type MOSFET and an N-type MOSFET, the source side of the P-type MOSFET of the plurality of inverters and the N-type MOS
The source side of the FET and the drain side of the plurality of inverters are each connected in parallel, and a first complementary MOS among the complementary MOS inverters connected in parallel;
The gate of the inverter is connected to the drain of a pre-buffer constituted by complementary MOS inverters via a resistor, and the gate of the second complementary MOS inverter of the complementary MOS inverters connected in parallel is connected to the drain of a pre-buffer constituted by complementary MOS inverters. Connected to the gate of complementary MOS inverter No. 1 via a resistor,
Thereafter, similarly, multiple complementary MOSs connected in parallel
An output circuit characterized in that the gate of the inverter is connected to the gate of the previous complementary MOS inverter via a resistor.
側に直列に単一のＰ型ＭＯＳＦＥＴのドレインが接続さ
れ、前記単一のＰ型ＭＯＳＦＥＴのゲートは、前記請求
項（１）記載のプリバッフアのドレインに接続され、か
つ前記並列に接続されたＮ型ＭＯＳＦＥＴのソース側に
直列に単一のＮ型ＭＯＳＦＥＴのドレインが接続され、
前記単一のＮ型ＭＯＳＦＥＴのゲートは、前記プリバッ
ファのドレインに接続している事を特徴とする請求項１
記載の出力回路。(2) The drain of a single P-type MOSFET is connected in series to the source side of the P-type MOSFETs connected in parallel, and the gate of the single P-type MOSFET is connected to the prebuffer according to claim (1). and the drain of a single N-type MOSFET is connected in series to the source side of the N-type MOSFET connected in parallel,
1. The gate of the single N-type MOSFET is connected to the drain of the pre-buffer.
Output circuit as described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097631A JPH01268313A (en) | 1988-04-20 | 1988-04-20 | Output circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097631A JPH01268313A (en) | 1988-04-20 | 1988-04-20 | Output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268313A true JPH01268313A (en) | 1989-10-26 |
Family
ID=14197511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097631A Pending JPH01268313A (en) | 1988-04-20 | 1988-04-20 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268313A (en) |
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