JPH01255042A - 優先制御回路 - Google Patents
優先制御回路Info
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- JPH01255042A JPH01255042A JP8125188A JP8125188A JPH01255042A JP H01255042 A JPH01255042 A JP H01255042A JP 8125188 A JP8125188 A JP 8125188A JP 8125188 A JP8125188 A JP 8125188A JP H01255042 A JPH01255042 A JP H01255042A
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- 230000004044 response Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
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- 238000012913 prioritisation Methods 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、優先制御回路に係り、特に、処理要求の受付
けが・均等になるような優先制御回路に関する。
けが・均等になるような優先制御回路に関する。
[従来の技術]
従来の優先制御回路の一つか、例えば、特開昭55−6
6016号公報に記載されている。すなわち、この公報
には、クロック゛を用いず、要求信号の入力により素子
の遅延て許可信号を出力する高速化した回路からなる信
号優先順位決定回路か開示されている。
6016号公報に記載されている。すなわち、この公報
には、クロック゛を用いず、要求信号の入力により素子
の遅延て許可信号を出力する高速化した回路からなる信
号優先順位決定回路か開示されている。
しかし、この従来の優先順位決定回路は、いつも固定し
た優先順位に従ってリクエストに応答するようになって
いる。そのため、この従来の優先順位決定回路ては、優
先順位の高いリフニス1〜か頻発すると、低い優先順位
のリクエストに対して応答てきなくなる欠点かある。
た優先順位に従ってリクエストに応答するようになって
いる。そのため、この従来の優先順位決定回路ては、優
先順位の高いリフニス1〜か頻発すると、低い優先順位
のリクエストに対して応答てきなくなる欠点かある。
これに対し、優先順位を変更てきる回路が提案されてい
る。
る。
特開昭58−72230号公報に、その一つか開示され
ている。すなわち、同公報には、複数の装置か1個の装
置を共有して使用するシステムにおいで、その使用要求
を制御するためのプライオリティ・エンコータを用いた
集中形優先選択回路の優先順序を一定周期てサイクリッ
クに変化させることにより、優先順序の高い特定の使用
要求のみ受付けられることを防止し、各要求が平等に受
付処理されるように制御することを特徴とする集中形優
先選択回路のサイクリックの優先制御方式か開示されて
いる。
ている。すなわち、同公報には、複数の装置か1個の装
置を共有して使用するシステムにおいで、その使用要求
を制御するためのプライオリティ・エンコータを用いた
集中形優先選択回路の優先順序を一定周期てサイクリッ
クに変化させることにより、優先順序の高い特定の使用
要求のみ受付けられることを防止し、各要求が平等に受
付処理されるように制御することを特徴とする集中形優
先選択回路のサイクリックの優先制御方式か開示されて
いる。
また、特開昭57−71032号公報には、直前に応答
したリクエスト入力の情報を優先順位決定回路である読
出し専用メモリに与え、該読出し専用メモリは直前に応
答したリクエスト入力の次の優先順位を有する入力を最
優先に選択するように記憶させられ、かつ、リクエスト
かなくなったときは予め定めた優先順位に従って優先制
御情報を出力するように構成されたことを特徴とする優
先制御回路か開示されている。
したリクエスト入力の情報を優先順位決定回路である読
出し専用メモリに与え、該読出し専用メモリは直前に応
答したリクエスト入力の次の優先順位を有する入力を最
優先に選択するように記憶させられ、かつ、リクエスト
かなくなったときは予め定めた優先順位に従って優先制
御情報を出力するように構成されたことを特徴とする優
先制御回路か開示されている。
[発明か解決しようとする課題]
しかし、上記従来の技術には次のような欠点かある。
特開昭58−72230号公報に開示されている優先制
御方式は、各リクエストの発生周期と、優先順位の変更
周期とは無関係であるため、複数のリクエストか同時に
入ると、最悪の場合、優先順位の変更周期分たけ受付け
られないことかある。このため、リクエスト周期と優先
順位の変更周期との関係によっては、公平なサービスか
受けられるとは云えない。例えば、リクエスト周期か優
先順位の変更周期より小さい場合と、大きい場合ては、
明らかに前者の方か有利になる。
御方式は、各リクエストの発生周期と、優先順位の変更
周期とは無関係であるため、複数のリクエストか同時に
入ると、最悪の場合、優先順位の変更周期分たけ受付け
られないことかある。このため、リクエスト周期と優先
順位の変更周期との関係によっては、公平なサービスか
受けられるとは云えない。例えば、リクエスト周期か優
先順位の変更周期より小さい場合と、大きい場合ては、
明らかに前者の方か有利になる。
また、上記特開昭57−71032号公報に開示される
優先制御回路は、直前のリクエスト応答に応して優先順
位が適宜変更されるため、一つの系のリクエストか他の
系のリクエストより短い周期て入ると、優先順位が均等
にならないという欠点かある。
優先制御回路は、直前のリクエスト応答に応して優先順
位が適宜変更されるため、一つの系のリクエストか他の
系のリクエストより短い周期て入ると、優先順位が均等
にならないという欠点かある。
本発明の目的は、過去にサービスを受けていないリクエ
スト元はど優先順位を上げで、各リクエストの発生周期
に関係なく、各リクエスト元へのサービス(リクエスト
受付間隔−スループット)を均等にする方向に優先順位
を切替えることかてきる優先制御回路を提供することに
ある。
スト元はど優先順位を上げで、各リクエストの発生周期
に関係なく、各リクエスト元へのサービス(リクエスト
受付間隔−スループット)を均等にする方向に優先順位
を切替えることかてきる優先制御回路を提供することに
ある。
[課題を解決するための手段]
本発明の目的は、複数のリクエスト入力のうち、予め定
めた優先順位に従って一つのリクエストを選択するプラ
イオリティ回路を有する優先制御回路においで、リクエ
ストの受付状況を履歴として時系列に記憶する履歴記憶
手段と、リクエストか競合している複数の系の各々にお
いで、上記履歴記憶手段に記憶されている範囲で、自系
のリクエストか最後に受け付けられた後に、他の系のリ
クエストが受け付けられていない時、当該系のリクエス
トの受付けを抑止して優先順位を変更する優先順位変更
手段とを備えて構成することにより達成される。
めた優先順位に従って一つのリクエストを選択するプラ
イオリティ回路を有する優先制御回路においで、リクエ
ストの受付状況を履歴として時系列に記憶する履歴記憶
手段と、リクエストか競合している複数の系の各々にお
いで、上記履歴記憶手段に記憶されている範囲で、自系
のリクエストか最後に受け付けられた後に、他の系のリ
クエストが受け付けられていない時、当該系のリクエス
トの受付けを抑止して優先順位を変更する優先順位変更
手段とを備えて構成することにより達成される。
上記履歴記憶手段は、例えば、直前から複数回前までの
リクエストの受付状況を記憶し、各回毎のリクエストの
受付状況を上記優先順位変更手段に出力する構成とする
。具体的ばは、リフニス1−を発する各県に対応した入
力を有するパラレルイン−パラレルアウトのレジスタを
、履歴として記憶させる受付回数に対応する段数分順次
配置することにより構成することがてきる。また、シリ
アルイン−パラレルアウトのシフトレジスタを、リクエ
ストを発する各系統毎に配置することにより構成するこ
とができる。前者の場合は、レジスタの配置段数を増減
することにより、履歴として記憶させる受付回数を増減
することかでき、一方、後者の場合には、シフトレジス
タのビット数を増減することにより同様に対応すること
がてきる。
リクエストの受付状況を記憶し、各回毎のリクエストの
受付状況を上記優先順位変更手段に出力する構成とする
。具体的ばは、リフニス1−を発する各県に対応した入
力を有するパラレルイン−パラレルアウトのレジスタを
、履歴として記憶させる受付回数に対応する段数分順次
配置することにより構成することがてきる。また、シリ
アルイン−パラレルアウトのシフトレジスタを、リクエ
ストを発する各系統毎に配置することにより構成するこ
とができる。前者の場合は、レジスタの配置段数を増減
することにより、履歴として記憶させる受付回数を増減
することかでき、一方、後者の場合には、シフトレジス
タのビット数を増減することにより同様に対応すること
がてきる。
上記履歴記憶手段においで、履歴として記憶する範囲は
、入力するリクエスト数、各リクエストの周期等を考慮
しで、何回前までの受付状況を記憶するかにより定める
。−概にはいえないか、入力するリクエスト数か多い程
、又、リクエスト周期に差がある程、記憶する回数を多
くすることか好ましい。
、入力するリクエスト数、各リクエストの周期等を考慮
しで、何回前までの受付状況を記憶するかにより定める
。−概にはいえないか、入力するリクエスト数か多い程
、又、リクエスト周期に差がある程、記憶する回数を多
くすることか好ましい。
上記優先順位変更手段は、上記プライオリティ回路に対
する複数の競合入力を、過去のリクエスト受付状況に対
応して選択的に抑止することにより優先順位を変更する
構成とする。具体的には、例えば、抑止信号を出力する
優先順位決定回路と、該抑止信号により対応する系の受
付けを抑止するゲート回路とを備えて構成する。もっと
も、この優先順位変更手段による選択的抑止は、これと
逆の関係となる選択的な許可と等価てあっで、本発明は
、両者を含むものであることはいうまてもない。
する複数の競合入力を、過去のリクエスト受付状況に対
応して選択的に抑止することにより優先順位を変更する
構成とする。具体的には、例えば、抑止信号を出力する
優先順位決定回路と、該抑止信号により対応する系の受
付けを抑止するゲート回路とを備えて構成する。もっと
も、この優先順位変更手段による選択的抑止は、これと
逆の関係となる選択的な許可と等価てあっで、本発明は
、両者を含むものであることはいうまてもない。
[作 用]
本発明においで、プライオリティ回路は、複数のリクエ
ストか競合する場合、予め設定された優先順位に従って
いずれかのリクエストを選択する。本発明ては、優先順
位変更手段が作用しない場合、このプライオリティ回路
の優先順位か作用し、優先順位変更手段か作用すると、
その範囲においで、優先順位か変更される。
ストか競合する場合、予め設定された優先順位に従って
いずれかのリクエストを選択する。本発明ては、優先順
位変更手段が作用しない場合、このプライオリティ回路
の優先順位か作用し、優先順位変更手段か作用すると、
その範囲においで、優先順位か変更される。
上記プライオリティ回路によりリクエストが受け付けら
れると、その受付状況か履歴記憶手段により記憶される
。この受付状況の記憶は、リクエストの受け付けの度に
、時系列的に行なわれる。
れると、その受付状況か履歴記憶手段により記憶される
。この受付状況の記憶は、リクエストの受け付けの度に
、時系列的に行なわれる。
予め設定した記憶回数に達すると、最優先に記憶された
ものから順に新しい受付状況データに更新される。
ものから順に新しい受付状況データに更新される。
優先順位変更手段は、上記履歴記憶手段に記憶される受
イ1状況の時系列データ、すなわち、履歴と、現在のリ
クエストの競合状況とを、各リクエスト毎に、互に自系
の履歴と他系の履歴を比較し、自系のリクエストか履歴
のある範囲て最後に受け付けられた後、他系のリクエス
トが受け付けられていない時、当該系についての受付け
を抑止する抑W信号を出力する。この履歴の相互比較は
、論理演算により行なう。
イ1状況の時系列データ、すなわち、履歴と、現在のリ
クエストの競合状況とを、各リクエスト毎に、互に自系
の履歴と他系の履歴を比較し、自系のリクエストか履歴
のある範囲て最後に受け付けられた後、他系のリクエス
トが受け付けられていない時、当該系についての受付け
を抑止する抑W信号を出力する。この履歴の相互比較は
、論理演算により行なう。
上記のように、自系の最後の受付は後における他系の受
付けの有無により抑止信号を出力するので、複数のリク
エストか競合すると、相対的に新しく受け付けられた系
に抑止作用が働き、それより前に受け付けられた系の優
先順位か上がることとなる。これが、競合する複数の系
について相互に行なわれるので、結果としで、過去にサ
ービスを受けていない、すなわち、リクエストが受け付
けられていない系はど優先順位か高くなる。
付けの有無により抑止信号を出力するので、複数のリク
エストか競合すると、相対的に新しく受け付けられた系
に抑止作用が働き、それより前に受け付けられた系の優
先順位か上がることとなる。これが、競合する複数の系
について相互に行なわれるので、結果としで、過去にサ
ービスを受けていない、すなわち、リクエストが受け付
けられていない系はど優先順位か高くなる。
このようにしで、高い優先順位にある系以外の系につい
て抑止信号を出力し、上記プライオリティ回路へのリク
エストの入力を抑止すると、該プライオリティ回路にお
ける競合かなくなり、その固定優先順位にかかわらず、
優先順位変更手段により最優先となった系のリクエスト
が受け付けられることとなる。
て抑止信号を出力し、上記プライオリティ回路へのリク
エストの入力を抑止すると、該プライオリティ回路にお
ける競合かなくなり、その固定優先順位にかかわらず、
優先順位変更手段により最優先となった系のリクエスト
が受け付けられることとなる。
なお、本発明における優先順位変更手段は、同一の優先
順位を複数のリフニス1〜に与えるように構成してもよ
い。この場合、それらの複数のリクエスト間の競合はプ
ライオリティ回路によって予め設定した順位て処理され
る。
順位を複数のリフニス1〜に与えるように構成してもよ
い。この場合、それらの複数のリクエスト間の競合はプ
ライオリティ回路によって予め設定した順位て処理され
る。
上記したように、本発明によれば、過去にサービスを受
付けていないリクエスト元はど優先順位が高くなり、各
リクエスト元に対するサービスか均等になるように優先
制御てきる。しかも、各リクエストの発生周期に影響さ
れずに達成できる。
付けていないリクエスト元はど優先順位が高くなり、各
リクエスト元に対するサービスか均等になるように優先
制御てきる。しかも、各リクエストの発生周期に影響さ
れずに達成できる。
[実施例]
以下、本発明の一実施例について図面を参照して詳細に
説明する。
説明する。
〈実施例の構成〉
第1図に本発明優先制御回路の一実施例の構成を示す。
第1図に示す例は、三つの系からのリクエストR6〜R
2か競合する場合の例である。
2か競合する場合の例である。
本実施例の優先制御回路は、複数のリクエスト入力R8
−R2のうち、予め定めた優先順位に従って一つのリク
エストを選択するプライオリティ回路10と、リクエス
トR6〜R2の受付状況を履歴として時系列に記憶する
履歴記憶手段20と、リクエストか競合している複数の
系の各々においで、−上記履歴記憶手段20に記憶され
ている範囲で、自系のリクエストか最後に受け付けられ
た後に、他の系のリクエストが受け付けられていない時
、当該系のリクエストの受付けを抑止する抑止信号を出
力する優先順位決定回路30と、上記抑止信号を受けで
、各県からのリクエストR6〜R2を選択的に抑止する
ゲート回路40とを備えて構成される。
−R2のうち、予め定めた優先順位に従って一つのリク
エストを選択するプライオリティ回路10と、リクエス
トR6〜R2の受付状況を履歴として時系列に記憶する
履歴記憶手段20と、リクエストか競合している複数の
系の各々においで、−上記履歴記憶手段20に記憶され
ている範囲で、自系のリクエストか最後に受け付けられ
た後に、他の系のリクエストが受け付けられていない時
、当該系のリクエストの受付けを抑止する抑止信号を出
力する優先順位決定回路30と、上記抑止信号を受けで
、各県からのリクエストR6〜R2を選択的に抑止する
ゲート回路40とを備えて構成される。
上記プライオリティ回路lOは、例えば、第2図に示す
ように、ゲート回路にて構成される。この回路10は、
後述するケート回路40からのゲート出力G。−02に
対応して構成され、ゲート出力G。をそのままリクエス
トの受付信号出力Aoに接続する信号線11と、上記ゲ
ート出力Goの反転したものおよびグー1〜出力G1の
論理積糾とるアントゲート回路12と、上記ゲー1へ出
力G。の反転したもの、ゲート出力G1の反転したもの
およびゲート出力G3の論理積をとるアンドゲート回路
13とを有して構成される。
ように、ゲート回路にて構成される。この回路10は、
後述するケート回路40からのゲート出力G。−02に
対応して構成され、ゲート出力G。をそのままリクエス
トの受付信号出力Aoに接続する信号線11と、上記ゲ
ート出力Goの反転したものおよびグー1〜出力G1の
論理積糾とるアントゲート回路12と、上記ゲー1へ出
力G。の反転したもの、ゲート出力G1の反転したもの
およびゲート出力G3の論理積をとるアンドゲート回路
13とを有して構成される。
このプライオリティ回路10は、ゲート出力Go〜G2
に対しで、G、>G、>G2の順て優先順位を設定して
いる。
に対しで、G、>G、>G2の順て優先順位を設定して
いる。
上記履歴記憶手段20は、第1図に示すように、パラレ
ルイン−パラレルアラ1へのレジスタ21.22および
23と、上記プライオリティ回路lOの出力の論理和を
とるオアゲート回路24と、この論理和出力とタイミン
グ信号Tとの論理積をとるアンドゲート回路25とを有
して構成される。各レジスタ21.22および23は、
この順に接続され、一つ前、二つ前、三つ前のリクエス
ト受付状況を記憶し、各々A、〜A2.BO〜B2、C
o−C2の受付状況を表わす履歴情報を出力する。
ルイン−パラレルアラ1へのレジスタ21.22および
23と、上記プライオリティ回路lOの出力の論理和を
とるオアゲート回路24と、この論理和出力とタイミン
グ信号Tとの論理積をとるアンドゲート回路25とを有
して構成される。各レジスタ21.22および23は、
この順に接続され、一つ前、二つ前、三つ前のリクエス
ト受付状況を記憶し、各々A、〜A2.BO〜B2、C
o−C2の受付状況を表わす履歴情報を出力する。
上記優先順位決定回路30とゲート回路40とは、本発
明の優先順位変更手段を構成する。
明の優先順位変更手段を構成する。
優先順位決定回路30は、リクエストR6〜R2に対し
で、上記A o ”’−A 2. B o 〜B 2、
Co−C2の履歴情報を使用しで、抑止信号H8〜H2
を形成する。この条件式は次の通りである。
で、上記A o ”’−A 2. B o 〜B 2、
Co−C2の履歴情報を使用しで、抑止信号H8〜H2
を形成する。この条件式は次の通りである。
Ho=A o” (RH+ R2)+
H、=A I” (Ro +R2)+
H2=A 2” (Ro + R1)+式(1)は、
Hoの条件式てあり、第1項はリクエストR8か一つ前
に受け付けられていた場合に、リクエストR、、R2よ
り優先順位を低くするものである。第2項は、リクエス
トR6か二つ前に受け付けられていた場合に、リクエス
トR4゜R2か一つ前に受け付けられていなければ、リ
クエストR,,R2より優先順位を低くするものである
。第3項は、リクエストR6が三つ前に受付けられてい
た場合に、リクエストR□、R2か二つ前まて受け付け
られていなければ、リクエストR1゜R2より優先順位
を低くするものである。
Hoの条件式てあり、第1項はリクエストR8か一つ前
に受け付けられていた場合に、リクエストR、、R2よ
り優先順位を低くするものである。第2項は、リクエス
トR6か二つ前に受け付けられていた場合に、リクエス
トR4゜R2か一つ前に受け付けられていなければ、リ
クエストR,,R2より優先順位を低くするものである
。第3項は、リクエストR6が三つ前に受付けられてい
た場合に、リクエストR□、R2か二つ前まて受け付け
られていなければ、リクエストR1゜R2より優先順位
を低くするものである。
同様にしで、式(2)のH8、式(3)のH2も決定さ
れる。
れる。
上記論理式(1)〜(3)により、優先順位決定回路3
0は、最近受け付けられたリクエスト元はど優先順位を
低くする。これは、視点を変えると、L RU (Le
ast Recently Used Method)
の逆の考え方を論理回路で実現したものと考えられる。
0は、最近受け付けられたリクエスト元はど優先順位を
低くする。これは、視点を変えると、L RU (Le
ast Recently Used Method)
の逆の考え方を論理回路で実現したものと考えられる。
第3図に、この優先順位決定回路30の構成の一例を示
す。
す。
第3図に示すように、優先順位決定回路30は、リクエ
ストを発する系に対応した論理ブロックU。、U 、、
U 2からなり、それぞれ対応する抑止信号H6+Hf
H2を出力する。各論理ブロックU o;U l+U
2は、同一の構成である。
ストを発する系に対応した論理ブロックU。、U 、、
U 2からなり、それぞれ対応する抑止信号H6+Hf
H2を出力する。各論理ブロックU o;U l+U
2は、同一の構成である。
論理フロックU。は、上記(1)式の1項〜3項の論理
演算に対応する三つの小ブロックU n、U b。
演算に対応する三つの小ブロックU n、U b。
Ucと、これらの出力の論理和をとるオアゲート回路3
10とを有している。
10とを有している。
小フロックUaは、リクエストR1およびR2の論理和
をとるオアゲート回路311と、この論理和とリクエス
トR6の−っ前の受付状況を表わす履歴情報A。どの論
理積をとるアントケート回路312とを有している。
をとるオアゲート回路311と、この論理和とリクエス
トR6の−っ前の受付状況を表わす履歴情報A。どの論
理積をとるアントケート回路312とを有している。
小フロックUbは、リクエストR1と該R1の一つ前の
受付状況を表わす履歴情報A、を反転したA、との論理
積をとるアントゲート回路313と、リクエストR2と
該R2の−っ前の受付状況を表わす履歴情報を反転した
λ−2との論理積をとるアントゲート回路314と、こ
れらの出力の論理和をとるオアゲート回路315と、こ
の論理和とリクエストR8の二つ前の受付状況を表わず
履歴情報B。との論理積をとるアンドゲート回路316
とを有している。
受付状況を表わす履歴情報A、を反転したA、との論理
積をとるアントゲート回路313と、リクエストR2と
該R2の−っ前の受付状況を表わす履歴情報を反転した
λ−2との論理積をとるアントゲート回路314と、こ
れらの出力の論理和をとるオアゲート回路315と、こ
の論理和とリクエストR8の二つ前の受付状況を表わず
履歴情報B。との論理積をとるアンドゲート回路316
とを有している。
小ブロックUcは、リクエストR0とリクエストR,の
一つ前および二つ前の受付状況を表わす履歴情報を反転
したA 、、B 、との論理積をとるアントゲート回路
317と、リフニスl” R2とリクエストR2の一つ
前および二つ前の受付状況を表わす履歴情報を反転した
A−2,B 2との論理積をとるアントケート回路31
8と、これらの出力論理和をとるオアゲート回路319
と、この論理和とリクエストR8の三つ前の受付状況を
表わす履歴情報Coとの論理積をとるアントケート回路
320とを有している。
一つ前および二つ前の受付状況を表わす履歴情報を反転
したA 、、B 、との論理積をとるアントゲート回路
317と、リフニスl” R2とリクエストR2の一つ
前および二つ前の受付状況を表わす履歴情報を反転した
A−2,B 2との論理積をとるアントケート回路31
8と、これらの出力論理和をとるオアゲート回路319
と、この論理和とリクエストR8の三つ前の受付状況を
表わす履歴情報Coとの論理積をとるアントケート回路
320とを有している。
ゲート回路40は、リクエストR6〜R2に対応したア
ンドゲート回路41,42.43を有して構成される。
ンドゲート回路41,42.43を有して構成される。
各アンドゲート回路41,42゜43には、各々対応し
て抑止信号H6,H、、H2を反転して入力してあり、
抑止信号かハイレベルの時、対応するアントゲート回路
のゲートをオフ状態とする。すなわち、当該ケートての
リクエストを抑止する。
て抑止信号H6,H、、H2を反転して入力してあり、
抑止信号かハイレベルの時、対応するアントゲート回路
のゲートをオフ状態とする。すなわち、当該ケートての
リクエストを抑止する。
〈実施例の作用〉
次に、本発明の動作についで、第1、第2、第3図と第
4図に示すタイム・チャートを参照して説明する。
4図に示すタイム・チャートを参照して説明する。
第1図に示すレジスタ21〜23のA〜Cの値か、第4
図に示すように、A=“100”、B=“’010”、
C=“100 ”てあった場合、すなわち、優先順位か
R2> Rr > Roの場合に、リクエストR8〜R
2か同時に発生した時を例にとって説明する。
図に示すように、A=“100”、B=“’010”、
C=“100 ”てあった場合、すなわち、優先順位か
R2> Rr > Roの場合に、リクエストR8〜R
2か同時に発生した時を例にとって説明する。
先ず、レジスタ21〜23のA〜Cの値かA=”100
”、B−“010”、C−“100″゛となっている時
に、リクエスト信号が時刻t。て同時に発生すると、優
先順位決定回路30は、前記レジスタ21〜23のA〜
Cの値とリクエストR’o〜R2の値とにより、第4図
に示すごとく、H,= ”1” 、H,= ”1” 、
H2= ”O”の論理値を出力する。
”、B−“010”、C−“100″゛となっている時
に、リクエスト信号が時刻t。て同時に発生すると、優
先順位決定回路30は、前記レジスタ21〜23のA〜
Cの値とリクエストR’o〜R2の値とにより、第4図
に示すごとく、H,= ”1” 、H,= ”1” 、
H2= ”O”の論理値を出力する。
このH8〜H2の信号により、ゲート回路40のアンド
ゲート回路43のみかオンし、プライオリティ回路10
に加えられ、リクエストに対する受付信号A2を出力す
る。
ゲート回路43のみかオンし、プライオリティ回路10
に加えられ、リクエストに対する受付信号A2を出力す
る。
その後時刻t、になると、オアゲート24とアントゲー
ト25により、レジスタ21〜23へのクロックトリガ
ーか出力される。すると、レシスり21〜23のA〜C
は、第4図に示すごとく、時刻上〇でA= ”OO1”
、B=“100”。
ト25により、レジスタ21〜23へのクロックトリガ
ーか出力される。すると、レシスり21〜23のA〜C
は、第4図に示すごとく、時刻上〇でA= ”OO1”
、B=“100”。
C=″′010”となる。また、時刻t1ては、A2;
°“1″によってリクエストR2かオフし、これによっ
て受付信号A2もオフする。
°“1″によってリクエストR2かオフし、これによっ
て受付信号A2もオフする。
続いで、優先順位決定回路30は、A=゛001”、B
=’“100”、C;“010°゛とリクエストR6=
”1” 、R,= ”1” 、R8=°“0パをもと
に、第4図に示すごとく、Ho=°“1 ” 、 H+
=“O” 、H2= ”1”の論理値を出力する。こ
のH8〜H2の信号により、ゲート回路40のアントゲ
ート回路42のみがオンし、プライオリティ回路10に
加えられ、リクエストに対する受付信号A1を出力する
。
=’“100”、C;“010°゛とリクエストR6=
”1” 、R,= ”1” 、R8=°“0パをもと
に、第4図に示すごとく、Ho=°“1 ” 、 H+
=“O” 、H2= ”1”の論理値を出力する。こ
のH8〜H2の信号により、ゲート回路40のアントゲ
ート回路42のみがオンし、プライオリティ回路10に
加えられ、リクエストに対する受付信号A1を出力する
。
その後、時刻t2になると、オアゲート24とアントゲ
ート25により、レジスタ21〜23へのクロックトリ
ガーか出力される。すると、レジスタ21〜23のA−
Cは、第4図に示すととく 、 A = “
010 °° 、 B −“0 0 ビ
、 C=” 100 ”となり、リクエストR
2と同様に、すクエストR1と受付信号A、かオフする
。
ート25により、レジスタ21〜23へのクロックトリ
ガーか出力される。すると、レジスタ21〜23のA−
Cは、第4図に示すととく 、 A = “
010 °° 、 B −“0 0 ビ
、 C=” 100 ”となり、リクエストR
2と同様に、すクエストR1と受付信号A、かオフする
。
さらに、優先順位決定回路30は、A−010”、B=
’“100”、C=’“010 ”とリクエストR8−
“1“、R1−“0“、R2−” o ”をもとに、第
4図に示すごとく、Ho=”0” 、H,= ”1’“
、H2−’“l”′の論理値を出力する。このH8〜H
2の信号により、ゲート回路40のアンドゲート回路4
1かオンし、プライオリティ回路10に加えられ、リク
エストに対する受付信号A。を出力する。
’“100”、C=’“010 ”とリクエストR8−
“1“、R1−“0“、R2−” o ”をもとに、第
4図に示すごとく、Ho=”0” 、H,= ”1’“
、H2−’“l”′の論理値を出力する。このH8〜H
2の信号により、ゲート回路40のアンドゲート回路4
1かオンし、プライオリティ回路10に加えられ、リク
エストに対する受付信号A。を出力する。
その後、時刻t3になると、オアゲート24とアントゲ
ート25により、レジスタ21〜23へのクロックトリ
ガーか出力される。すると、レジスタ21〜23のA〜
Cは、第4図に示すごとく、A−“lOO”、B=゛0
10”、C=” OO1”となり、リクエストR8と受
付信号A、がオフする。
ート25により、レジスタ21〜23へのクロックトリ
ガーか出力される。すると、レジスタ21〜23のA〜
Cは、第4図に示すごとく、A−“lOO”、B=゛0
10”、C=” OO1”となり、リクエストR8と受
付信号A、がオフする。
以上の説明から明らかなように、本発明によれは、最近
量は付けたリクエストはど優先順位を低くすることか可
能である。
量は付けたリクエストはど優先順位を低くすることか可
能である。
〈他の実施例〉
本発明は、上記実施例に限られるものではなく、種々の
変形か可能である。例えば履歴記憶手段を、シリアルイ
ン−パラレルアウトのシフトレジスタにて構成すること
か、てきる。
変形か可能である。例えば履歴記憶手段を、シリアルイ
ン−パラレルアウトのシフトレジスタにて構成すること
か、てきる。
[発明の効果]
以上、説明したように、本発明によれば、過去に受け付
けたリクエストの履歴によっで、過去にサービスを受け
ていないリクエスト元はど優先順位を上げるので、各リ
クエストの発生周期に関係なく各リクエスト元に対する
サービスか常に均等になるように優先制御・することか
てきる。
けたリクエストの履歴によっで、過去にサービスを受け
ていないリクエスト元はど優先順位を上げるので、各リ
クエストの発生周期に関係なく各リクエスト元に対する
サービスか常に均等になるように優先制御・することか
てきる。
第1図は本発明の一実施例である優先制御品路の構成を
示すフロック図、第2図は上記実施例に使用するプライ
オリティ回路の構成を示す論理回路図、第3図は上記実
施例に使用する優先順位決定回路の構成を示す論理回路
図、第4図は優先順位決定回路の動作を示すタイムチャ
ートである。 10・・・プライオリティ回路 20・・・履歴記憶手段 21〜23・・・レジスタ 24・・・オアゲート回路 25・・・アントゲート回路 30・・・優先順位決定回路 40・・・ゲート回路 41〜42・・・アントゲート回路 Uo〜U2・・・論理ブロック U8〜Uc・・・小フロック
示すフロック図、第2図は上記実施例に使用するプライ
オリティ回路の構成を示す論理回路図、第3図は上記実
施例に使用する優先順位決定回路の構成を示す論理回路
図、第4図は優先順位決定回路の動作を示すタイムチャ
ートである。 10・・・プライオリティ回路 20・・・履歴記憶手段 21〜23・・・レジスタ 24・・・オアゲート回路 25・・・アントゲート回路 30・・・優先順位決定回路 40・・・ゲート回路 41〜42・・・アントゲート回路 Uo〜U2・・・論理ブロック U8〜Uc・・・小フロック
Claims (1)
- 【特許請求の範囲】 1、複数のリクエスト入力のうち、予め定めた優先順位
に従って一つのリクエストを選択するプライオリティ回
路を有する優先制御回路において、 リクエストの受付状況を履歴として時系列に記憶する履
歴記憶手段と、 リクエストが競合している複数の系の各々において、上
記履歴記憶手段に記憶されている範囲で、自系のリクエ
ストが最後に受け付けられた後に、他の系のリクエスト
が受け付けられていない時、当該系のリクエストの受付
けを抑止して優先順位を変更する優先順位変更手段とを
備えて構成することを特徴とする優先制御回路。 2、上記履歴記憶手段を、直前から複数回前までのリク
エストの受付状況を記憶し、各回毎のリクエストの受付
状況を上記優先順位変更手段に出力する構成とした請求
項1記載の優先制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8125188A JPH01255042A (ja) | 1988-04-04 | 1988-04-04 | 優先制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8125188A JPH01255042A (ja) | 1988-04-04 | 1988-04-04 | 優先制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01255042A true JPH01255042A (ja) | 1989-10-11 |
Family
ID=13741171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8125188A Pending JPH01255042A (ja) | 1988-04-04 | 1988-04-04 | 優先制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01255042A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003131937A (ja) * | 2001-08-31 | 2003-05-09 | Koninkl Philips Electronics Nv | 集合的リソースに対する機能のダイナミック・アクセス制御 |
US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
-
1988
- 1988-04-04 JP JP8125188A patent/JPH01255042A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
US7657712B2 (en) | 1991-07-08 | 2010-02-02 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
JP2003131937A (ja) * | 2001-08-31 | 2003-05-09 | Koninkl Philips Electronics Nv | 集合的リソースに対する機能のダイナミック・アクセス制御 |
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