JPH01243548A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01243548A JPH01243548A JP6953688A JP6953688A JPH01243548A JP H01243548 A JPH01243548 A JP H01243548A JP 6953688 A JP6953688 A JP 6953688A JP 6953688 A JP6953688 A JP 6953688A JP H01243548 A JPH01243548 A JP H01243548A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、電極配線の信頼性の向上
に適用して有効な技術に関するものである。
に適用して有効な技術に関するものである。
一般に、半導体装置の電極配線材料としてＡｌまたはＡ
ｌ合金が使用されている。これは、ＡｌまたはＡｌ合金
には、電気伝導性が高（、シリコン酸化膜との密着性が
よく、微細加工が容易で、かつボンディングが可能であ
る等の優れた特性があるからである。しかし、Ａｌまた
は、！合金は、Ｓｉと容易に反応してＳｉ基板からＳｉ
を吸い上げ、いわゆるアロイ・ピットを発生し、また、
コンタクトホール部分でＳｉを析出してしまうなどの問
題がある。このため、Ａｊ！またはＡｆ１合金の下面を
バリヤ層としてシリサイドで覆う構造が知られている。
ｌ合金が使用されている。これは、ＡｌまたはＡｌ合金
には、電気伝導性が高（、シリコン酸化膜との密着性が
よく、微細加工が容易で、かつボンディングが可能であ
る等の優れた特性があるからである。しかし、Ａｌまた
は、！合金は、Ｓｉと容易に反応してＳｉ基板からＳｉ
を吸い上げ、いわゆるアロイ・ピットを発生し、また、
コンタクトホール部分でＳｉを析出してしまうなどの問
題がある。このため、Ａｊ！またはＡｆ１合金の下面を
バリヤ層としてシリサイドで覆う構造が知られている。
さらに、ホトエツチングにおける反射防止、マイグレー
ション対策等として、八βまたはＡｌ合金の上面をシリ
サイドで覆う、シリサイド／ＡｌまたはＡｌ合金／シリ
サイド構造が使用されるようになってきている。
ション対策等として、八βまたはＡｌ合金の上面をシリ
サイドで覆う、シリサイド／ＡｌまたはＡｌ合金／シリ
サイド構造が使用されるようになってきている。
なお、ＡｌあるいはＡｌ合金の金属配線については、株
式会社サイエンスフォーラム、昭和５８年１１月２８日
発行、「超ＬＳＩデバイスハンドブックＪ、Ｐ１２３〜
Ｐ１３０に記載がある。
式会社サイエンスフォーラム、昭和５８年１１月２８日
発行、「超ＬＳＩデバイスハンドブックＪ、Ｐ１２３〜
Ｐ１３０に記載がある。
ところが、上記従来の技術においては、以下のような問
題があることを本発明者は見出した。
題があることを本発明者は見出した。
すなわち、電極配線の上面および下面は、シリサイドで
覆われているため安定しており、かつ、マイグレーショ
ン耐性に対しても優れている。しかし、電極配線の側面
についての考慮がなされておらず、電極配線の側面にお
いては、シリサイド／ＡβまたはＡ２合金／シリサイド
の断面が露出してしまう。このため、電極配線の側面に
おいては、例えば、Ａｆ腐食、Ａｌ原子の欠け、ＡＡ漢
漢方上ヒロックマイグレーション等、不安定な状態が発
生してしまう。
覆われているため安定しており、かつ、マイグレーショ
ン耐性に対しても優れている。しかし、電極配線の側面
についての考慮がなされておらず、電極配線の側面にお
いては、シリサイド／ＡβまたはＡ２合金／シリサイド
の断面が露出してしまう。このため、電極配線の側面に
おいては、例えば、Ａｆ腐食、Ａｌ原子の欠け、ＡＡ漢
漢方上ヒロックマイグレーション等、不安定な状態が発
生してしまう。
特に、イオン化ポテンシャルの異なる２種の金嘱が接触
している部分が、電解質水溶液にさらされると、Ａｌあ
るいはＡｌ合金のエツチングが急激に進行したり、ある
いは、水分によって電池作用を容易に起こしてしまう。
している部分が、電解質水溶液にさらされると、Ａｌあ
るいはＡｌ合金のエツチングが急激に進行したり、ある
いは、水分によって電池作用を容易に起こしてしまう。
また、電極配線上に形成されるパッシベーション膜のス
トレスによるＡｌ原子の欠如が発生し、その後の熱処理
によりヒロック等が成長してしまう。
トレスによるＡｌ原子の欠如が発生し、その後の熱処理
によりヒロック等が成長してしまう。
このように、電極配線の側面のＡｌあるいはＡｌ合金の
露出は、上記した不安定な状態を誘発し、ひいては電極
配線を断線あるいは短絡させる原因となる。
露出は、上記した不安定な状態を誘発し、ひいては電極
配線を断線あるいは短絡させる原因となる。
本発明は、上記問題点に着目してなされたものであり、
その目的は、ＡＡあるいはへβ合金の電極配線の全面を
シリサイドによって覆うことで、電極配線の信頼性を向
上させる技術を提供することである。
その目的は、ＡＡあるいはへβ合金の電極配線の全面を
シリサイドによって覆うことで、電極配線の信頼性を向
上させる技術を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記載および添付図面から明らかになるであろう。
細書の記載および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、上面および下面にシリサイド層が形成された
八！またはＡｌ合金の電極配線の側面にシリサイドが形
成された構造としたものである。
八！またはＡｌ合金の電極配線の側面にシリサイドが形
成された構造としたものである。
上記した手段によれば、上面および下面にシリサイドが
形成されたＡｌ２またはＡｌ合金電極配線において、そ
の側面もシリサイドで覆われる部分、すなわち、Ａｌあ
るいはＡｌ合金とシリサイドとの接合部およびＡｌ２あ
るいはＡｌ合金自体が露出する部分がなくなるため、電
極配線の安定性が向上する。
形成されたＡｌ２またはＡｌ合金電極配線において、そ
の側面もシリサイドで覆われる部分、すなわち、Ａｌあ
るいはＡｌ合金とシリサイドとの接合部およびＡｌ２あ
るいはＡｌ合金自体が露出する部分がなくなるため、電
極配線の安定性が向上する。
〔実施例１〕
第１図（ａ）〜（ｅ）は本発明の一実施例であるＭＯ３
形半導体装置に電極配線を形成する工程を説明する概略
断面図である。
形半導体装置に電極配線を形成する工程を説明する概略
断面図である。
まず、ウェハプロセスの常法にしたがって、ＭＯ８形半
導体装置１における単結晶シリコン基板２の表面に形成
された絶縁膜３上に、多結晶シリコン層４とシリサイド
層５との二層配線６が形成されるとともに、単結晶シリ
コン基板２に拡散層７が形成される。なお、多結晶シリ
コン層４の上面に形成されたシリサイド層５は、Ｍｏ５
１２等からなり、多結晶シリコン層４の低抵抗化などの
ため形成されている。また、絶縁膜３は、ＳｉＯ２等か
らなり、その一部は、ＬＯＣＯＳ法により素子分離層と
なっている。
導体装置１における単結晶シリコン基板２の表面に形成
された絶縁膜３上に、多結晶シリコン層４とシリサイド
層５との二層配線６が形成されるとともに、単結晶シリ
コン基板２に拡散層７が形成される。なお、多結晶シリ
コン層４の上面に形成されたシリサイド層５は、Ｍｏ５
１２等からなり、多結晶シリコン層４の低抵抗化などの
ため形成されている。また、絶縁膜３は、ＳｉＯ２等か
らなり、その一部は、ＬＯＣＯＳ法により素子分離層と
なっている。
その後、二層配線６が形成された表面に、ＣＶＤ法等に
より５ｉ０２等からなる絶縁膜８が形成される。さらに
、りん（Ｐ）を含んだりんけい酸ガラス（ＰＳＧ）等を
ＣＶＤ法により堆積させ、層間絶縁膜９が形成される。
より５ｉ０２等からなる絶縁膜８が形成される。さらに
、りん（Ｐ）を含んだりんけい酸ガラス（ＰＳＧ）等を
ＣＶＤ法により堆積させ、層間絶縁膜９が形成される。
なお、層間絶縁膜９の表面は、熱処理によってリフロー
されている。
されている。
次に、熱処理によってその表面が平坦化された層間絶縁
膜９の表面に、第１図ら）に示すように、通常のリソグ
ラフィーにより、電極配線１０を形成する。電極配線１
０は、その上面および下面にＭｏ５ｉｚ 等のシリサイ
ド層１０ａが、また、シリサイド１０ａ、１０ａの間に
Ａｆ層１０ｂが、それぞれスパッタリング法、蒸着法な
どにより形成されており、シリサイド／ Ａ ｌ ／シ
リサイド構造となっている。
膜９の表面に、第１図ら）に示すように、通常のリソグ
ラフィーにより、電極配線１０を形成する。電極配線１
０は、その上面および下面にＭｏ５ｉｚ 等のシリサイ
ド層１０ａが、また、シリサイド１０ａ、１０ａの間に
Ａｆ層１０ｂが、それぞれスパッタリング法、蒸着法な
どにより形成されており、シリサイド／ Ａ ｌ ／シ
リサイド構造となっている。
ここで、本実施例においては、電極配線１０の形成され
た面の全面に、スパッタリングあるいはＣＶＤ法などに
より、Ｍｏ８ｉ２等のシリサイド１１を堆積させる（第
１図（Ｃ））。その後、電極配線ｌＯの側面にシリサイ
ド１１が残るように、反応性イオンエツチング法などの
所定の異方性エツチング処理を行う。すると、第１図（
６）に示すように、電極配線１０の側面にもシリサイド
１１が形成され、ＡＩ！層１０ｂの全面がシリサイドに
覆われる構造となる。
た面の全面に、スパッタリングあるいはＣＶＤ法などに
より、Ｍｏ８ｉ２等のシリサイド１１を堆積させる（第
１図（Ｃ））。その後、電極配線ｌＯの側面にシリサイ
ド１１が残るように、反応性イオンエツチング法などの
所定の異方性エツチング処理を行う。すると、第１図（
６）に示すように、電極配線１０の側面にもシリサイド
１１が形成され、ＡＩ！層１０ｂの全面がシリサイドに
覆われる構造となる。
そして、全面がシリサイド１１に覆われた電極配線ｌＯ
が形成された面に、スパッタリング法あるいはＣＶＤ法
などにより、５１０２等の絶縁膜が堆積され、パッシベ
ーション膜１２が形成される。
が形成された面に、スパッタリング法あるいはＣＶＤ法
などにより、５１０２等の絶縁膜が堆積され、パッシベ
ーション膜１２が形成される。
このように本実施例のＭＯ３形半導体装置１における電
極配線１０には、その側面においてシリサイド１１が形
成されている。すなわち、シリサイド層１０ａとＡＩ層
１０ｂとの断面が露出せず、その全面が化学的性質の安
定したシリサシドに覆われているため、Ａｌ層１０ｂが
水分やイオン等から保護され、耐腐食性、耐薬品性が非
常に向上する。
極配線１０には、その側面においてシリサイド１１が形
成されている。すなわち、シリサイド層１０ａとＡＩ層
１０ｂとの断面が露出せず、その全面が化学的性質の安
定したシリサシドに覆われているため、Ａｌ層１０ｂが
水分やイオン等から保護され、耐腐食性、耐薬品性が非
常に向上する。
また、電極配線１０は、Ａβ層１０ｂの全面がシリサイ
ドに覆われているため、パッシベーション膜１２による
ストレスマイグレーション耐性、また、エレクトロマイ
グレーション耐性に非常に優れる。したがって、電極配
線１０の側面におけるＡｆｌ原子の欠如、横方向のヒロ
ック、ボイド等が確実に防止され、電極配線１０の断線
あるいは短絡などが確実に防止される。
ドに覆われているため、パッシベーション膜１２による
ストレスマイグレーション耐性、また、エレクトロマイ
グレーション耐性に非常に優れる。したがって、電極配
線１０の側面におけるＡｆｌ原子の欠如、横方向のヒロ
ック、ボイド等が確実に防止され、電極配線１０の断線
あるいは短絡などが確実に防止される。
さらに、電極配線１０の側面に形成されたシリサイド１
１により、パッシベーション膜１２のステップカバレッ
ジも向上するため、信頼性の高いＭＯ３Ｌが提供される
。
１により、パッシベーション膜１２のステップカバレッ
ジも向上するため、信頼性の高いＭＯ３Ｌが提供される
。
半導体装置の使用中に起こる特性劣化の原因のほとんど
は、電極配線部分の変質によるものであるため、電極配
線の微細化につれ、本実施例の半導体装置にふける電極
配線の技術は実用上重要な技術である。
は、電極配線部分の変質によるものであるため、電極配
線の微細化につれ、本実施例の半導体装置にふける電極
配線の技術は実用上重要な技術である。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、本実施例では、シリサイドとして、Ｍｏ３ｉ２
を使用しているが、Ｔｉ５ｉｚ 、Ｔａ５１２ 、Ｃｏ
Ｓ １２ 、Ｗ３１２等を使用してもよい。
を使用しているが、Ｔｉ５ｉｚ 、Ｔａ５１２ 、Ｃｏ
Ｓ １２ 、Ｗ３１２等を使用してもよい。
また、電極配線の側面におけるシリサイドの形成方法は
、電極配線１０の形成された面の全面に堆積されたシリ
サイドを異方性エツチングにより除去されるものであれ
ばよい。
、電極配線１０の形成された面の全面に堆積されたシリ
サイドを異方性エツチングにより除去されるものであれ
ばよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、いわゆるＭＯ３形
半導体装置に適用した場合について説明したが、八βあ
るいはＡｌ合金を使用した半導体装置であれば適用可能
である。
をその背景となった利用分野である、いわゆるＭＯ３形
半導体装置に適用した場合について説明したが、八βあ
るいはＡｌ合金を使用した半導体装置であれば適用可能
である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、上面および下面にシリサイドが形成されたＡ
ｌまたはＡｌ合金の電極配線の側面にシリサイドが形成
された構造としたことにより、ＡｌまたはＡｌ合金の電
極配線における耐腐食性、耐薬品性、マイグレーション
耐性などが向上する。
ｌまたはＡｌ合金の電極配線の側面にシリサイドが形成
された構造としたことにより、ＡｌまたはＡｌ合金の電
極配線における耐腐食性、耐薬品性、マイグレーション
耐性などが向上する。
このため、電極配線の側面において、Ａβ原子の欠け、
横方向のヒロックなどが確実に防止され、電極配線の断
線あるいは短絡などが確実に防止される。さらに、パッ
シベーション膜のステップカバレッジも向上するため、
信頼性の高い半導体装置が提供される。
横方向のヒロックなどが確実に防止され、電極配線の断
線あるいは短絡などが確実に防止される。さらに、パッ
シベーション膜のステップカバレッジも向上するため、
信頼性の高い半導体装置が提供される。
第１図（ａ）〜（ｅ）は本発明の一実施例であるＭＯ３
形半導体装置に電極配線を形成する工程を説明する概略
断面図である。 １・・・ＭＯ３形半導体装置（半導体装置）、２・・・
単結晶シリコン、３・・・絶縁膜、４・・・多結晶シリ
コン、５・・・シリサイド層、６・・・二層配線、７・
・・拡散層、８・・・絶ｉ工膜、９・・・層間絶縁膜、
１０・・・電極配線、１０ａ ・ ・ ・シリサイド層
、１０’ｂ・ ・ ・Ａｌ層、１１・・・シリサイド、
１２・・・パッシベーション膜。 第１図 １１：シリ′７４ト
形半導体装置に電極配線を形成する工程を説明する概略
断面図である。 １・・・ＭＯ３形半導体装置（半導体装置）、２・・・
単結晶シリコン、３・・・絶縁膜、４・・・多結晶シリ
コン、５・・・シリサイド層、６・・・二層配線、７・
・・拡散層、８・・・絶ｉ工膜、９・・・層間絶縁膜、
１０・・・電極配線、１０ａ ・ ・ ・シリサイド層
、１０’ｂ・ ・ ・Ａｌ層、１１・・・シリサイド、
１２・・・パッシベーション膜。 第１図 １１：シリ′７４ト
Claims (1)
- 【特許請求の範囲】 １、上面および下面にシリサイド層が形成されたＡｌま
たはＡｌ合金を電極配線として備えた半導体装置であっ
て、前記電極配線の側面にシリサイドが形成されている
ことを特徴とする半導体装置。 ２、上面および下面にシリサイド層が形成されたＡｌま
たはＡｌ合金の電極配線の全面にシリサイドを堆積させ
た後、電極配線の側面にシリサイドが形成されるよう異
方性エッチングすることを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6953688A JPH01243548A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6953688A JPH01243548A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243548A true JPH01243548A (ja) | 1989-09-28 |
Family
ID=13405541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6953688A Pending JPH01243548A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531373B2 (en) | 2007-09-19 | 2009-05-12 | Micron Technology, Inc. | Methods of forming a conductive interconnect in a pixel of an imager and in other integrated circuitry |
| US8721901B2 (en) | 2007-10-05 | 2014-05-13 | Micron Technology, Inc. | Methods of processing substrates and methods of forming conductive connections to substrates |
-
1988
- 1988-03-25 JP JP6953688A patent/JPH01243548A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531373B2 (en) | 2007-09-19 | 2009-05-12 | Micron Technology, Inc. | Methods of forming a conductive interconnect in a pixel of an imager and in other integrated circuitry |
| US7741210B2 (en) | 2007-09-19 | 2010-06-22 | Aptina Imaging Corporation | Methods of forming a conductive interconnect in a pixel of an imager and in other integrated circuitry |
| US8721901B2 (en) | 2007-10-05 | 2014-05-13 | Micron Technology, Inc. | Methods of processing substrates and methods of forming conductive connections to substrates |
| US9153485B2 (en) | 2007-10-05 | 2015-10-06 | Micron Technology, Inc. | Methods of processing substrates and methods of forming conductive connections to substrates |
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