JPH01152644A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01152644A JPH01152644A JP31140787A JP31140787A JPH01152644A JP H01152644 A JPH01152644 A JP H01152644A JP 31140787 A JP31140787 A JP 31140787A JP 31140787 A JP31140787 A JP 31140787A JP H01152644 A JPH01152644 A JP H01152644A
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- wiring pattern
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- hole
- semiconductor device
- layer wiring
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Links
- 239000004065 semiconductor Substances 0.000 title abstract description 20
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000010438 heat treatment Methods 0.000 abstract description 5
- 238000010521 absorption reaction Methods 0.000 abstract description 4
- 239000002952 polymeric resin Substances 0.000 description 8
- 229920003002 synthetic resin Polymers 0.000 description 8
- 230000008961 swelling Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000013022 venting Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体装置に関し、特に、多層配線を用いる半
導体装置に関する。
導体装置に関する。
(従来の技術)
半導体装置、特に半導体集積回路においては多層配線が
行われることがある。多層配線の施された半導体装置の
一例の部分断面図を第3図に示す。
行われることがある。多層配線の施された半導体装置の
一例の部分断面図を第3図に示す。
第3図の半導体装置31においては2層の配線が行われ
ている。Si基板32上に形成されたSingのような
酸化膜等の絶縁膜33上に一層目の配線パターン34が
AI等を用いて形成されている。−層目の配線パターン
34上には該パターンを覆う絶縁膜35が形成されてお
り、さらにその上に二層目の配線パターン36が形成さ
れている。−層目の配線パターン34と二層目の配線パ
ターン36とはスルーホール37を介して互いに接続さ
れている。二層目の配線パターン36の上には保護膜3
9が設けられている。
ている。Si基板32上に形成されたSingのような
酸化膜等の絶縁膜33上に一層目の配線パターン34が
AI等を用いて形成されている。−層目の配線パターン
34上には該パターンを覆う絶縁膜35が形成されてお
り、さらにその上に二層目の配線パターン36が形成さ
れている。−層目の配線パターン34と二層目の配線パ
ターン36とはスルーホール37を介して互いに接続さ
れている。二層目の配線パターン36の上には保護膜3
9が設けられている。
配線パターン34.36間の絶縁膜35の材料としては
、ポリイミド等の高分子樹脂が広く用いられている。そ
の理由は、高分子樹脂の膜が膜表面の平坦性に優れてい
るという好ましい特性を有しているからである。
、ポリイミド等の高分子樹脂が広く用いられている。そ
の理由は、高分子樹脂の膜が膜表面の平坦性に優れてい
るという好ましい特性を有しているからである。
(発明が解決しようとする問題点)
しかし、高分子樹脂膜は有機物であるため吸湿するとい
う性質を有しており、この性質のためにいくつかの問題
が生じる。
う性質を有しており、この性質のためにいくつかの問題
が生じる。
そのような問題のひとつに、水分の浸入による素子特性
の変動が挙げられる。しかしこの変動は再度乾燥させる
ことによってほぼ回復する。
の変動が挙げられる。しかしこの変動は再度乾燥させる
ことによってほぼ回復する。
第2の問題は、高分子樹脂膜に吸収された水分が、その
膜上に形成されている配線パターンの下の部分へ回り込
み、その後の熱処理によってその水分が気化した際に配
線パターンが押し上げられ。
膜上に形成されている配線パターンの下の部分へ回り込
み、その後の熱処理によってその水分が気化した際に配
線パターンが押し上げられ。
脹れてしまうということである。
配線パターンの脹れによって引き起こされる最大の問題
は断線である。第3図において、配線パターン36に脹
れが生じた場合、配線パターン34と、配線パターン3
6との密着性は良いのでスルーホール37を介しての配
線パターン34と配線パターン36との接続部で配線パ
ターン36が配線パターン34からはがれることはない
が、配線パターン36がスルーホール37のエツジにお
いて切れてしまうおそれがある。ウェハ状態では断線が
生じていなくても。
は断線である。第3図において、配線パターン36に脹
れが生じた場合、配線パターン34と、配線パターン3
6との密着性は良いのでスルーホール37を介しての配
線パターン34と配線パターン36との接続部で配線パ
ターン36が配線パターン34からはがれることはない
が、配線パターン36がスルーホール37のエツジにお
いて切れてしまうおそれがある。ウェハ状態では断線が
生じていなくても。
ダイシングでチップに分割された後のダイボンディング
の際の加熱によって断線し、パッケージング後の検査に
よって異常が発見される場合もある。
の際の加熱によって断線し、パッケージング後の検査に
よって異常が発見される場合もある。
また、製品出荷時には正常動作が確認されていても、使
用時間を重ねた後に断線に至ることもある。
用時間を重ねた後に断線に至ることもある。
断線以外の問題には、配線パターンの外観が脹れによっ
て悪くなり、ウェハ表面の観察による検査時に脹れた部
分が異物の付着等と誤認され、脹れの生じたチップが不
良品とされてしまうこともある。
て悪くなり、ウェハ表面の観察による検査時に脹れた部
分が異物の付着等と誤認され、脹れの生じたチップが不
良品とされてしまうこともある。
上述したように、配線パターンに脹れが生ずると、製品
の歩留まりが低下し、効率的な生産が妨げられる。
の歩留まりが低下し、効率的な生産が妨げられる。
問題となる配線パターンの脹れの発生率は、配線パター
ンの幅に依存しており2幅が広くなる程高くなる。従っ
て配線パターンの幅を狭くすれば脹れの問題は回避され
る。しかし、形成する回路の特性の面から配線抵抗を小
さく抑えることが要求される場合や、配線パターンを遮
光メタルとして使用する場合には配線パターンの幅を狭
めることはできない。
ンの幅に依存しており2幅が広くなる程高くなる。従っ
て配線パターンの幅を狭くすれば脹れの問題は回避され
る。しかし、形成する回路の特性の面から配線抵抗を小
さく抑えることが要求される場合や、配線パターンを遮
光メタルとして使用する場合には配線パターンの幅を狭
めることはできない。
配線の脹れを防ぐためには、まず吸湿を防止することが
考えられる。吸湿を防止する技術のひとつに、配線層間
の絶縁膜を、高分子樹脂膜上にCVDによるSiO□膜
等の無機物を重ねた二層構造とする技術があるが、製造
プロセスの複雑化等によるコストの増大や高分子樹脂膜
と無機物膜との間の整合性の問題がある。
考えられる。吸湿を防止する技術のひとつに、配線層間
の絶縁膜を、高分子樹脂膜上にCVDによるSiO□膜
等の無機物を重ねた二層構造とする技術があるが、製造
プロセスの複雑化等によるコストの増大や高分子樹脂膜
と無機物膜との間の整合性の問題がある。
吸湿を妨げずに配線の脹れを防ぐための公知の技術を第
4図および第5図を参照しながら説明する。この技術は
、第4図に示すように、配線パターン41の幅の広い部
分にガス抜き用の穴42を設けるというものである。し
かし配線パターンに遮光メタルとしての機能をもたせる
場合には、第5図に示すように、配線パターン51に設
けられたガス抜き用の穴52を通って、矢印で示すよう
に光53が配線パターン51の下へはいってしまう。こ
のように配線パターンの遮光能力が低下するという問題
がある。
4図および第5図を参照しながら説明する。この技術は
、第4図に示すように、配線パターン41の幅の広い部
分にガス抜き用の穴42を設けるというものである。し
かし配線パターンに遮光メタルとしての機能をもたせる
場合には、第5図に示すように、配線パターン51に設
けられたガス抜き用の穴52を通って、矢印で示すよう
に光53が配線パターン51の下へはいってしまう。こ
のように配線パターンの遮光能力が低下するという問題
がある。
本発明は上記問題点に鑑みてなされたものであり、その
目的は、多層配線の配線層間の絶縁膜が吸湿した後の熱
処理においても該絶縁膜上の配線パターンが脹れること
が無<、シかも配線パターンが遮光メタルとして用いら
れる場合にも遮光能力の低下することがない半導体装置
を提供することにある。
目的は、多層配線の配線層間の絶縁膜が吸湿した後の熱
処理においても該絶縁膜上の配線パターンが脹れること
が無<、シかも配線パターンが遮光メタルとして用いら
れる場合にも遮光能力の低下することがない半導体装置
を提供することにある。
(問題点を解決するための手段)
本発明の半導体装置は、第1の絶縁膜と、該第1の絶縁
膜上に形成された第1の配線パターンと。
膜上に形成された第1の配線パターンと。
該第1の配線パターン上に形成された第2の絶縁膜と、
該第2の絶縁膜上に形成され、該第2の絶縁膜に設けら
れたスルーホールを介して該第1の配線パターンに接続
している第2の配線パターンとを備えた半導体装置であ
って、該第2の絶縁膜が、該第2の絶縁膜の上面から該
第1の絶縁膜に達する少なくとも1個の穴を有しており
、該第2の配線パターンが、該穴を介して該第1の絶縁
膜に結合しており、そのことにより上記目的が達成され
る。
該第2の絶縁膜上に形成され、該第2の絶縁膜に設けら
れたスルーホールを介して該第1の配線パターンに接続
している第2の配線パターンとを備えた半導体装置であ
って、該第2の絶縁膜が、該第2の絶縁膜の上面から該
第1の絶縁膜に達する少なくとも1個の穴を有しており
、該第2の配線パターンが、該穴を介して該第1の絶縁
膜に結合しており、そのことにより上記目的が達成され
る。
(実施例)
以下に本発明を実施例について説明する。
第1図は本発明の一実施例の半導体装置1の部分断面図
を示している。MO3構造またはバイポーラ構造の素子
の形成されたSi基板2上に5i02のような酸化膜等
の絶縁膜3を挟んで一層目の配線パターン4がAI等を
用いて形成されている。該配線パターン4は高分子樹脂
膜の絶縁膜5で被覆されており、絶縁膜5上に二層目の
配線パターン6がAI等を用いて形成されている。二層
目の配線パターンは保護膜9で覆われている。
を示している。MO3構造またはバイポーラ構造の素子
の形成されたSi基板2上に5i02のような酸化膜等
の絶縁膜3を挟んで一層目の配線パターン4がAI等を
用いて形成されている。該配線パターン4は高分子樹脂
膜の絶縁膜5で被覆されており、絶縁膜5上に二層目の
配線パターン6がAI等を用いて形成されている。二層
目の配線パターンは保護膜9で覆われている。
絶縁膜5にはスルーホール7が設けられており。
二層目の配線パターン6はスルーホール7を介して一層
目の配線パターン4に接続されている。絶縁膜5にはさ
らに、絶縁膜5の一上面から絶縁膜3上の配線されてい
ない部分に通じる六8(以下では「ダミースルーホール
」と称する)が所定の間隔で設けられている。ダミース
ルーホール8は電気的には何ら機能を有しない。二層目
の配線パターン6はダミースルーホール8を介して絶縁
膜3に密着しており、その密着力は強固である。このよ
うに二層目の配線パターン6はスルーホール7以外の箇
所で基板に結びついているので、半導体装置1が熱処理
された場合の二層目の配線パターン6の脹れは充分に抑
制される。
目の配線パターン4に接続されている。絶縁膜5にはさ
らに、絶縁膜5の一上面から絶縁膜3上の配線されてい
ない部分に通じる六8(以下では「ダミースルーホール
」と称する)が所定の間隔で設けられている。ダミース
ルーホール8は電気的には何ら機能を有しない。二層目
の配線パターン6はダミースルーホール8を介して絶縁
膜3に密着しており、その密着力は強固である。このよ
うに二層目の配線パターン6はスルーホール7以外の箇
所で基板に結びついているので、半導体装置1が熱処理
された場合の二層目の配線パターン6の脹れは充分に抑
制される。
第1図に示した半導体装置1の製造工程を説明する。第
2図(a)はSi基板2上に酸化膜等の絶縁膜3を形成
した後に一層目の配線パターン4が形成された状態を示
している。第2図(b)に示すように。
2図(a)はSi基板2上に酸化膜等の絶縁膜3を形成
した後に一層目の配線パターン4が形成された状態を示
している。第2図(b)に示すように。
第2図(a)の基板上の全面に高分子樹脂膜の絶縁膜5
をスピンコードおよびキュア工程で形成する。
をスピンコードおよびキュア工程で形成する。
次に第2図(C)に示すように、絶縁膜5に、二層目の
配線と一層目の配線とを導通させる位置にスルーホール
7を、絶縁膜3上の配線されていない部分に対応する所
定の位置にダミースルーホール8をそれぞれ形成する。
配線と一層目の配線とを導通させる位置にスルーホール
7を、絶縁膜3上の配線されていない部分に対応する所
定の位置にダミースルーホール8をそれぞれ形成する。
スルーホール7およびダミースルーホール8はエツチン
グによって同時に形成される。従って、ダミースルーホ
ール8を設けることによる製造工程の複雑化やコストの
増大はほとんどない。スルーホール7およびダミースル
ーホール8が形成された後、第2図(d)に示すように
、二層目の配線層を蒸着またはスパッタ法等により形成
し、エツチングによって所定のパターンにパターニング
して配線パターン6を形成する。
グによって同時に形成される。従って、ダミースルーホ
ール8を設けることによる製造工程の複雑化やコストの
増大はほとんどない。スルーホール7およびダミースル
ーホール8が形成された後、第2図(d)に示すように
、二層目の配線層を蒸着またはスパッタ法等により形成
し、エツチングによって所定のパターンにパターニング
して配線パターン6を形成する。
最後に、第1図に示すように全面に保護膜9を形成する
。
。
以上、二層の配線の施された実施例を示したが。
本発明は三層以上の多層配線の施される半導体装置にも
適用可能である。
適用可能である。
(発明の効果)
本発明によれば、配線層間の絶縁膜の吸湿後の熱処理に
よっても該絶縁膜上の配線パターンが脹れることのない
半導体装置が従来と変わらないコストで提供される。し
かも9本発明の半導体装置の配線パターンはガス抜き用
の穴を有していないので、配線パターンが遮光メタルと
して使用される場合にも遮光能力が低下することがない
。
よっても該絶縁膜上の配線パターンが脹れることのない
半導体装置が従来と変わらないコストで提供される。し
かも9本発明の半導体装置の配線パターンはガス抜き用
の穴を有していないので、配線パターンが遮光メタルと
して使用される場合にも遮光能力が低下することがない
。
4、 ゛ の な云゛■
第1図は本発明の一実施例の部分断面図、第2図(a)
〜(均はその実施例の製造工程の一部を説明する図、第
3図は多層配線された従来の半導体装置の部分断面図、
第4図はガス抜き穴の設けられた従来の配線パターンの
平面図、第5図はガス抜き穴の設けられた配線パターン
を有する従来の半導体装置の部分断面図である。
〜(均はその実施例の製造工程の一部を説明する図、第
3図は多層配線された従来の半導体装置の部分断面図、
第4図はガス抜き穴の設けられた従来の配線パターンの
平面図、第5図はガス抜き穴の設けられた配線パターン
を有する従来の半導体装置の部分断面図である。
1・・・半導体装置、2・・・St基板、3・・・第1
の絶縁膜、4・・・第1の配線パターン、5・・・第2
の絶縁膜。
の絶縁膜、4・・・第1の配線パターン、5・・・第2
の絶縁膜。
6・・・第2の配線パターン、7・・・スルーホール、
8・・・ダミースルーホール(穴)。
8・・・ダミースルーホール(穴)。
以上
Claims (1)
- 1、第1の絶縁膜と、該第1の絶縁膜上に形成された第
1の配線パターンと、該第1の配線パターン上に形成さ
れた第2の絶縁膜と、該第2の絶縁膜上に形成され、該
第2の絶縁膜に設けられたスルーホールを介して該第1
の配線パターンに接続している第2の配線パターンとを
備えた半導体装置であって、該第2の絶縁膜が、該第2
の絶縁膜の上面から該第1の絶縁膜に達する少なくとも
1個の穴を有しており、該第2の配線パターンが、該穴
を介して該第1の絶縁膜に結合している半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31140787A JPH01152644A (ja) | 1987-12-09 | 1987-12-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31140787A JPH01152644A (ja) | 1987-12-09 | 1987-12-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01152644A true JPH01152644A (ja) | 1989-06-15 |
Family
ID=18016827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31140787A Pending JPH01152644A (ja) | 1987-12-09 | 1987-12-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01152644A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5659202A (en) * | 1996-01-26 | 1997-08-19 | Sharp Kabushiki Kaisha | Semiconductor device with a pair of dummy electrodes below an inner lead |
US5763936A (en) * | 1995-04-27 | 1998-06-09 | Yamaha Corporation | Semiconductor chip capable of supressing cracks in insulating layer |
DE19527368C2 (de) * | 1994-07-26 | 2001-09-13 | Toshiba Kawasaki Kk | Herstellungsverfahren einer Halbleitervorrichtung mit Einkristall-Verdrahtungsschichten |
US6522003B1 (en) | 1999-05-11 | 2003-02-18 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6482548A (en) * | 1987-09-25 | 1989-03-28 | Sony Corp | Formation of interconnection pattern |
-
1987
- 1987-12-09 JP JP31140787A patent/JPH01152644A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6482548A (en) * | 1987-09-25 | 1989-03-28 | Sony Corp | Formation of interconnection pattern |
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Publication number | Priority date | Publication date | Assignee | Title |
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US5763936A (en) * | 1995-04-27 | 1998-06-09 | Yamaha Corporation | Semiconductor chip capable of supressing cracks in insulating layer |
US5659202A (en) * | 1996-01-26 | 1997-08-19 | Sharp Kabushiki Kaisha | Semiconductor device with a pair of dummy electrodes below an inner lead |
US6522003B1 (en) | 1999-05-11 | 2003-02-18 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
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