【発明の詳細な説明】[Detailed description of the invention]
〔産業上の利用分野〕
この発明は、複合形半導体装置に関し、さらに詳しくは
、高速スイッチング性で高耐圧、大電流の電力用複合形
半導体装置の改良に係るものである。
〔従来の技術〕
従来例でのこの種の複合形半導体装置として、こ〜では
、バイポーラトランジスタとパワーＭＯ９ＦＥＴ （電
界効果トランジスタ）との直列接続によるカスコードバ
イモス形の電力用複合形半導体装置の回路構成を第３図
に示しである。
すなわち、この第３図に示す従来例による回路構成おい
て、符号１はバイポーラ形のトランジスタで、高耐圧、
大電流タイプの素子が用いられており、また、２はパワ
ーＭＯ９ＦＥＴで、大電流（低オン抵抗）の素子、こ−
では、５０Ｖ程度の低耐圧素子が用いられていて、これ
らのバイポーラトランジスタ１とパワーＭＯ９ＦＥＴ２
とは、限定的にバイポーラトランジスタ１のエミッタ端
子側に、パワーＭＯＳ ＦＥＴ２のドレイン端子側を接
続して使用され、さらに、３は高周波用のフライホイー
ルダイオードであって、その陰極端子をバイポーラトラ
ンジスタ１のコレクタ端子側へ、同陽極端子をパワーＭ
Ｏ３ＦＥＴ２のソース端子側へそれぞれに接続させであ
る。
また、第４図は、前記第３図のカスコードバイモス形の
電力用複合半導体装置の応用例を示しており、このカス
コードバイモスに、さらに、第２のパワーＭＯＳ ＦＥ
Ｔを追加接続したＦＧＴ（ＦＥＴ ＧａｔｅｄＴｒａｎ
ｓｉｓｔｏｒ）構造の回路構成であって、４は追加され
た高耐圧、中電流の第２のパワーＭＯ３ＦＥＴであり、
そのドレイン端子を前記バイポーラトランジスタ１のコ
レクタ端子側へ、同ソース端子をベース端子側へそれぞ
れに接続させて、いわゆるダーリントン構造としており
、かつこの第２のパワー ＮＯ９ＦＩＥＴ４のゲートを
第１のパワーＭＯ５ｔ ＦＥＴ２のゲートに接続させて
ゲート駆動端子Ｇとし、さらに、５は数Ｖのツェナーダ
イオードであって、その陰極端子をバイポーラトランジ
スタ１のベース端子と第２のパワーＭＯ９ＦＥＴ４のソ
ース端子との中点へ、同陽極端子をパワーＭＯ９ＦＥＴ
２のソース端子側へそれぞれに接続させである。
次に、これらの従来例装置での回路動作について述べる
。
まず、第３図に示すカスコードバイモス形の回路構成に
おいて、コレクタ側端子Ｃに正電位を与えると共に、バ
イポーラトランジスタ！のベース端子Ｂにベース電圧、
パワーＮＯ８ＦＥＴ２のゲート駆動端子Ｇに正の電圧を
印加させることにより、これらの両トランジスタ１．２
がオンして、このカスコードバイモス形の複合素子がタ
ーンオンされる。
そして、このとき、前記バイポーラトランジスタｌのベ
ースを予めバイアスさせておくことにより、この回路を
パワーＭＯＳ ＦＥＴ２のオン信号だけでターンオンさ
せ得て、このターンオン時間をパワーＭＯＳ ＦＥＴ２
のターンオン時間のみによって決めることができ、非常
に高速なターンオンが可能になる。また、一方、同回路
でのターンオフは、これらの両トランジスタのベース電
流、ゲート電圧をとり除けばよいが、一般的に、こ−で
は、パワーＭＯ３ＦＥＴ２の方が先にターンオフするた
め、バイポーラトランジスタｌがエミッタカットオフの
状態となり、コレクタ部の残留キャリアがバイポーラト
ランジスタ１のベース端子Ｂから放出されるもので、こ
のようにバイポーラトランジスタ１は、ターンオフ時に
エミッタカットオフとなることから、この回路構成で素
子の耐圧は、ｖＣＢＯとなり１通常のトランジスタの耐
圧であるＶ。ＥＯよりも高耐圧の回路構成が得られる。
また、第４図に示す回路の動作は、前記カスコードバイ
モスの場合とはＣ同様であって、バイポーラトランジス
タ１のベースドライブのために。
ダーリントン構造をとった第２のパワーＭＯ９ＦＥＴ４
を用いおり、従って、この場合、第１および第２の各パ
ワー１１０９ ＦＥＴ２．４のゲート駆動端子Ｇに正の
電圧を印加させることにより、これらの両パワーＮＯ９
ＦＥＴ２．４がターンオンし、かつこれに引き続いて、
バイポーラトランジスタ１がターンオンする。一方、同
回路でのターンオフは、ゲート電圧をとり除けばよく、
これによって、第１および第２の各パワーＭＯ９ＦＥＴ
２．４が共にターンオフし、かつバイポーラトランジス
タ１がエミッタカットオフの状態となり、コレクタ部の
残留キャリアは、非常に短時間（約数ＩＬａ）であるが
、ベース端子を通しツェナーダイオード５に大電流（は
？コレクタ電流と同等の値）が流れてターンオフされる
ことになり、このため、装置全体のターンオフ時間は、
パワーＭＯ８ＦＥＴのターンオフ時間に近づく。
また、一方、第５図（ａ）、（ｂ）には、ＳＩサイリス
タ（静電誘導形サイリスタ）の構成と図記号とを示しで
ある。
このＳＩサイリスタ６は、ｐ′″層直下に形成された電
極を陽極端子Ａ、上部中央のｎ＋層上に形成された電極
を陰極端子に、上部両端のｐＪＥｔ上に形成された電極
をゲート端子Ｇとしだ三端子構造を有しており、こ−で
は、陽極側に負荷７を介して第１の電源Ｅｓの正の電位
を、陰極側に負の電位を印加させると共に、第２の電源
ＥＧの正の電位を陰極側に与え、かつスイッチＳｗを介
して負の電位をゲート側に与えるように接続したもので
ある。
従って、このＳＩサイリスタ８の場合、スイッチＳｗを
オフにした状態では、Ｐ ４Ｈに電流が流れてオン状態
を示し、また、スイッチＳｖをオンにすることによって
、ゲート、陰極間に逆バイアスが印加されて空乏層が拡
がり、それまでの通電領域を覆ってターンオフされる。
そして、この場合、ノーマリオフ形のものは、ｎ＋層の
チャネル幅を数ＪＬｆｆｉにすることによって、ゲート
、陰極間の短絡により７００ｖ程度を阻止できるもので
、このときターンオンのためには、第２の電源ＥＧを逆
方向にし、スイッチＳｗをオンにしておく必要がある。
〔発明が解決しようとする問題点〕
前記したように、電力用複合形半導体装置にあって、従
来例での第３図に示したカスコードバイモス形の回路構
成の場合には、高速スイッチング性が要求されるために
、トランジスタ部にシングルトランジスタを用いており
、従って、そのｈＦＥが自ずから低くなるので、電流駆
動部に大容量のベースドライブ回路が必要とされ、かつ
その分。
飽和電圧もまた高く（２〜３Ｖ）なって、パワーロスが
大きくなると云う不利があり、また、第４図に示した回
路構成の場合にあっても、同様に第２のパワーＭＯ３Ｆ
ＥＴとして、大容量のものが必要とされると云う問題点
を有し、さらに、第５図に示したＳｌサイリスタの場合
にあっては、高速スイッチング性、耐圧に関してこそ特
に問題がないが、その製造上、ノーマリオフ形とノーマ
リオン形との作り分けが困難なものであった。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、前記したＳ
ｌサイリスタとパワーＭＯ９ＦＥＴの簡単なドライブ手
段、およびＳｌサイリスタの低オン抵抗の特長を活用す
ることにより、高速スイッチング性を有して、かつ大容
量、高耐圧によるこの種の電力用スイッチングデバイス
、こ−では、複合形半導体装置を提供することである。
〔問題点を解決するための手段〕
前記目的を達成するために、この発明に係る複合形半導
体装置は、少なくとも、低圧、低オン抵抗の電界効果ト
ランジスタと、ノーマリオフ形で低圧、低オン抵抗の静
電誘導形サイリスタとを用い、前記静電誘導形サイリス
タの陰極側に電界効果トランジスタのドレイン側を直列
に接続させると共に、これらの両者のゲート側を相互に
接続させて構成したことを特徴としている。
〔作 用〕
すなわち、この発明においては、電界効果トランジスタ
がターンオフ時にエミッタカットオフとなって、静電誘
導形サイリスタのターンオフを促すために、このターン
オフ時間を効果的に短縮できて、その高速スイッチング
性を向上し得るのであり、また、この静電誘導形サイリ
スタのターンオンを少ないゲート電力で行なうことがで
きるのである。
〔実 施 例〕
以下、この発明に係る複合形半導体装置の一実施例につ
き、第１図および第２図を参照して詳細に説明する。
第１図はこの実施例を適用した複合形半導体装置、こへ
では、電力用複合形半導体装置の回路構成を示す結線図
であり、この第１図実施例構成において、前記第３図な
いし第５図従来例構成と同一符号は同一または相当部分
を表わしている。
すなわち、第１図に示す実施例の回路構成において、こ
の電力用複合形半導体装置は、ｎ−チャネルエンハンス
メント形パワーＭＯ９ＦＥＴ（電界効果トランジスタ）
２と、ノーマリオフ形で低圧（約５０Ｖ） 、低オン抵
抗のＳｌサイリスタ（静電誘導形サイリスタ）６と、フ
ライホイールダイオード３とを有しており、Ｓｌサイリ
スタ８の陰極側に、パワー ＭＯＳ ＦＥＴ２のドレイ
ン側を直列に接続させると共に、これらの両者のゲート
を相互に接続させ、かつまた、フライホイールダイオー
ド３の陰極側をＳｌサイリスタ６の陽極側に、同陽極側
をパワーＭＯＳ ＦＥＴ２のソース側にそれぞれ接続さ
せて構成する。
そして、この電力用複合形半導体装置の陽極端子Ａには
、負荷７を介して第１の電源８の正側。
ソース端子Ｓには、同電源８の負側をそれぞれに接続さ
せ、また、ゲート端子Ｇには、スイッチ１０を介して第
２の電源８を接続すると共に、別にゲート端子Ｇ、ソー
ス端子Ｓ間には、ツェナーダイオード１１を接続させ、
このようにして周辺回路を構成したものである。
また、第２図には、この電力用複合形半導体装置の回路
構成を１チツプ上に集積化形成した場合の概要断面を示
しである。
すなわち、まず、底面側から、陽極Ａとなる電極２１を
設けて、その上部に２層２２．ｎ−層２３を順次に配置
させると共に、このｎ−層２３上にあって、拡散などに
より深い９層２４を所定間隔でそれぞれに形成させ、か
つ各２層２４上には、ゲート電極２５を設けることによ
って、前記の９１サイリスタＢが構成される。
ついで、前記各２層２４間での凸形にされたｎ−層２３
を基板部にして、このｎ−暦２３の両側に２層２Ｂをそ
れぞれに拡散形成させると共に、これらの各２層２Ｂ内
にあって、ｎ＋層２７を選択的にそれぞれ拡散形成させ
、かつ各１層２７上には、ソース電極２８を設けた上で
、これらの間にゲーＩｆ縁膜２ｓを介してゲート電極３
０を設けることにより、前記各９層２Ｂの内側部分２（
ｌａにチャネルを形成させるようにして、前記のパワー
ＭＯ９ＦＥＴ２が構成されるのである。
従って、前記のように構成され、かつ周辺回路を配した
この実施例による電力用複合形半導体装置では、スイッ
チ１０をオフにしておくと、パワーＭＯ９ＦＥＴ２およ
びＳｌサイリスタ８が共にオフ状態のま覧であるため、
装置全体がオフ状態に維持される。そして、この状態で
スイッチ１０をオンにすると、第２の電源８からパワー
ＮＯ９ＦＥＴ２およびＳｌサイリスタ８に電圧が印加さ
れ、これらが高速でオン状態に移行してターンオンし、
続いて、再度、スイッチ１０をオフにすると、パワーＭ
Ｏ９ＦＥＴ２がオフされ、これがエミッタカットオフに
なって高速でターンオフされるのである。
つまり、この実施例構成においては、ノーマリオフ形の
９１サイリスタとパワーＭＯ９ＦＥＴとのカスコード構
成、すなわちＳｌサイリスタの陰極側にパワーＭＯ９Ｆ
ＥＴのドレイン側を接続させると共に、双方のゲート側
を相互に接続した構成とし、かつこれに加えて、Ｓｌサ
イリスタの低オン抵抗の特長を効果的に活用することに
より、高速スイッチング性を有して、かつ大容量、高耐
圧によるこの種の電力用スイッチングデバイスを得られ
るのである。
〔発明の効果〕
以上詳述したようにこの発明によれば、低圧。
低オン抵抗の電界効果トランジスタと、ノーマリオフ形
で低圧、低オン抵抗の静電誘導形サイリスタとを用い、
静電誘導形サイリスタの陰極側に電界効果トランジスタ
のドレイン側を直列にカスコード接続させると共に、こ
れらの両者のゲート側を相互に接続させて構成したから
、電界効果トランジスタがターンオフ時にエミッタカッ
トオフとなって、静電誘導形サイリスタのターンオフを
促すために、このターンオフ時間を効果的に短縮できて
、その高速スイッチング性を向上し得るのであり、また
、この静電誘導形サイリスタのターンオンを少ないゲー
ト電力で行なうことができ、従来での特にシングルトラ
ンジスタを用いる場合に比較して、装置のドライブ電圧
を極めて小さくし得るほか、静電誘導形サイリスタのノ
ーマリオフ形を容易に定めることができて、高速スイッ
チング性で、かつ大容量、高耐圧の素子構成を低価格で
実現し得るなどの特長がある。[Industrial Field of Application] The present invention relates to a composite semiconductor device, and more particularly, to an improvement of a composite semiconductor device for power use with high-speed switching performance, high breakdown voltage, and large current. [Prior Art] As a conventional example of this type of composite semiconductor device, here is a circuit of a cascode bimos type power composite semiconductor device in which a bipolar transistor and a power MO9FET (field effect transistor) are connected in series. The configuration is shown in FIG. That is, in the circuit configuration according to the conventional example shown in FIG.
A large current type element is used, and 2 is a power MO9FET, which is a large current (low on-resistance) element.
In this case, low breakdown voltage elements of about 50V are used, and these bipolar transistor 1 and power MO9FET2
is used by connecting the drain terminal side of the power MOS FET 2 to the emitter terminal side of the bipolar transistor 1 in a limited manner, and 3 is a flywheel diode for high frequency, whose cathode terminal is connected to the bipolar transistor 1. Connect the same anode terminal to the collector terminal side of the power M
Each is connected to the source terminal side of O3FET2. Further, FIG. 4 shows an application example of the cascode bimos-type power composite semiconductor device shown in FIG.
FGT (FET GatedTran) with additional T connected
sistor) structure, 4 is an added second power MO3FET with high withstand voltage and medium current,
Its drain terminal is connected to the collector terminal side of the bipolar transistor 1, and its source terminal is connected to the base terminal side, forming a so-called Darlington structure, and the gate of the second power NO9FIET4 is connected to the first power MO5t FET2. is connected to the gate of the bipolar transistor 1 to serve as a gate drive terminal G, and furthermore, 5 is a Zener diode of several volts, and its cathode terminal is connected to the midpoint between the base terminal of the bipolar transistor 1 and the source terminal of the second power MO9FET 4. Power MO9FET with the same anode terminal
The two source terminals are connected to each other. Next, circuit operations in these conventional devices will be described. First, in the cascode bimos type circuit configuration shown in FIG. 3, a positive potential is applied to the collector side terminal C, and a bipolar transistor! Base voltage at base terminal B of
By applying a positive voltage to the gate drive terminal G of power NO8FET2, both of these transistors 1.2
is turned on, and this cascode bimos type composite element is turned on. At this time, by biasing the base of the bipolar transistor l in advance, this circuit can be turned on only by the on signal of the power MOS FET2, and this turn-on time is
can be determined solely by the turn-on time of , allowing very fast turn-on. On the other hand, turn-off in the same circuit can be achieved by removing the base current and gate voltage of both transistors, but generally, in this case, the power MO3FET2 turns off first, so the bipolar transistor l is in the emitter cutoff state, and the residual carriers in the collector are released from the base terminal B of the bipolar transistor 1. Since the bipolar transistor 1 is in the emitter cutoff state when turned off, this circuit configuration The breakdown voltage of the element is vCBO, which is the breakdown voltage of a normal transistor. A circuit configuration with higher voltage resistance than EO can be obtained. Further, the operation of the circuit shown in FIG. 4 is similar to that in the case of the cascode bimos, and is for driving the base of the bipolar transistor 1. Second power MO9FET4 with Darlington structure
Therefore, in this case, by applying a positive voltage to the gate drive terminal G of each of the first and second power 1109 FETs 2.4, both of these powers NO9
FET2.4 turns on and following this,
Bipolar transistor 1 is turned on. On the other hand, turn-off in the same circuit can be achieved by removing the gate voltage.
This allows each of the first and second power MO9FETs to
2 and 4 are both turned off, and the bipolar transistor 1 is in the emitter cut-off state, and the residual carriers in the collector section generate a large current through the base terminal to the Zener diode 5, although it is for a very short time (about several ILa). (What? A value equivalent to the collector current) flows and is turned off. Therefore, the turn-off time of the entire device is
The turn-off time of the power MO8FET is approaching. On the other hand, FIGS. 5(a) and 5(b) show the structure and graphical symbols of an SI thyristor (static induction thyristor). This SI thyristor 6 has an electrode formed directly under the p'' layer as an anode terminal A, an electrode formed on the n+ layer in the center of the upper part as a cathode terminal, and electrodes formed on pJEt at both ends of the upper part as a gate terminal. G has a three-terminal structure, in which the positive potential of the first power source Es is applied to the anode side via the load 7, the negative potential is applied to the cathode side, and the second power source Es is applied to the anode side via the load 7. It is connected so that the positive potential of EG is applied to the cathode side, and the negative potential is applied to the gate side via the switch Sw. Therefore, in the case of this SI thyristor 8, when the switch Sw is turned off, , P4H indicates the on state, and by turning on the switch Sv, a reverse bias is applied between the gate and the cathode, expanding the depletion layer, covering the current-carrying region and turning it off. In this case, in the normally-off type, by setting the channel width of the n+ layer to several JLffi, a short circuit between the gate and the cathode can prevent a voltage of about 700V. It is necessary to turn the power supply EG of No. 2 in the opposite direction and turn on the switch Sw. [Problems to be solved by the invention] As mentioned above, in the power composite semiconductor device, the first In the case of the cascode bimos type circuit configuration shown in Figure 3, a single transistor is used in the transistor section because high-speed switching performance is required. A large-capacity base drive circuit is required, and the saturation voltage is also high (2 to 3 V), which has the disadvantage of increasing power loss.In addition, in the case of the circuit configuration shown in Figure 4, Similarly, the second power MO3F
As an ET, there is a problem in that a large capacity is required.Furthermore, in the case of the Sl thyristor shown in Fig. 5, there are no particular problems with regard to high-speed switching performance and withstand voltage. In terms of manufacturing, it has been difficult to differentiate between normally-off type and normally-on type. This invention was made to solve these conventional problems, and its purpose is to solve the above-mentioned S
By utilizing the simple driving means of the L thyristor and power MO9FET, and the low on-resistance features of the Sl thyristor, this type of power switching device has high-speed switching performance, large capacity, and high withstand voltage. - To provide a composite semiconductor device. [Means for Solving the Problems] In order to achieve the above object, a composite semiconductor device according to the present invention includes at least a low voltage, low on-resistance field effect transistor, and a normally-off type, low voltage, low on-resistance field effect transistor. A static induction thyristor is used, and the drain side of a field effect transistor is connected in series to the cathode side of the static induction thyristor, and the gate sides of both are connected to each other. There is. [Function] That is, in this invention, the field effect transistor acts as an emitter cut-off when turned off to promote the turn-off of the electrostatic induction thyristor, so this turn-off time can be effectively shortened and its high-speed switching can be achieved. Furthermore, the electrostatic induction thyristor can be turned on with less gate power. [Embodiment] Hereinafter, an embodiment of a composite semiconductor device according to the present invention will be described in detail with reference to FIGS. 1 and 2. FIG. 1 is a wiring diagram showing the circuit configuration of a composite semiconductor device to which this embodiment is applied, and here is a power composite semiconductor device. The same reference numerals as those in the conventional structure shown in FIG. 5 represent the same or corresponding parts. That is, in the circuit configuration of the embodiment shown in FIG. 1, this power composite semiconductor device includes an n-channel enhancement type power MO9FET (field effect transistor).
2, a normally-off type, low voltage (approximately 50 V), low on-resistance Sl thyristor (static induction thyristor) 6, and a flywheel diode 3, and a power MOS FET 2 is connected to the cathode side of the Sl thyristor 8. The drain sides of the flywheel diode 3 are connected in series, and the gates of both are connected to each other, and the cathode side of the flywheel diode 3 is connected to the anode side of the Sl thyristor 6, and the anode side is connected to the source side of the power MOS FET 2. Connect and configure each. The positive side of the first power source 8 is connected to the anode terminal A of this power composite semiconductor device through the load 7. The negative side of the power source 8 is connected to the source terminal S, and the second power source 8 is connected to the gate terminal G via a switch 10, and a separate connection is made between the gate terminal G and the source terminal S. A Zener diode 11 is connected to
This is how the peripheral circuit is constructed. Further, FIG. 2 shows a schematic cross section of the circuit configuration of this power composite semiconductor device when it is integrated and formed on one chip. That is, first, from the bottom side, an electrode 21 that will become the anode A is provided, and two layers 22. The n-layers 23 are arranged in sequence, and nine deep layers 24 are formed on the n-layers 23 at predetermined intervals by diffusion or the like, and gate electrodes 25 are formed on each two layers 24. By providing this, the 91 thyristor B described above is configured. Next, a convex n-layer 23 between each of the two layers 24 is formed.
is used as a substrate part, two layers 2B are formed by diffusion on both sides of this n-layer 23, and within each of these two layers 2B, an n+ layer 27 is selectively formed by diffusion, and each A source electrode 28 is provided on the first layer 27, and a gate electrode 3 is provided between the source electrode 28 and a gate If film 2s.
By providing 0, the inner portion 2 of each of the nine layers 2B (
The aforementioned power MO9FET 2 is constructed by forming a channel in la. Therefore, in the power composite semiconductor device according to this embodiment configured as described above and equipped with peripheral circuits, when the switch 10 is turned off, both the power MO9FET 2 and the Sl thyristor 8 can be seen in the off state. Because there is
The entire device is kept off. Then, when the switch 10 is turned on in this state, a voltage is applied from the second power supply 8 to the power NO9FET 2 and the Sl thyristor 8, which quickly shift to the on state and turn on.
Then, when the switch 10 is turned off again, the power M
O9FET2 is turned off, which becomes the emitter cutoff and is turned off at high speed. In other words, in this embodiment configuration, a cascode configuration of a normally-off type 91 thyristor and a power MO9FET, that is, a power MO9F on the cathode side of the Sl thyristor.
It has a configuration in which the drain sides of the ET are connected and both gate sides are connected to each other, and in addition, by effectively utilizing the low on-resistance feature of the Sl thyristor, it has high-speed switching performance. Thus, this type of power switching device with large capacity and high voltage resistance can be obtained. [Effects of the Invention] As detailed above, according to the present invention, low pressure. Using a low on-resistance field effect transistor and a normally-off, low voltage, low on-resistance static induction thyristor,
The drain side of the field effect transistor is connected in series in cascode to the cathode side of the static induction thyristor, and the gate sides of both are connected to each other, so that when the field effect transistor is turned off, the emitter is cut off. In order to promote the turn-off of the electrostatic induction thyristor, this turn-off time can be effectively shortened and its high-speed switching performance can be improved. Compared to conventional methods, especially when using a single transistor, the drive voltage of the device can be made extremely small, and the normally-off type of the static induction thyristor can be easily determined, allowing high-speed switching. It has features such as being able to realize element configurations with high capacity, high voltage resistance, and low cost.
【図面の簡単な説明】[Brief explanation of the drawing]
第１図はこの発明に係る複合形半導体装置の一実施例に
よる回路構成を示す結線図、第２図は同上装置の回路構
成を１チツプ上に集積化形成した場合の概要構成を模式
的に示す断面図であり、また、第３図は従来例でのバイ
ポーラトランジスタとパワーＭＯＳ ＦＥＴとによるカ
スコード形バイモス構造の回路構成を示す結線図、第４
図は同上第３図回路のバイポーラトランジスタにさらに
高圧のパワーＭＯ９ＦＥＴを接続したＦＧＴ構造の回路
構成を示す結線図、第５図（ａ）、（ｂ）は同上一般的
なＳｌサイリスタ（静電誘導形サイリスタ）の概要構成
を模式的に示す断面説明図、および図記号を示す説明図
である。
２・・・・パワー１１０９ ＦＥＴ （電界効果トラン
ジスタ）、３・・・ψフライホイールダイオード、Ｂ・
・・・Ｓｌサイリスタ（静電誘導形サイリスク）、７・
・・・負荷、８．８・・・・第１および第２の電源、Ｉ
Ｏ・・・・スイッチ、１１・・・・ツェナーダイオード
。
Ａ・・・・陽極端子、Ｓ・・・・ソース端子、Ｇ・・・
・ゲート端子。
代理人 大 岩 増 雄
第１図
６１ グＪＪｉｉす
第２図
手続補正帯（＠忙）
１、事件の表示 特願昭６２−２′：？２−７０７
５３、補正をする者
５、補止の対象
（１）明細書の特許請求の範囲の欄
（２）明細書の発明の詳細な説明の欄FIG. 1 is a wiring diagram showing the circuit configuration of an embodiment of the composite semiconductor device according to the present invention, and FIG. 2 is a schematic diagram showing the general configuration when the circuit configuration of the same device is integrated on one chip. FIG. 3 is a wiring diagram showing a circuit configuration of a cascode bimos structure including a bipolar transistor and a power MOS FET in a conventional example, and FIG.
The figure is a wiring diagram showing the circuit configuration of an FGT structure in which a high-voltage power MO9FET is further connected to the bipolar transistor of the circuit shown in Figure 3. Figures 5 (a) and (b) are the same as the general Sl thyristor (electrostatic induction FIG. 2 is an explanatory cross-sectional view schematically showing the general configuration of a type thyristor (type thyristor), and an explanatory view showing diagram symbols. 2...Power 1109 FET (field effect transistor), 3...ψ flywheel diode, B.
...Sl thyristor (electrostatic induction type thyristor), 7.
...Load, 8.8...First and second power supply, I
O...Switch, 11...Zener diode. A: Anode terminal, S: Source terminal, G...
・Gate terminal. Agent Masuo Oiwa Figure 1 61 Gu JJiisu Figure 2 Procedure Correction Band (@busy) 1. Indication of the case Patent application 1986-2':? 2-707
53. Person making the amendment 5, Subject of amendment (1) Claims column in the specification (2) Detailed description of the invention column in the specification
【図面の簡単な説明】[Brief explanation of the drawing]
６、補正の内容
（１）明細書の特許請求の範囲を別紙のとおり補正する
。
（２）同書２頁１行の「電界効果トランジスタ」を「金
属酸化膜半導体電界効果トランジスタ」と補正する。
（３）同書２頁２行のｒカスコードバイモス形」を「カ
スコードＢＩＭＯＳ （バイモス）形」と補正する。
（４）同書２頁１８〜１９行および２０行の「バイモス
」をｒＢＩＭＯｓ Ｊと補正する。
（５）同書３頁１７行の「バイモス」をｒＢＩＭＯｓ
Ｊと補正する。
（６）同書４頁３行の「バイモス」をｒＢＩＭＯｓ Ｊ
と補正する。
（７）同書５頁４行の「バイモス」をｒＢＩＭＯｓ Ｊ
と補正する。
（８）同書６頁１３行および１７行のｒ９ｗＪをｒ Ｓ
ＷＪと補正する。
（８）同書７頁５行のｒ９ｗＪを［５Ｉｌｌ」と補正す
るΦ（ｌＯ）同書７頁９〜ＬＯ行の「バイモス」をｒＢ
ＩＮ。
Ｓ」と補正する。
（１１）同書８頁１６行の「低圧、」を削除する。
（１２）同書１０頁２〜３行の「低圧（約５０ Ｖ）、
Ｊを削除する。
（１３）同書１３頁５行のｒ低圧、」を削除する。
（１４）同１ｔ １４頁８ 行ｒｌ） ｒ ｔ＜ イ％
スＪ ｙｋ ｒＢＩＭＯｓ Ｊと補正する。
以上
特許請求の範囲
少なくとも、低圧、低オン抵抗の電界効果トランジスタ
と、ノーマリオフ形工蔦オン抵抗の静電誘導形サイリス
タとを用い、前記静電誘導形サイリスタの陰極側に電界
効果トランジスタのドレイン側を直列に接続させると共
に、これらの両者のゲート側を相互に接続させて構成し
たことを特徴とする複合形半導体装置。6. Contents of the amendment (1) The claims of the specification will be amended as shown in the attached sheet. (2) "Field effect transistor" on page 2, line 1 of the same book is corrected to "metal oxide semiconductor field effect transistor." (3) Correct "r cascode BIMOS type" on page 2, line 2 of the same book to ``cascode BIMOS type''. (4) Correct "BIMOs" on page 2, lines 18-19 and 20 of the same book to rBIMOs J. (5) “Bimos” on page 3, line 17 of the same book as rBIMOs
Correct it with J. (6) rBIMOs J on page 4, line 3 of the same book
and correct it. (7) rBIMOs J on page 5, line 4 of the same book
and correct it. (8) r9wJ on page 6, lines 13 and 17 of the same book as rS
Correct with WJ. (8) Correct r9wJ on page 7, line 5 of the same book to [5Ill] Φ(lO) Correct “Bimos” on page 7, line 9 to LO of the same book to rB
IN. Correct it as "S". (11) Delete "low pressure" from page 8, line 16 of the same book. (12) “Low voltage (approximately 50 V),
Delete J. (13) Delete "r low pressure" in line 5 of page 13 of the same book. (14) Same 1t page 14 line 8 rl) r t< i%
Correct as J yk rBIMOs J. What is claimed is that at least a low voltage, low on-resistance field effect transistor and a normally-off type on-resistance electrostatic induction thyristor are used, and the cathode side of the electrostatic induction thyristor is connected to the drain side of the field effect transistor. What is claimed is: 1. A composite semiconductor device characterized in that the semiconductor devices are connected in series, and their gate sides are connected to each other.