[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH01113999A - 不揮発性メモリのストレステスト回路 - Google Patents

不揮発性メモリのストレステスト回路

Info

Publication number
JPH01113999A
JPH01113999A JP62272119A JP27211987A JPH01113999A JP H01113999 A JPH01113999 A JP H01113999A JP 62272119 A JP62272119 A JP 62272119A JP 27211987 A JP27211987 A JP 27211987A JP H01113999 A JPH01113999 A JP H01113999A
Authority
JP
Japan
Prior art keywords
bit line
voltage
stress
stress test
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62272119A
Other languages
English (en)
Inventor
Nobuaki Otsuka
伸朗 大塚
Junichi Miyamoto
順一 宮本
Shigeru Atsumi
渥美　滋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP62272119A priority Critical patent/JPH01113999A/ja
Priority to KR1019880014096A priority patent/KR910007438B1/ko
Priority to EP88118035A priority patent/EP0314180B1/en
Priority to DE88118035T priority patent/DE3882898T2/de
Priority to US07/341,287 priority patent/US4999813A/en
Publication of JPH01113999A publication Critical patent/JPH01113999A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリ、特に不揮発性メモリにおけるメ
モリセルトランジスタのドレインにストレス電圧を与え
てテストを行うためのストレステスト回路に関する。
（従来の技術） 不揮発性メモリ、たとえばＥＰＲＯＭ　（紫外線消去型
再書き込み可能な読み出し専用メモリ）のメモリセルは
、制御ｒ−｝と浮遊ゲートとが二層に形成された二属グ
ート構造のトランジスタからなる。メモリセルヘデータ
を書き込む場合には、制御ゲートに接続されているワー
ド線およびメモリセルトランジスタのドレインに接続さ
れているビ、ト線に高電圧の書き込み電圧ＶＰＰを印加
し、メモリセルトランジスタのソースは接地電位に固定
しておく。このとき、メモリセルは、ドレインヘの高電
圧印加によってチャネル領域のドレイン近傍に高電界を
加えられ、チャネルホットエレクトロンが発生し、この
エレクトロンは制御ゲートに印加された高電圧による電
界によって浮遊ゲートに注入される。このように浮遊ｙ
−トにエレクトロンが注入されたメモリセルトランジス
タは、制御ゲートから見た閾値が上昇することになシ、
この閾値の変化によってデータを記憶することになる。
第４図は従来のＥＰＲＯＭの一部を示している。ここで
、ビット線選択用トランジスタによシ接続されている信
号線もビット線に含めるとする。ＢＬ。
〜ＢＬｂは各一端側が共通接続されたビット線、１〜２
は上記ビット線ＢＬｌｌ−ＢＬｂに直列に挿入されてい
るビット線選択用トランジスタ、ＢＬｌ−ＢＬｍは前記
ビット線ＢＬａの他端側に分岐接続されたｍ本のビット
線、３〜４は上記ビット線ＢＬＩ　−ＢＬｒｎにそれぞ
れ直列に挿入されているビット線選択用トランジスタ、
（Ｍｌ　１　＋　”・＋　Ｍｎｓ　）〜（ＭＩｍ＋　”
”　＃　Ｍｎｆｎ）は上記各ビット線ＢＬＩ　−ＢＬｍ
の他端側にそれぞれｎ個づつ各ドレインが接続されてい
る浮遊ｒ−）型トランジスタからなるメモリセルである
。このように、前記ビット線ＢＬ、〜ＢＬｂの各他端側
には、それぞれｍ本（ｍ＝８　、１６など）のビット線
が分岐接続され、このｍ本のビット線には、それぞれ直
列にビット線選択用トランジスタが接続され、このｍ本
のビット線の各他端側には、それぞれｎ個づつメモリセ
ルの各ドレインが接続されている。
上記各メモリセルＭｌ　１　＝　Ｍｎｍはマトリクス状
に配置されておシ、それぞれソースが接地されておシ、
同一行のメモリセルの各制御ゲートには共通のワード線
ｗＬ、ｌ−ｗＬｎが接続されている。このワード線ＷＬ
、ｌ−ｗ′Ｌｎはロウデコーダ６によシ選択され、前記
各ビット線選択用トランジスタ１〜２．３〜４はカラム
デコーダ５によシ選択されるようになっておシ、ビット
線選択用トランジスタ１〜２の一端側に共通に書き込み
用トランジスタ７が接続されている。上記カラムデコー
ダ５は、通常の書き込みモードおよび読み出しモード等
においては１つのビット線を選択する。
いま、たとえばメモリセルＭｌＨに書き込みを行う場合
を考える。この場合、ビット線ＢＬＩとワード線ＷＬＩ
がそれぞれ選択されて高電圧が印加される。このとき、
ドレインがビット線ＢＬＩに接続されている他の（ｎ−
１）個のメモリセル（Ｍｎｓ　等）は非選択状態であり
、制御ｒ−）は接地電位が与えられているが、ドレイン
には高電圧が印加された状態になる。このように、ドレ
インに電気的ストレスが加えられているメモリセルＭｎ
１等は、ゲート酸化膜の膜質が悪い場合には浮遊ゲート
に注入されていたエレクトロンが抜は出すおそれがあり
、−度書き込まれたデータが消えてしまうおそれがある
。
そこで、上記メモリセルのドレイン側のデータ保持特性
を知るための信頼性試験（ストレステスト）が行われて
いる。この試験は、全てのメモリセルにデータを書き込
んだ後、ビット線に高電圧を加え、ワード線を非選択状
態にすることによシ行われるが、全てのメモリセルに対
して試験を行うためには、列アドレスがＭビットの場合
にはび本のビット線に対して順次試験を行う必要があシ
、試験時間が極めて長くなる。
この試験時間を短縮するため、従来はＥＰＲＯＭ内に内
部テスト機能を備えている。この内部テスト機能による
テストモードでは、カラムデコーダ５から出力される全
てのデコード信号を高電圧とし。
全てのビット線選択トランジスタ１〜４等を同時に導通
状態にし、さらに書き込み用トランジスタ７のドレイン
およびゲートにデータ書き込み時と同様に書き込み用高
電圧ＶＰＰを印加する。このとき、−例としてビット線
ＢＬｌの状態に注目してみると、第５図に示するよ々回
路となる。ここで、８は前記第４図では図示を省略した
がビット線電位クランプ用のフラング回路であり、前記
書き込み用トランジスタ７とビット線選択用トランジス
タ１〜２の一方端との接続点（ノードａ）と接地端との
間に接続されている。このフラング回路８は、ストレス
試験時に動作して上記ノード１の電位をクランプし、ス
トレス試験時にビット線の電位を通常の書き込み状態に
おける電位に抑える役目を果たしている。このストレス
試験時に、ビット線ＢＬＩに接続されているメモリセル
Ｍｌｌ〜ＭｎＩは、各Ｐ−）が接地電位でちるので全て
非導通状態となっておシ、上記ビット線ＢＬＩの電荷を
放電する経路は存在しない。このため、クランプ回路８
によシフラングされたノードａと同じ電圧が全てのメモ
リセルＭｌｌ〜Ｍｎｌのドレインに印加され、その信頼
性のチエツクが行われる。そして、他の全てのビット線
においても、上記ビット線ＢＬＩと同様なストレス試練
が同時に行われている。
ところで、第６図に示すように、あるピッド線（たとえ
ばＢＬｒｎ）においてビット線と接地端との間で電流リ
ーク経路が生じるような不良が存在した場合を考える。
このリーク経路は、ビット線およびあるメモリセルのド
レインと、半導体基板あるいはワード線との短絡等、種
々の原因が考えられる。このような不良が存在するデバ
イスに前記ストレステストを行った場合、書き込み用ト
ランジスタ７のドレインに書き込み電圧ＶＰＰを与えて
いるノードから書き込み用トランジスタ７、ビット線選
択トランジスタ１，４（いずれも導通状態になりている
）を経てビット線ＢＬＩＴ１および不良リーク箇所９を
通じて接地端までの電流リーク経路が形成される。これ
によシ、前記書き込み用トランジスタ７、ビット線選択
トランジスタ１，４およびこれらを接続する配線の寄生
抵抗等による電圧降下が生じ、前記ノードａの電圧Ｖａ
／は電流＋７−りが存在しない場合の電圧Ｖ＆よりも低
くなシ、さらにビット線選択トランジスタ１とビット線
選択トランジスタ３〜４との接続点（ノードｂ）の電位
ｖｂは上記ノードａの電圧Ｖａ’よりも低くなる。
しかし、この場合、前記ノードａの電圧Ｖａは、通常の
書き込み状態において非選択状態のメモリセルのドレイ
ンに印加される電位と等しくなるようにクランプ回路８
により設定しているので、ストレステスト時には全ての
ビット線に前記ノードａの電圧Ｖａと等しい電圧が印加
されることが必要である。第６図に示したように不良リ
ーク箇所９が存在すると、この不良リーク箇所９のある
ビット線ＢＬｎ１の電位は勿論であるが、このビット線
ＢＬｍに共通接続されている他の正常なビット線ＢＬＩ
等にも前記ノード１の電圧Ｖａ’と同じ電圧しか印加さ
れないことになシ、この正常なビット線に接続されてい
るメモリセルに対しては十分なストレステストが行われ
ないことになってしまう。また、不良リーク箇所９の存
在によって前記ノードａの電位Ｖａ’が正常時の電位Ｖ
ａよりも低くなることにより、上記ノードａに接続され
ているビット線ＢＬ、以外のビット線ＢＬｂ等について
もストレステスト時の印加電圧が不十分なレベルとなっ
てしまう。つまり、前記１個の書き込み用トランジスタ
２により書き込み電圧が供給される全てのビット線のう
ち１本でも接地端への不良リーク経路を持うたビット線
が存在すると、上記全てのビット線の印加ストレス電圧
が不十分なレベルとなり、これによってメモ・リセルの
データ保存の４ｇ頼性が不十分であシながらストレステ
ストを合格してしまうメモリセルを検出できなくなるお
それがある。
なお、不良の存在するビット線は、ストレステスト以外
のテストで検出されてリダンダンシ等によって正常なカ
ラムに置換されて救済される可能性はあるが、前記した
ようにデータ保持特性が不十分でアシながらストレステ
スト時の印加ストレス電圧が不十分なために、ストレス
テストを合格してしまった前記不良の存在するビット線
以外にドレインが接続された不良メモリセルが存在した
としても、それは検出されないままとなりてしまう。
（発明が解決しようとする問題点） 本発明は、上記したように浮遊ゲート型トランジスタか
らなるメモリセルのデータ保持特性信頼性チエツクのた
めのストレステストに際して不良リーク箇所のある不良
ビット線が存在すると、それ以外の正常なビット線には
正規のストレス電圧が印加されなくなることに起因する
問題点を解決すべくなされたもので、上記のような不良
ビット線が存在しても全てのビット線に正規のストレス
電圧を印加することが可能になり、メモリセルのストレ
ステストを正確に行うことが可能な不揮発性メモリのス
トレステスト回路を提供すること金目的とする。　　　
゛ ［発明の構成コ （問題点を解決するための手段） 本発明の不揮発性メモリのストレステスト回路は、不揮
発性メモリの各ビット線にそれぞれ直列にビット線選択
トランジスタに比べて相互コンダクタンスの低いＭＯＳ
トランジスタの各一端を接続し、ストレステスト時に上
記各ＭＯＳトランジスタの他端をストレス電圧供給ノー
ドに接続すると共に上記各ＭＯＳトランジスタが導通状
態になるようにゲート制御を行うようにしてなることを
特徴とする。
（作用） ストレステスト時には、相互コンダクタンスの低いトラ
ンジスタを介してビット線にストレス電圧が印加される
。したがって、不良リーク箇所のあるビット線が存在し
、電流リークパスが形成されても、その１４ス内での電
圧降下はビット線ごとに直列接続された前記相互コンダ
クタンスの小さなトランジスタにおける降下が大きくな
り、不良の存在するビット線のストレス電圧は大きく降
下するが、正常なビット線に印加されるストレス電圧は
十分なレベルが確保され、メモリセルのデータ保持特性
の信頼性を正確にチエツクすることが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図はＥＰＲＯＭの一部を示しておυ、第４図および
第５図を参照して前述した従来のＥＦＲＯＭに比べて、
各ビット線（ＢＬＩ　−ＢＬｍ等）の各一端側にそれぞ
れ直列にストレステストのオン／オフ制御用のＭＯＳ　
トランジスタ１０・・・を接続し、このＭＯＳ　トラン
ジスタ１０・・・の各他端側をストレス電圧印加回路１
１の出力ノードＣに共通に接続し、前記クランプ回路８
を省略している点が異なり、その他は第４図中と同一符
号を付している。
上記ストレス電圧印加回路１１は、書き込み電圧ノード
と接地端との間に、ＭＯＳ　トランジスタ１２およびク
ランプ回路１３が直列に接続されている。
上記ＭＯＳトランジスタ１２は、前記書き込み用トラン
ジスタ２と同じサイズであり、そのゲートには書き込み
電圧ＶＰｐが印加されている。上記クランプ回路１３は
、前記クランプ回路８と同じ構成であり、ＭＯＳ　トラ
ンジスタ１４とダミー用メモリセルトランジスタ１５と
が直列に接続されておシ、これらのゲートはストレステ
ストモードのときに書き込み電圧ＶｐＩ）が与えられる
。上記ダミー用メモリセルトランジスタ１５は、メモリ
セルトランジスタＭｌ　１　＝　Ｍｎｍ等と同じ特性の
ものである。したがって、上記ストレス゛電圧印加回路
１１の出力ノードＣの電圧Ｖｃは、ストレステストモー
ド時に前記第４図に示したノードａと同じレベルの電圧
Ｖａ、つまり書き込み状態において非選択状態にあるメ
モリセルのドレインに印加されるのと同電圧になる。
また、前記ＭＯＳトランジスタ１０・・・の各ｙ−トに
共通に信号線１６が接続されておシ、この信号線１６は
通常は接地電圧であるがストレステストモードのときに
は書き込み電圧ＶｐＰに設定される。
したがって、ストレステストモードのときには上記ＭＯ
Ｓトランジスタ１０・・・は導通状態になる。ここで、
このＭＯＳ　トランジスタ１０・・・は、ビット線選択
トランジスタ１〜４等に比べて相互コンダクタンス（−
）が非常に低い、つまりチャネル幅Ｗとチャネル長りと
の比−が非常に小さく設定されており、導通状態におけ
る等価抵抗が前記クランプ回路１３に比べて非常に大き
くなりている。
上記ＥＰＲＯＭにおいて、通常の書き込み、読み出し動
作時にはＭＯＳ　トランジスタ１０・・・が非導通状態
になっておシ、従来と同様の動作が可能である。
これに対して、ストレステストモードのときには、スト
レス電圧印加回路１１は出力ノードＣにストレス電圧Ｖ
ｃが発生し、ＭＯＳ　トランジスタ１０・・・は導通状
態になっている。このとき、ビット線選択トランジスタ
１〜４等のｆ−）には接”地電位を与え、このトランジ
スタ１〜４等を非導通状態にする◎また、全てのワード
線ＷＬ　１　＝　ＷＬ、を接地電位にし、全てのメモリ
セルトランジスタＭｌ　１　”＝　Ｍｎｍ等を非導通状
態にする。このように、全てのピ。
ト線選択トランジスタ１〜４等およびメモリセルトラン
ジスタＭｌｌ〜Ｍｎｍ等が非導通状態であると、ビット
線の電荷を放電する電流経路は存在しないので、ＭＯＳ
　トランジスタ１０・・・の等価抵抗が非常に大きくて
も、ストレス電圧印加回路１１の出力ノードＣの電圧Ｖ
ｃが各ビット線に与えられることになる。即ち、全ての
ビット線に正規のストレス電圧が印加されることになシ
、ストレステストが行われることになる。
ところで、前記ストレス電圧印加回路１１は、ストレス
テスト時に出力ノードＣの電圧がストレス電圧Ｖｃにな
るようにトランジスタ１２およびクランプ回路１３の設
定が行われておシ、この電圧は第２図に示すように上記
トランジスタ１２の負荷特性１２にとクランプ回路１３
の電流特性１３にとによシ決定されている。ここで、ス
トレステスト時に、第３図に示すようにあるビット線Ｂ
Ｌ、に接地端への電流リーク経路９が存在する場合を考
える。この場合、前記出力ノードＣからＭＯＳ　トラン
ジスタ１０、上記不良ビット線ＢＬ２および上記不良箇
所（電流リーク経路９）を通じて電荷が放電されること
になる。しかし、前述したように、上記ＭＯＳトランジ
スタ１０のｑｍを非常に小さく、つまり等価抵抗をクラ
ンプ回路１３に比べて非常に大きく設定しているので、
第２図に示した電流特性１３Ａは上側へ僅かにシフトし
た電流特性１３Ａ′になるだけであシ、電流リークによ
る前記出力ノードＣの′電圧Ｖｃ’の降下（＝　Ｖｃ　
−Ｖｃ’　）は十分に／ＪＳさイレペルに抑えられる。
したがって、従来とは異なυ、あるビット線にリーク不
良が存在しても、他の正常なビット線および上記不良ビ
ット線に印加されるストレス電圧は十分なレベルが確保
され、メモリセルのデータ保持特性の（Ｋ頼性チエツク
が正確に行われることになる。
なお、前記ＭＯＳトランジスタ１０・・・はｑｍが小さ
く、サイズ的にも小さいので、全ビット線にそれぞれ１
個づつ接続することはノｅターン的に因難で−はなく、
またビット線容量の増大も極小であシ、問題はない。
さらに、通常、書き込みモードからベリファイモードへ
移行する際、書き込みモードのときに高電圧になってい
たビット線を通常読み出し時のビット線電圧にリセット
するためのリセット用トランジスタを設けるが、このリ
セット用トランジスタと前記各ビット線に直列に挿入さ
れているＭＯＳトランジスタ１０・・・と全共用すれば
、従来と同じパターンを使用できる。この場合、上記Ｍ
ＯＳトランジスタ１０・・・のゲート電位、ソース電位
をモードに応じて切り換える必要がある。
また、ＥＰＲＯＭのカラムの本数によって前記書き込み
用トランジスタ７ｔ−複数設ける場合が考えられるが、
その場合、従来は第５図に示したストレス電圧クランプ
回路８も書き込み用トランジスタの数だけ設ける必要が
あった。しかし、本発明のストレステスト回路によれば
、前記１個のストレス電圧印加回路１ノを書き込み用ト
ランジスタ７の数に拘らず全てのカラムに共通に使用す
ることができる。
［発明の効果コ 上述したように本発明の不揮発性メモリのストレステス
ト回路によれば、不良リーク箇所のある不良ビット線が
存在しても、他の正常なビット線には正規のストレス電
圧を印加することが可能になシ、メモリセルのデータ保
持特性の信頼性チエツクを正確に行うことができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るＥＰＲＯＭの一部を示
す回路図、第２図は第１図中のストレス電圧印加回路の
特性を示す図、第３図は第１図中に不良リーク箇所が存
在する場合における関連部分を取り出して示す回路図、
第４図は従来のＫＦＲＯＭの一部を示す回路図、！＠５
図は第４図中の一部を取シ出して示す回路図、第６図は
第４図のＥＦＲＯＭに不良リーク箇所が存在する場合に
おける一部を取り出して示す回路図である。 １〜４・・・ビット線選択用トランジスタ、５・・・カ
ラムデコーダ、６・・・ロウデコーダ、７・・・書き込
み用トランジスタ、９・・・不良リーク箇所、１０・・
・テスト制御スイッチ用トランジスタ、１）・・・スト
レス電圧印加回路、ＢＬ、〜ＢＬｂ、　ＢＬｌ−ＢＬｍ
−・・ビット線、ＷＬ　１　＝　Ｗ−１・・ワード線、
Ｍ１１〜Ｍｎｍ・・・メモリセル。 出願人代理人　　弁理士　　鈴　江　武　彦第２図 第３図 第４　図 第　５　ロ Ｖｐｐ 第６ｒＭ

Claims (2)

    【特許請求の範囲】
  1. （１）不揮発性メモリの各ビット線にそれぞれ直列に、
    ビット線選択トランジスタに比べて相互コンダクタンス
    の低いＭＯＳトランジスタの各一端を接続し、ストレス
    テスト時に上記各ＭＯＳトランジスタの他端をストレス
    電圧供給ノードに接続すると共に上記各ＭＯＳトランジ
    スタが導通状態になるようにゲート制御を行うようにし
    てなることを特徴とする不揮発性メモリのストレステス
    ト回路。
  2. （２）前記ＭＯＳトランジスタは、不揮発性メモリがプ
    ログラムモードからベリファイモードへ移行するために
    ビット線電圧を接地電圧にリセットするためのリセット
    用トランジスタを共用しておりこのＭＯＳトランジスタ
    の他端を前記ストレステスト時およびベリファイモード
    への移行時に応じて前記ストレス電圧供給ノードおよび
    接地端へ切換接続するようにしてなることを特徴とする
    前記特許請求の範囲第１項記載の不揮発性メモリのスト
    レステスト回路。
JP62272119A 1987-10-28 1987-10-28 不揮発性メモリのストレステスト回路 Pending JPH01113999A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP62272119A JPH01113999A (ja) 1987-10-28 1987-10-28 不揮発性メモリのストレステスト回路
KR1019880014096A KR910007438B1 (ko) 1987-10-28 1988-10-28 불휘발성기억장치
EP88118035A EP0314180B1 (en) 1987-10-28 1988-10-28 Nonvolatile semiconductor memory having a stress test circuit
DE88118035T DE3882898T2 (de) 1987-10-28 1988-10-28 Nichtflüchtiger Halbleiterspeicher mit Belastungsprüfschaltung.
US07/341,287 US4999813A (en) 1987-10-28 1989-04-20 Nonvolatile semiconductor memory having a stress test circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62272119A JPH01113999A (ja) 1987-10-28 1987-10-28 不揮発性メモリのストレステスト回路

Publications (1)

Publication Number Publication Date
JPH01113999A true JPH01113999A (ja) 1989-05-02

Family

ID=17509353

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62272119A Pending JPH01113999A (ja) 1987-10-28 1987-10-28 不揮発性メモリのストレステスト回路

Country Status (5)

Country Link
US (1) US4999813A (ja)
EP (1) EP0314180B1 (ja)
JP (1) JPH01113999A (ja)
KR (1) KR910007438B1 (ja)
DE (1) DE3882898T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004159A (ja) * 2006-06-21 2008-01-10 Toshiba Corp 半導体記憶装置及びそのテスト方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268319A (en) 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
DE3920871A1 (de) * 1989-06-26 1991-01-03 Siemens Ag Integrierter halbleiterspeicher
WO1990009024A1 (de) * 1989-01-26 1990-08-09 Siemens Aktiengesellschaft Integrierter halbleiterspeicher
EP0617363B1 (en) 1989-04-13 2000-01-26 SanDisk Corporation Defective cell substitution in EEprom array
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
KR920001080B1 (ko) * 1989-06-10 1992-02-01 삼성전자 주식회사 메모리소자의 데이타 기록 방법 및 테스트 회로
US5258954A (en) * 1989-06-30 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory including circuitry for driving plural word lines in a test mode
JP2558881B2 (ja) * 1989-06-30 1996-11-27 株式会社東芝 半導体メモリ装置
FR2650109B1 (fr) * 1989-07-20 1993-04-02 Gemplus Card Int Circuit integre mos a tension de seuil ajustable
JP3384409B2 (ja) * 1989-11-08 2003-03-10 富士通株式会社 書換え可能な不揮発性半導体記憶装置及びその制御方法
WO1992006475A1 (en) * 1990-10-02 1992-04-16 Kabushiki Kaisha Toshiba Semiconductor memory
JPH04225182A (ja) 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置
KR960007478B1 (ko) * 1990-12-27 1996-06-03 가부시키가이샤 도시바 반도체장치 및 반도체장치의 제조방법
JPH0756759B2 (ja) * 1990-12-27 1995-06-14 株式会社東芝 スタティック型半導体記憶装置
JP3237127B2 (ja) * 1991-04-19 2001-12-10 日本電気株式会社 ダイナミックランダムアクセスメモリ装置
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
US5255230A (en) * 1991-12-31 1993-10-19 Intel Corporation Method and apparatus for testing the continuity of static random access memory cells
US5400343A (en) * 1992-02-28 1995-03-21 Intel Corporation Apparatus and method for defective column detection for semiconductor memories
JPH05274895A (ja) * 1992-03-26 1993-10-22 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JP2557594B2 (ja) * 1992-04-16 1996-11-27 株式会社東芝 半導体記憶装置
JP3526894B2 (ja) * 1993-01-12 2004-05-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP3130705B2 (ja) * 1993-06-25 2001-01-31 株式会社東芝 半導体メモリ回路
US5398203A (en) * 1993-09-01 1995-03-14 Cypress Semiconductor Corporation Memory programming load-line circuit with dual slope I-V curve
US5638322A (en) * 1995-07-19 1997-06-10 Cypress Semiconductor Corp. Apparatus and method for improving common mode noise rejection in pseudo-differential sense amplifiers
US5559745A (en) * 1995-09-15 1996-09-24 Intel Corporation Static random access memory SRAM having weak write test circuit
US5917766A (en) * 1996-05-28 1999-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device that can carry out read disturb testing and burn-in testing reliably
US6259631B1 (en) * 1996-09-13 2001-07-10 Texas Instruments Incorporated Row drive circuit equipped with feedback transistors for low voltage flash EEPROM memories
KR19980034731A (ko) * 1996-11-08 1998-08-05 김영환 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법
US6671769B1 (en) * 1999-07-01 2003-12-30 Micron Technology, Inc. Flash memory with fast boot block access
US6256241B1 (en) 2000-03-30 2001-07-03 Intel Corporation Short write test mode for testing static memory cells
DE602004009078T2 (de) * 2004-10-15 2008-06-19 Stmicroelectronics S.R.L., Agrate Brianza Speicherordnung
US20070030019A1 (en) 2005-08-04 2007-02-08 Micron Technology, Inc. Power sink for IC temperature control
EP1845532B1 (en) * 2006-04-12 2009-04-01 STMicroelectronics S.r.l. A column decoding system for semiconductor memory devices implemented with low voltage transistors
US7692975B2 (en) * 2008-05-09 2010-04-06 Micron Technology, Inc. System and method for mitigating reverse bias leakage
DE102014115204B4 (de) * 2014-10-20 2020-08-20 Infineon Technologies Ag Testen von Vorrichtungen
US9830998B2 (en) 2015-05-19 2017-11-28 Sandisk Technologies Llc Stress patterns to detect shorts in three dimensional non-volatile memory
CN112349333B (zh) * 2020-11-25 2021-11-09 长江存储科技有限责任公司 一种存储器cmos电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57100690A (en) * 1980-12-12 1982-06-22 Toshiba Corp Nonvolatile semiconductor memory
JPS63153797A (ja) * 1986-12-17 1988-06-27 Fujitsu Ltd 書込み可能なリ−ドオンリメモリ
JPS63258000A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612630A (en) * 1984-07-27 1986-09-16 Harris Corporation EEPROM margin testing design
JPS6161480A (ja) * 1984-08-31 1986-03-29 Shimadzu Corp 圧電素子の制御方法及び装置
FR2581231B1 (fr) * 1985-04-26 1991-05-03 Eurotechnique Sa Memoire morte programmable electriquement
JPS61289600A (ja) * 1985-06-17 1986-12-19 Fujitsu Ltd 半導体記憶装置
JPS62114200A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体メモリ装置
JPS62177799A (ja) * 1986-01-30 1987-08-04 Toshiba Corp 半導体記憶装置
US4819212A (en) * 1986-05-31 1989-04-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with readout test circuitry

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57100690A (en) * 1980-12-12 1982-06-22 Toshiba Corp Nonvolatile semiconductor memory
JPS63153797A (ja) * 1986-12-17 1988-06-27 Fujitsu Ltd 書込み可能なリ−ドオンリメモリ
JPS63258000A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004159A (ja) * 2006-06-21 2008-01-10 Toshiba Corp 半導体記憶装置及びそのテスト方法
US7512004B2 (en) 2006-06-21 2009-03-31 Kabushiki Kaisha Toshiba Semiconductor memory device having stacked gate including charge accumulation layer and control gate and test method thereof

Also Published As

Publication number Publication date
DE3882898D1 (de) 1993-09-09
US4999813A (en) 1991-03-12
KR910007438B1 (ko) 1991-09-26
EP0314180A2 (en) 1989-05-03
KR890007298A (ko) 1989-06-19
EP0314180B1 (en) 1993-08-04
EP0314180A3 (en) 1990-12-19
DE3882898T2 (de) 1993-11-18

Similar Documents

Publication Publication Date Title
JPH01113999A (ja) 不揮発性メモリのストレステスト回路
US6510082B1 (en) Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
US6529412B1 (en) Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
KR100198912B1 (ko) 비휘발성 반도체 메모리
KR900006144B1 (ko) 불휘발성 반도체기억장치
JP3625383B2 (ja) 不揮発性半導体メモリ装置
JP2001057088A (ja) Ｎａｎｄ型不揮発性メモリ
JPH06267300A (ja) 不揮発性半導体記憶装置と半導体装置及びその試験方法
JPH06176585A (ja) 半導体記憶装置
TWI232463B (en) Nonvolatile semiconductor storage device and row-line short defect detection method
KR100491912B1 (ko) 불휘발성 반도체 메모리
US4905194A (en) Semiconductor memory device with a circuit for analyzing defects in word-lines
KR20020091581A (ko) 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치
US20100054071A1 (en) Semiconductor memory device
EP0862184B1 (en) Semiconductor storage device capable of accurately collectively executing erase verify operation on all memory cells
US6163481A (en) Flash memory wordline tracking across whole chip
KR0145164B1 (ko) 워드선 용장 비휘발성 반도체 메모리
US6407944B1 (en) Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices
JP2000195300A (ja) フラッシュメモリ及びその試験方法
JP3574322B2 (ja) 不揮発性半導体メモリの冗長方法
JP3267301B2 (ja) 検査回路を有する回路装置
JP4392404B2 (ja) 仮想接地型不揮発性半導体記憶装置
US5786702A (en) Method for detecting defects in integrated-circuit arrays
JP3360855B2 (ja) 一括消去型不揮発性半導体記憶装置およびその試験方法
JPH11167800A (ja) 半導体記憶装置