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JPH0993052A - Multi-input differential amplifier circuit - Google Patents

Multi-input differential amplifier circuit

Info

Publication number
JPH0993052A
JPH0993052A JP24630595A JP24630595A JPH0993052A JP H0993052 A JPH0993052 A JP H0993052A JP 24630595 A JP24630595 A JP 24630595A JP 24630595 A JP24630595 A JP 24630595A JP H0993052 A JPH0993052 A JP H0993052A
Authority
JP
Japan
Prior art keywords
input
differential amplifier
amplifier circuit
terminal
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24630595A
Other languages
Japanese (ja)
Inventor
Hiroshi Tachimori
央 日月
Tetsuji Tanaka
哲司 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP24630595A priority Critical patent/JPH0993052A/en
Publication of JPH0993052A publication Critical patent/JPH0993052A/en
Pending legal-status Critical Current

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Abstract

PROBLEM TO BE SOLVED: To provide a multi-input differential amplifier circuit by which a dynamic range can be expanded, circuit scale can be reduced and power consumption can be saved. SOLUTION: Currents are respectively separately supplied to pMOS transistors PT10 and PT11 constituting a differential pair and pMOS transistors PT20 and PT21 constituting a differential pair for each differential pair by pMOS transistors PT01 and PT02 constituting a current mirror circuit together with a pMOS transistor PT1 of a bias part 11. The output signal of a differential amplifier part 12a is inputted through a source follower part 13 constituted of pMOS transistors PT2 and PT3 to a push-pull output part 14 constituted of a pMOS transistor PT4 , nMOS transistor NT3 , resistor R10 and capacitor C10 , inverted and outputted to an output terminal TOUT.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、2対以上の正と負
の入力端子を有する多入力差動増幅回路に関するもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-input differential amplifier circuit having two or more pairs of positive and negative input terminals.

【0002】[0002]

【従来の技術】従来の多入力差動増幅回路、たとえば、
MOS型4端子入力差動増幅回路を例として、従来の技
術について説明する。図10はMOS型4端子入力差動
増幅回路10の回路図である。図10に示すように、こ
の差動増幅回路はバイアス部11、差動増幅部12、ソ
ースフォロワ部13およびプッシュプル出力部14から
構成されている。図10において、PT0 ,PT1 ,P
2 ,PT3 ,PT4 ,PT10,PT11,PT20,PT
21はpチャネルMOS(以下pMOSという)トランジ
スタ、NT1 ,NT2 ,NT3 はnチャネルMOS(以
下nMOSという)トランジスタ、CUR1 は電流源、
10は抵抗素子、C10は容量素子、T10,T11,T20
21は入力端子、TOUT は出力端子をそれぞれ示してい
る。また、15と16はそれぞれ電源電圧VDDおよび電
源電圧VSSの供給線を示している。
2. Description of the Related Art A conventional multi-input differential amplifier circuit, for example,
A conventional technique using a MOS 4-terminal input differential amplifier circuit as an example.
The technique will be described. Figure 10 is a MOS type 4-terminal input differential
3 is a circuit diagram of the amplifier circuit 10. FIG. As shown in FIG.
The differential amplifier circuit of the bias section 11, the differential amplifier section 12,
From the follower section 13 and push-pull output section 14
It is configured. In FIG. 10, PT0, PT1, P
T2, PTThree, PTFour, PTTen, PT11, PT20, PT
twenty oneIs a p-channel MOS (hereinafter referred to as pMOS) transition
Star, NT1, NT2, NTThreeIs an n-channel MOS (below
Lower nMOS) transistor, CUR1Is the current source,
RTenIs a resistance element, CTenIs a capacitive element, TTen, T11, T20,
T twenty oneIs the input terminal, TOUTShows the output terminals respectively
You. Further, 15 and 16 are power supply voltage V, respectively.DDAnd electricity
Source voltage VSSShows the supply line of.

【0003】図10に示す4端子入力差動増幅回路10
においては、pMOSトランジスタPT0 ,PT1 ,P
2 がカレントミラー回路を構成し、また、nMOSト
ランジスタNT1 ,NT2 もカレントミラー回路を構成
している。
A 4-terminal input differential amplifier circuit 10 shown in FIG.
, PMOS transistors PT 0 , PT 1 , P
T 2 constitutes a current mirror circuit, and the nMOS transistors NT 1 and NT 2 also constitute a current mirror circuit.

【0004】pMOSトランジスタPT1 のソースが電
源電圧VDDの供給線15に接続され、pMOSトランジ
スタPT1 のゲートとドレインが接続され、これらの接
続点によりノードND1 が構成されている。ノードND
1 と電源電圧VSSの供給線16との間に、電流源CUR
1 が接続されている。pMOSトランジスタPT1 およ
び電流源CUR1 によって、バイアス部11が構成され
ている。
The source of the pMOS transistor PT 1 is connected to the supply line 15 for the power supply voltage V DD , the gate and drain of the pMOS transistor PT 1 are connected, and the node ND 1 is constituted by these connection points. Node ND
1 and the supply line 16 of the power supply voltage V SS , a current source CUR
1 is connected. The pMOS transistor PT 1 and the current source CUR 1 form a bias unit 11.

【0005】pMOSトランジスタPT0 のソースが電
源電圧VDDの供給線15に接続されている。そして、p
MOSトランジスタPT0 のゲートがノードND1 に接
続され、バイアス部11のpMOSトランジスタPT1
と共にカレントミラー回路が構成され、pMOSトラン
ジスタPT0 のドレインに電流源CUR1 の電流I1
応じた電流が供給される。
The source of the pMOS transistor PT 0 is connected to the supply line 15 for the power supply voltage V DD . And p
The gate of the MOS transistor PT 0 is connected to the node ND 1, and the pMOS transistor PT 1 of the bias section 11 is connected.
Together with this, a current mirror circuit is formed, and a current corresponding to the current I 1 of the current source CUR 1 is supplied to the drain of the pMOS transistor PT 0 .

【0006】pMOSトランジスタPT10,PT11,P
20,PT21のソース同士が接続され、これらの接続点
によりノードND2 が構成されている。ノードND2
pMOSトランジスタPT0 のドレインと接続されてい
る。pMOSトランジスタPT11,PT21のドレイン同
士が接続され、これらの接続点によりノードND3 が構
成されている。ノードND3 にnMOSトランジスタN
1 のドレインが接続されている。また、pMOSトラ
ンジスタPT10,PT20のドレイン同士が接続され、こ
れらの接続点によりノードND4 が構成されている。ノ
ードND4 にnMOSトランジスタNT2 のドレインが
接続されている。さらに、nMOSトランジスタN
1 ,NT2 のゲートがノードND3 に接続され、ソー
スが電源電圧VSSの供給線16に接続されている。pM
OSトランジスタPT10,PT20,PT11,PT21のゲ
ートがそれぞれ入力端子T10,T20,T11,T21に接続
されている。上述した素子およびそれらの接続により、
回路の差動増幅部12が構成されている。なお、pMO
SトランジスタPT10,PT20,PT11,PT21の基板
ノードはソースノードND2 に接続されているが、電源
電圧VDDの供給線16に接続しても良い。
PMOS transistors PT 10 , PT 11 , P
The sources of T 20 and PT 21 are connected to each other, and the node ND 2 is constituted by these connection points. The node ND 2 is connected to the drain of the pMOS transistor PT 0 . The drains of the pMOS transistors PT 11 and PT 21 are connected to each other, and a node ND 3 is constituted by the connection point of these. The nMOS transistor N is connected to the node ND 3.
The drain of T 1 is connected. Further, the drains of the pMOS transistors PT 10 and PT 20 are connected to each other, and a node ND 4 is formed by the connection point thereof. The drain of the nMOS transistor NT 2 is connected to the node ND 4 . In addition, the nMOS transistor N
The gates of T 1 and NT 2 are connected to the node ND 3 , and the sources are connected to the supply line 16 of the power supply voltage V SS . pM
The gate of the OS transistor PT 10, PT 20, PT 11 , PT 21 is connected to the input terminal T 10, T 20, T 11 , T 21 , respectively. Due to the above-mentioned elements and their connection,
A differential amplifier section 12 of the circuit is configured. Note that pMO
The substrate nodes of the S transistors PT 10 , PT 20 , PT 11 and PT 21 are connected to the source node ND 2 , but they may be connected to the supply line 16 of the power supply voltage V DD .

【0007】pMOSトランジスタPT2 のソースが電
源電圧VDDの供給線15に接続されている。そして、p
MOSトランジスタPT2 のゲートがノードND1 に接
続され、バイアス部11のpMOSトランジスタPT1
と共にカレントミラー回路が構成され、pMOSトラン
ジスタPT2 のドレインに電流源CUR1 の電流I1
応じた電流が供給される。pMOSトランジスタPT2
のドレインがpMOSトランジスタPT3 のソースと接
続され、これらの接続点によりノードND5 が構成され
ている。pMOSトランジスタPT3 のゲートがノード
ND4 に接続され、pMOSトランジスタPT3 のドレ
インが電源電圧VSSの供給線16に接続されている。p
MOSトランジスタPT2 およびpMOSトランジスタ
PT3 によって、ソースフォロワ部13が構成されてい
る。
The source of the pMOS transistor PT 2 is connected to the supply line 15 for the power supply voltage V DD . And p
The gate of the MOS transistor PT 2 is connected to the node ND 1, and the pMOS transistor PT 1 of the bias unit 11 is connected.
Together with this, a current mirror circuit is formed, and a current corresponding to the current I 1 of the current source CUR 1 is supplied to the drain of the pMOS transistor PT 2 . pMOS transistor PT 2
Is connected to the source of the pMOS transistor PT 3 , and a node ND 5 is constituted by these connection points. The gate of the pMOS transistor PT 3 is connected to the node ND 4, and the drain of the pMOS transistor PT 3 is connected to the supply line 16 of the power supply voltage V SS . p
The source follower unit 13 is composed of the MOS transistor PT 2 and the pMOS transistor PT 3 .

【0008】pMOSトランジスタPT4 のソースが電
源電圧VDDの供給線15に接続され、一方、nMOSト
ランジスタNT3 のソースが電源電圧VSSの供給線16
に接続されている。また、pMOSトランジスタPT4
のドレインがnMOSトランジスタNT3 のドレインと
接続され、これらの接続点によりノードND6 が構成さ
れている。pMOSトランジスタPT4 のゲートがノー
ドND5 に接続され、nMOSトランジスタNT3 のゲ
ートがノードND4 に接続されている。ノードND6
ノードND4 との間に、位相補償用の抵抗素子R10およ
び容量素子C10が直列に接続され、さらに、ノードND
6 に出力端子TOUT が接続されている。上記の素子およ
びそれらの接続によって、プッシュプル出力部14が構
成されている。
The source of the pMOS transistor PT 4 is connected to the supply line 15 of the power supply voltage V DD , while the source of the nMOS transistor NT 3 is supplied to the supply line 16 of the power supply voltage V SS.
It is connected to the. In addition, pMOS transistor PT 4
Is connected to the drain of the nMOS transistor NT 3 , and a node ND 6 is constituted by these connection points. The gate of the pMOS transistor PT 4 is connected to the node ND 5, and the gate of the nMOS transistor NT 3 is connected to the node ND 4 . A resistor element R 10 and a capacitor element C 10 for phase compensation are connected in series between the node ND 6 and the node ND 4, and further, the node ND
The output terminal T OUT is connected to 6 . A push-pull output unit 14 is configured by the above elements and their connections.

【0009】以下、図10を参照しながら、4端子入力
差動増幅回路10の動作について説明する。この4端子
入力差動増幅回路10には、最大4つの信号が同時に入
力できる。4つの入力端子の内、T10とT11,T20とT
21がそれぞれ差動入力端子になっている。そして、差動
増幅部12において、差動入力端子T10とT11に入力さ
れた信号の差が取り出され、ノードND4 に出力され、
同様に、差動入力端子T20とT21に入力された信号の差
が取り出され、ノードND4 に出力される。
The operation of the 4-terminal input differential amplifier circuit 10 will be described below with reference to FIG. Up to four signals can be simultaneously input to the four-terminal input differential amplifier circuit 10. Of the four input terminals, T 10 and T 11 , T 20 and T
21 are differential input terminals. Then, in the differential amplifier section 12, the difference between the signals input to the differential input terminals T 10 and T 11 is extracted and output to the node ND 4 .
Similarly, the difference between the signals input to the differential input terminals T 20 and T 21 is extracted and output to the node ND 4 .

【0010】ソースフォロワ部13において、ノードN
4 に現れた信号がノードND5 、すなわちpMOSト
ランジスタPT3 のソースに出力される。これによっ
て、ノードND5 とノードND4 とに同相の信号が現れ
る。
In the source follower unit 13, the node N
The signal appearing at D 4 is output to the node ND 5 , that is, the source of the pMOS transistor PT 3 . As a result, in-phase signals appear at the nodes ND 5 and ND 4 .

【0011】さらに、ノードND4 に現れた信号がプッ
シュプル出力部14を構成するnMOSトランジスタN
3 のゲートに入力され、ノードND5 に現れた信号が
プッシュプル出力部14を構成するpMOSトランジス
タPT4 のゲートにそれぞれ入力される。これによっ
て、プッシュプル出力部14において、ノードND6
入力されたノードND4 およびノードND5 の信号の反
転された信号が現れ、出力端子TOUT に出力される。ま
た、プッシュプル出力部14において、ノードND4
ノードND6 との間に直列に接続された抵抗素子R10
よび容量素子C10により、前段のソースフォロワ部13
および前々段の差動増幅部12に発生された信号の位相
ひずみが補償される。
Further, the signal appearing at the node ND 4 constitutes an nMOS transistor N constituting the push-pull output section 14.
The signals input to the gate of T 3 and appearing at the node ND 5 are input to the gates of the pMOS transistors PT 4 forming the push-pull output section 14. As a result, in the push-pull output unit 14, an inverted signal of the signals of the node ND 4 and the node ND 5 input to the node ND 6 appears and is output to the output terminal T OUT . In the push-pull output unit 14, the resistance element R 10 and the capacitance element C 10 connected in series between the node ND 4 and the node ND 6 allow the source follower unit 13 in the preceding stage to operate.
And the phase distortion of the signal generated in the differential amplifier section 12 at the previous stage is compensated.

【0012】以上、図10に示す4端子入力差動増幅回
路10の動作原理について説明を行った。この差動増幅
回路10により、それぞれ差動入力端子を構成する入力
端子T10,T11、またT20,T21に入力された信号の差
が取り出され、その差動増幅回路の反転出力のさらに反
転された信号が出力端子TOUT に出力される。出力端子
OUT に対して、T10,T20は同相入力端子、T11,T
21は反転入力端子である。このような構成における出力
端子TOUT の出力電圧VOUT は、次式で与えられる。
The operation principle of the 4-terminal input differential amplifier circuit 10 shown in FIG. 10 has been described above. This differential amplifier circuit 10 takes out the difference between the signals input to the input terminals T 10 , T 11 and T 20 , T 21 , which form the differential input terminals, respectively, and outputs the inverted output of the differential amplifier circuit. Further, the inverted signal is output to the output terminal T OUT . With respect to the output terminal T OUT , T 10 and T 20 are common mode input terminals, and T 11 and T 20
21 is an inverting input terminal. The output voltage V OUT of the output terminal T OUT in such a configuration is given by the following equation.

【数1】 VOUT =g(V10−V11+V20−V21) …(1) ここで、V10,V11,V20,V21はそれぞれ入力端子T
10,T11,T20,T21への微小振幅の入力電圧、gは演
算増幅回路全体のゲインを示している。
## EQU1 ## V OUT = g (V 10 −V 11 + V 20 −V 21 ) ... (1) Here, V 10 , V 11 , V 20 , and V 21 are input terminals T, respectively.
Input voltage of minute amplitude to 10 , T 11 , T 20 , and T 21 , and g indicates the gain of the entire operational amplifier circuit.

【0013】図11は二つのトランスコンダクタンス・
アンプおよび他の素子によって構成されたバイポーラ型
4端子入力演算増幅回路の回路図を示している。図10
に示す4端子入力差動増幅回路10とは異なるが、この
バイポーラ型4端子入力演算増幅回路も従来の多入力差
動増幅回路の一例である。
FIG. 11 shows two transconductances
FIG. 6 is a circuit diagram of a bipolar 4-terminal input operational amplifier circuit including an amplifier and other elements. FIG.
Although different from the 4-terminal input differential amplifier circuit 10 shown in FIG. 3, this bipolar 4-terminal input operational amplifier circuit is also an example of a conventional multi-input differential amplifier circuit.

【0014】図11において、1と2は利得gm のトラ
ンスコンダクタンス・アンプ、3は出力バッファ、
C ,CC は抵抗素子と容量素子、TX1,TX2はトラン
スコンダクタンス・アンプ1の差動入力端子、TY1,T
Y2はトランスコンダクタンス・アンプ2の差動入力端
子、TOUT は出力端子をそれぞれ示している。図11に
示すように、並列に接続されているトランスコンダクタ
ンス・アンプ1とトランスコンダクタンス・アンプ2は
電圧−電流変換部を構成し、並列に接続されている抵抗
素子RC と容量素子CC は高インピーダンスZを持つ電
流−電圧変換部を構成している。
In FIG. 11, 1 and 2 are transconductance amplifiers having a gain g m , 3 is an output buffer,
R C and C C are resistance elements and capacitance elements, T X1 and T X2 are differential input terminals of the transconductance amplifier 1, T Y1 and T Y
Y2 indicates a differential input terminal of the transconductance amplifier 2, and T OUT indicates an output terminal. As shown in FIG. 11, a transconductance amplifier 1 and a transconductance amplifier 2 connected in parallel Voltage - constitute a current converter, the connected resistor element R C and the capacitive element C C in parallel A current-voltage converter having a high impedance Z is configured.

【0015】ここで、トランスコンダクタンス・アンプ
1の差動入力端子TX1,TX2に入力された電圧がそれぞ
れVX1,VX2とし、トランスコンダクタンス・アンプ2
の差動入力端子TY1,TY2に入力された電圧がそれぞれ
Y1,VY2とすると、トランスコンダクタンス・アンプ
1およびトランスコンダクタンス・アンプ2の出力端子
に次式に示す電流IX ,IY が得られる。
Here, the voltages input to the differential input terminals T X1 and T X2 of the transconductance amplifier 1 are V X1 and V X2 , respectively, and the transconductance amplifier 2
If the voltages input to the differential input terminals T Y1 and T Y2 are V Y1 and V Y2 , respectively, the currents I X and I Y shown in the following equations are output to the output terminals of the transconductance amplifier 1 and the transconductance amplifier 2. Is obtained.

【数2】 IX =gm (VX1−VX2) IY =gm (VY1−VY2) …(2)[Number 2] I X = g m (V X1 -V X2) I Y = g m (V Y1 -V Y2) ... (2)

【0016】並列に接続されている抵抗素子RC と容量
素子CC によって構成されている電流−電圧変換部のイ
ンピーダンスZが次式に与えられる。
The impedance Z of the current-voltage converter formed by the resistance element R C and the capacitance element C C connected in parallel is given by the following equation.

【数3】 Z=RC /(1+j2πfRC ・CC ) …(3)[Equation 3] Z = R C / (1 + j2πfR C · C C) ... (3)

【0017】電圧−電流変換部において、トランスコン
ダクタンス・アンプ1と2によって出力された電流
X ,IY の和電流(IX +IY )が電流−電圧変換部
で電圧に変換され、次段の出力バッファ3に入力され
る。出力バッファの利得が、たとえば+1とすると、出
力端子TOUT に現れる出力電圧VOUT が次式のように与
えられる。
[0017] Voltage - the current converter, a transconductance amplifier 1 and the current I X output by 2, the sum current of I Y (I X + I Y ) current - is converted into a voltage by the voltage conversion unit, the next stage Input to the output buffer 3. If the gain of the output buffer is +1 for example, the output voltage V OUT appearing at the output terminal T OUT is given by the following equation.

【数4】 VOUT =Z(IX +IY ) =gm ・Z(VX1−VX2+VY1−VY2) …(4)(4) V OUT = Z (I X + I Y ) = g m · Z (V X1 −V X2 + V Y1 −V Y2 ) (4)

【0018】すなわち、式(4)のgm ・Zはこのバイ
ポーラ型4端子入力演算増幅回路の開ループ・ゲインと
なり、この開ループ・ゲインはきわめて大きな値であ
る。
That is, g m · Z in the equation (4) is an open loop gain of the bipolar type four-terminal input operational amplifier circuit, and this open loop gain is an extremely large value.

【0019】[0019]

【発明が解決しようとする課題】ところで、上述した従
来例の多入力差動増幅回路では、ダイナミックレンジが
狭かったり、高精度が得にくいなどの問題がある。
By the way, the above-mentioned conventional multi-input differential amplifier circuit has problems such as a narrow dynamic range and difficulty in obtaining high accuracy.

【0020】図12は図10に示した4端子入力差動増
幅回路10によって構成された1/2ゲインの非反転増
幅器の回路図およびその入出力特性を示している。図1
2に示すように、演算増幅器10の4つの入力端子
10,T11,T20,T 21の内、T11とT21が出力端子T
OUT に接続され、入力端子T20がアナログ・グランド電
位AGNDに接地され、入力端子T10に電圧VINが印加
される。
FIG. 12 shows the 4-terminal input differential amplifier shown in FIG.
Non-inversion increase of 1/2 gain constituted by the width circuit 10.
The circuit diagram of the width device and its input / output characteristics are shown. FIG.
As shown in 2, the four input terminals of the operational amplifier 10
TTen, T11, T20, T twenty oneOf T11And Ttwenty oneIs the output terminal T
OUTConnected to the input terminal T20Analog ground power
Grounded to the input terminal TTenVoltage VINIs applied
Is done.

【0021】図12(b)は上記の接続における4端子
入力演算増幅器の入出力特性を示している。この図から
わかるように、4端子入力差動増幅回路10によって構
成された1/2ゲインの非反転増幅器において、ゲイン
が1/2を満足するダイナミックレンジが非常に狭い。
FIG. 12 (b) shows the input / output characteristics of the 4-terminal input operational amplifier in the above connection. As can be seen from this figure, in the 1/2 gain non-inverting amplifier constituted by the 4-terminal input differential amplifier circuit 10, the dynamic range in which the gain satisfies 1/2 is very narrow.

【0022】次いで、図10に示す4端子入力差動増幅
回路のような従来の多入力差動増幅回路のダイナミック
レンジが狭い原因について考察する。多入力差動増幅回
路のダイナミックレンジが狭い原因を理解しやすくする
ため、まず、通常の2端子入力差動増幅回路のダイナミ
ックレンジについて説明する。
Next, the cause of the narrow dynamic range of the conventional multi-input differential amplifier circuit such as the 4-terminal input differential amplifier circuit shown in FIG. 10 will be considered. To facilitate understanding of the reason why the dynamic range of the multi-input differential amplifier circuit is narrow, the dynamic range of a normal two-terminal input differential amplifier circuit will be described first.

【0023】図13は通常の2端子入力差動増幅回路1
0dの回路図である。図示のように、2端子入力差動増
幅回路10dはバイアス部11、差動増幅部12d、ソ
ースフォロワ部13およびプッシュプル出力部14によ
って構成されている。そして、この2端子入力差動増幅
回路10dにおいて、差動増幅部12dを除いて、バイ
アス部11、ソースフォロワ部13およびプッシュプル
出力部14は図10に示した4端子入力差動増幅回路の
形態と同様であるため、ここでその詳細について、説明
を省略する。また、回路の同様な構成部分を図10と同
じ符号を用いて表記する。
FIG. 13 shows an ordinary 2-terminal input differential amplifier circuit 1.
It is a circuit diagram of 0d. As shown, the two-terminal input differential amplifier circuit 10d includes a bias unit 11, a differential amplifier unit 12d, a source follower unit 13, and a push-pull output unit 14. In the 2-terminal input differential amplifier circuit 10d, the bias unit 11, the source follower unit 13 and the push-pull output unit 14 are the same as those of the 4-terminal input differential amplifier circuit shown in FIG. Since it is similar to the embodiment, the detailed description thereof will be omitted here. Further, the same components of the circuit will be denoted by the same reference numerals as those in FIG.

【0024】図13に示すように、2端子入力差動増幅
回路10dの差動増幅部12dはカレントミラー回路を
構成するpMOSトランジスタPT0 、差動入力素子を
構成するpMOSトランジスタPT10、PT11、また、
カレントミラー回路を構成するnMOSトランジスタN
1 、NT2 によって構成されている。pMOSトラン
ジスタPT10、PT11のゲートが、それぞれ入力端子T
10、T 11に接続されている。
As shown in FIG. 13, two-terminal input differential amplification
The differential amplifier 12d of the circuit 10d is a current mirror circuit.
Comprising pMOS transistor PT0, Differential input element
Comprising pMOS transistor PTTen, PT11,Also,
NMOS transistor N forming a current mirror circuit
T1, NT2It is composed by. pMOS transformer
Dista PTTen, PT11Of the input terminals T
Ten, T 11It is connected to the.

【0025】図14(a)は図13に示す2端子入力差
動増幅回路10dを用いて構成されたボルテージフォロ
ワ回路である。図14(a)に示すように2端子入力差
動増幅回路10dの2つの入力端子T 10、T11の内、T
11が出力端子TOUT に接続され、入力端子T10に電圧V
INが印加される。上記接続において入力電圧VINと出力
端子TOUT の電圧VOUT が同じ電圧値となる入力電圧範
囲を2端子入力差動増幅回路10dのダイナミッックレ
ンジという。図14(b)は上記接続における2端子入
力差動増幅回路10dの入出力特性の例を示している。
本例のダイナミックレンジは約0.3Vから4.5Vの
電圧範囲である。
FIG. 14A shows the 2-terminal input difference shown in FIG.
Voltage follower configured using a dynamic amplifier circuit 10d
It is a circuit. 2 terminal input difference
Two input terminals T of the dynamic amplifier circuit 10d Ten, T11Of T
11Is the output terminal TOUTConnected to the input terminal TTenVoltage V
INIs applied. Input voltage V in the above connectionINAnd output
Terminal TOUTVoltage VOUTInput voltage range where
Enclose the dynamic range of the 2-terminal input differential amplifier circuit 10d.
It's called nge. Fig. 14 (b) shows the two terminals in the above connection.
An example of the input / output characteristics of the force differential amplifier circuit 10d is shown.
The dynamic range of this example is about 0.3V to 4.5V.
Voltage range.

【0026】図15(a)は図14(a)の接続におけ
る2端子入力差動増幅回路の差動増幅回路12dの部分
における内部電圧を入力電圧VINを横軸として詳しく示
したものである。2端子入力差動増幅回路では、出力端
子TOUT から反転入力端子T11にネガティブフィードバ
ックをかけて使用する場合がほとんどであり、その場合
には、同相入力端子T10と反転入力端子T11の間には仮
想接地が成り立ち、反転入力端子T11の電圧は同相入力
端子T10の電圧と等しくなり、
FIG. 15A shows the internal voltage in the differential amplifier circuit 12d of the two-terminal input differential amplifier circuit in the connection of FIG. 14A in detail with the input voltage V IN as the horizontal axis. . In a two-terminal input differential amplifier circuit, it is almost always used by applying negative feedback from the output terminal T OUT to the inverting input terminal T 11 , and in that case, the in-phase input terminal T 10 and the inverting input terminal T 11 are used. Virtual ground is established between them, and the voltage at the inverting input terminal T 11 becomes equal to the voltage at the in-phase input terminal T 10 ,

【数5】 VT10 ≒VT11 …(5) すなわち、(5) V T10 ≈ V T11 (5) That is,

【数6】 VOUT ≒VIN …(6) となる。## EQU6 ## V OUT ≈V IN (6)

【0027】図15(a)に示すように入力電圧VIN
SSあるいはVDDにVthの範囲で近くなった場合には、
電流を流せなくなって正常に動作しなくなったトランジ
スタが回路中に存在するようになり、すなわち、VOUT
≠VINとなる。このように、VOUT ≒VINが成り立つ範
囲、すなわち、ダイナミックレンジは、2端子入力差動
増幅回路が正常に動作する入力電圧範囲を示す重要な特
性であり、できるだけ広い入力電圧範囲で成り立つこと
が望ましい。
As shown in FIG. 15A, when the input voltage V IN becomes close to V SS or V DD in the range of V th ,
There is a transistor in the circuit that cannot operate normally because it cannot pass current, that is, V OUT
≠ V IN . As described above, the range in which V OUT ≈V IN holds, that is, the dynamic range is an important characteristic indicating the input voltage range in which the two-terminal input differential amplifier circuit operates normally, and it holds in the widest input voltage range. Is desirable.

【0028】図15(a)に示すように差動増幅部12
dの出力ノードND3 の電圧は、入力電圧VINが変わっ
てもほとんど変化しない。これは、ソースフォロワ部1
3とプッシュプル出力部14の合わせた増幅率をgsp
すると、差動増幅部12dの出力ノードND3 の電圧変
化は、VOUT (≒VIN)の電圧変化の1/gspになるた
めである。ソースフォロワ部13とプッシュプル出力部
14の合わせた増幅率gspは普通、20dB〜40d、
すなわち数十倍〜数百倍の値が用いられている。
As shown in FIG. 15A, the differential amplifier 12
The voltage of the output node ND 3 of d hardly changes even if the input voltage V IN changes. This is the source follower section 1
Assuming that the combined amplification factor of 3 and the push-pull output unit 14 is g sp , the voltage change of the output node ND 3 of the differential amplifier unit 12d becomes 1 / g sp of the voltage change of V OUT (≈V IN ). This is because. The combined amplification factor g sp of the source follower unit 13 and the push-pull output unit 14 is usually 20 dB to 40 d,
That is, a value of several ten times to several hundred times is used.

【0029】図15(a)に示すように差動増幅部12
dの差動入力トランジスタPT10、PT11のソースノー
ドND2 の電圧は、入力電圧VINの変化に対してレベル
がシフトした形で変化する。これは、pMOSトランジ
スタPT10、PT11のゲートT10、T11を入力端子と
し、pMOSトランジスタPT0 を定電流源とし、ノー
ドND2 を出力端子としたOR型のソースフォロワ回路
を考えた場合にその出力電圧の特性として説明できる。
As shown in FIG. 15A, the differential amplifier 12
The voltage of the source node ND 2 of the differential input transistors PT 10 and PT 11 of d changes with the level being shifted with respect to the change of the input voltage V IN . This is when considering an OR-type source follower circuit in which the gates T 10 and T 11 of the pMOS transistors PT 10 and PT 11 are input terminals, the pMOS transistor PT 0 is a constant current source, and the node ND 2 is an output terminal. It can be explained as the characteristic of the output voltage.

【0030】図15(b)にボルテージフォロワ接続に
おける2端子入力差動増幅回路の差動増幅回路12dの
部分における各トランジスタに流れる電流を、入力電圧
INを横軸として示す。pMOSトランジスタPT0
流れる電流は、バイアス部のpMOSトランジスタPT
1 のドレイン電流、すなわち電流源CUR1 の電流I1
に応じた電流I 0 である。ただし、入力電圧VIN(≒V
OUT )が電源電圧VDDに近づくと、電流I0 すなわち差
動増幅回路に流れる電流はpMOSトランジスタP
10、PT11のゲート電圧によって制限されて減少す
る。nMOSトランジスタNT1 、NT2 に流れる電流
は、この2つのトランジスタがカレントミラー回路を構
成しているため、ほとんど同じ電流値となり
FIG. 15B shows a voltage follower connection.
Of the differential amplifier circuit 12d of the two-terminal input differential amplifier circuit in
The current flowing in each transistor in the part is the input voltage
VINIs shown as the horizontal axis. pMOS transistor PT0To
The flowing current is the pMOS transistor PT of the bias section.
1Drain current, ie current source CUR1Current I1
Current I according to 0It is. However, input voltage VIN(≒ V
OUT) Is the power supply voltage VDDThe current I0Ie the difference
The current flowing through the dynamic amplification circuit is the pMOS transistor P.
TTen, PT11Limited by the gate voltage of
You. nMOS transistor NT1, NT2Current flowing through
These two transistors form a current mirror circuit.
Therefore, the current value is almost the same.

【数7】 INT1 ≒INT2 ≒I0 /2 …(7) となる。また、pMOSトランジスタPT10、PT11
流れる電流は、それぞれnMOSトランジスタNT2
NT1 に流れる電流に等しく、結局
[Equation 7] I NT1 ≒ I NT2 ≒ I 0 /2 ... is (7). In addition, the currents flowing through the pMOS transistors PT 10 and PT 11 are nMOS transistors NT 2 and NT 2 , respectively.
Equal to the current flowing through NT 1 ,

【数8】 IPT10≒IPT11≒I0 /2 …(8) となる。[Equation 8] I PT10 ≒ I PT11 ≒ I 0 /2 ... is (8).

【0031】図15(a)に示された入力電圧VINから
差動入力トランジスタのソースノードND2 までのレベ
ルシフト量、すなわちpMOSトランジスタPT10ある
いはPT11のゲートソース間電位VGSPT10(≒
GSPT11)は、pMOSトランジスタの飽和領域の電流
式から求められる。
The level shift amount from the input voltage V IN shown in FIG. 15A to the source node ND 2 of the differential input transistor, that is, the gate-source potential V GSPT10 (≈ of the pMOS transistor PT 10 or PT 11 ).
V GSPT11 ) is obtained from the current formula in the saturation region of the pMOS transistor.

【数9】 IPT10=(1/2)×β×(VGSPT10−Vth2 …(9) ただし、β=(μ/COX)×(Weff /Leff )。ここ
で、μはキャリア移動度、COXは単位面積あたりゲート
酸化膜の容量をそれぞれ示している。さらに、Vth、W
eff 、Leff はそれぞれpMOSトランジスタPT10
よびPT11のしきい値電圧、Weff は実行チャネル幅、
eff は実行チャネル長をそれぞれ示している。式
(8)と式(9)により、次式が求まる。
I PT10 = (1/2) × β × (V GSPT10 −V th ) 2 (9) where β = (μ / C OX ) × (W eff / L eff ). Here, μ is the carrier mobility and C ox is the capacitance of the gate oxide film per unit area. Furthermore, V th , W
eff and L eff are the threshold voltages of the pMOS transistors PT 10 and PT 11 , respectively, W eff is the execution channel width,
L eff indicates the execution channel length, respectively. The following equation is obtained from the equations (8) and (9).

【数10】 VGSPT10=Vth−(I0 /β)1/2 …(10) ここでは、VGSPT10およびVthは、負の値である。V GSPT10 = V th − (I 0 / β) 1/2 (10) Here, V GSPT10 and V th are negative values.

【0032】さて、上記の2端子入力差動増幅回路のダ
イナミックレンジの説明と比較をしながら従来の図10
に示す4端子入力差動増幅回路のような多入力差動増幅
回路のダイナミックレンジが狭い原因について考察す
る。先に、2端子入力差動増幅回路における仮想接地
(VT10 ≒VT11 )とダイナミックレンジについて順を
追って説明したが、多入力差動増幅回路における仮想接
地に相当する関係とダイナミックレンジに相当する入出
力特性について説明する。
Now, comparing with the description of the dynamic range of the above-mentioned two-terminal input differential amplifier circuit, the conventional FIG.
Consider the cause of the narrow dynamic range of a multi-input differential amplifier circuit such as the 4-terminal input differential amplifier circuit shown in FIG. Although the virtual ground (V T10 ≈V T11 ) and the dynamic range in the two-terminal input differential amplifier circuit have been described in order above, the relationship and the dynamic range correspond to the virtual ground in the multi-input differential amplifier circuit. The input / output characteristics will be described.

【0033】図10に示したような多入力差動増幅回路
においては、同相入力端子、反転入力端子が各々複数個
あるため2端子入力差動増幅回路の場合とは異なり同相
側の総合した入力と反転側の総合した入力のバランスと
なる。
In the multi-input differential amplifier circuit as shown in FIG. 10, since there are a plurality of in-phase input terminals and a plurality of inverting input terminals, respectively, unlike the case of the two-terminal input differential amplifier circuit, the integrated input on the in-phase side is obtained. And the total input balance on the inverting side.

【0034】ここで、図10に示す4端子入力差動増幅
回路10の差動増幅部12において、pMOSトランジ
スタPT10、PT11、PT20、PT21は同様の特性を持
つものとする。また、これらのpMOSトランジスタの
実効チャネル幅および実効チャネル長をそれぞれWeff
およびLeff とし、さらに、これらのpMOSトランジ
スタのしきい値電圧をVthとし、ソース電圧をVS とす
る。また、入力端子T 10、T11、T20、T21には、それ
ぞれVT10 、VT11 、VT20 、VT21 の電圧が印加され
るものとする。
Here, the 4-terminal input differential amplification shown in FIG.
In the differential amplifier 12 of the circuit 10, the pMOS transistor
Star PTTen, PT11, PT20, PTtwenty oneHave similar characteristics
Let's do it. In addition, these pMOS transistors
W is the effective channel width and effective channel lengtheff
And LeffIn addition, these pMOS transistors
The threshold voltage of thethAnd the source voltage is VSToss
You. Also, the input terminal T Ten, T11, T20, Ttwenty oneIn it
Each VT10, VT11, VT20, VT21Voltage is applied
Shall be.

【0035】図10の4端子入力差動増幅回路10にネ
ガティブフィードバックをかけて使用する場合、2端子
入力差動増幅回路における仮想接地(VT10 ≒VT11
に相当する関係として、同相入力端子側に印加された入
力電圧の和は、反転入力端子側に印加された入力電圧の
和に等しくなるのが多入力差動増幅回路の特性として必
要である。すなわち、次の関係ができるだけ広い入力電
圧範囲に対して成り立つことが望まれる。
When the 4-terminal input differential amplifier circuit 10 of FIG. 10 is used with negative feedback, the virtual ground (V T10 ≈V T11 ) in the 2-terminal input differential amplifier circuit is used.
As a relationship corresponding to, it is necessary as a characteristic of the multi-input differential amplifier circuit that the sum of input voltages applied to the in-phase input terminal side becomes equal to the sum of input voltages applied to the inverting input terminal side. That is, it is desired that the following relationship holds for a wide input voltage range.

【数11】 VT10 +VT20 ≒VT11 +VT21 …(11) また、このことは、2端子入力差動増幅回路がVT10
T11 の入力条件下で動作すれば良いのに対し、多入力
差動増幅回路はVT10 ≠VT11 ≠VT20 ≠VT2 1 によう
な各入力電圧が異なる条件下でも動作しなければならな
いことが要求される。
[ Equation 11] V T10 + V T20 ≈V T11 + V T21 (11) Also, this means that the two-terminal input differential amplifier circuit has V T10
The multi-input differential amplifier circuit has to operate under the condition that each input voltage is different, such as V T10 ≠ V T11 ≠ V T20 ≠ V T2 1 , whereas the multi-input differential amplifier circuit has to operate under the V T11 input condition. Is required.

【0036】図12(a)の接続においては、 VT10 =VIN、VT20 =VAGND、VT11 =VT21 =VOUT なので式(11)によりIn the connection of FIG. 12A, V T10 = V IN , V T20 = V AGND , V T11 = V T21 = V OUT, and therefore, according to equation (11).

【数12】 VOUT ≒(1/2)×(VIN+VAGND) …(12) となる。ここで、## EQU12 ## V OUT ≈ (1/2) × (V IN + V AGND ) ... (12) here,

【数13】 vin=VIN−VAGNDout =VOUT −VAGND …(13) と置き直して、式(12)をアナログ・グランドAGN
Dを基準とする電圧の式に直すと、次式のようになる。
[Equation 13] v in = V IN −V AGND v out = V OUT −V AGND (13) is replaced, and the equation (12) is converted to the analog ground AGN.
When the voltage equation with D as a reference is rewritten, the following equation is obtained.

【数14】 vout =vin/2 …(14)V out = v in / 2 (14)

【0037】しかしながら、従来の多入力差動増幅回路
では式(12)の関係を十分実用的な範囲で満足するこ
とはできなかった。
However, the conventional multi-input differential amplifier circuit could not satisfy the relationship of the expression (12) in a sufficiently practical range.

【0038】図16(a)に図12(a)の接続におけ
る従来の4端子入力差動増幅回路の差動増幅部12のお
ける内部電圧を入力電圧VINを横軸として詳しく示す。
また、そのときの各トランジスタに流れる電流を図16
(b)に示す。式(12)の特性が得られるのは、VIN
≒VAGND(=2.5V)の付近の極く狭い入力電圧範囲
である。
FIG. 16A shows in detail the internal voltage in the differential amplifier section 12 of the conventional 4-terminal input differential amplifier circuit in the connection of FIG. 12A with the input voltage V IN as the horizontal axis.
The current flowing through each transistor at that time is shown in FIG.
(B). The characteristic of equation (12) is obtained when V IN
It is an extremely narrow input voltage range near ≈V AGND (= 2.5V).

【0039】このことは各入力トランジスタのゲートソ
ース間電圧と電流の関係からも導くことができる。pM
OSトランジスタPT10に流れる電流をI0 とすると、
カレントミラー回路を構成するnMOSトランジスタN
1 、NT2 に流れる電流はI0 /2となる。したがっ
て、pMOSトランジスタPT10、PT20、PT11、P
21に流れる電流をそれぞれIPT10、IPT20、IPT11
PT21とすると
This can also be derived from the relationship between the gate-source voltage of each input transistor and the current. pM
If the current flowing through the OS transistor PT 10 is I 0 ,
NMOS transistor N forming a current mirror circuit
The current flowing through T 1 and NT 2 is I 0/2 . Therefore, the pMOS transistors PT 10 , PT 20 , PT 11 , P
The currents flowing through T 21 are I PT10 , I PT20 , I PT11 ,
I PT21

【数15】 IPT10+IPT20=I0 /2 IPT11+IPT21=I0 /2 …(15) となる。[Number 15] the I PT10 + I PT20 = I 0 /2 I PT11 + I PT21 = I 0/2 ... (15).

【0040】ここで、各トランジスタが飽和領域で動作
している範囲においては、それぞれのトランジスタに対
して式(9)と同じような電流の式が成り立つから、式
(15)により
Here, in the range where each transistor operates in the saturation region, a current equation similar to the equation (9) holds for each transistor, and therefore, according to the equation (15),

【数16】 (β/2)×(VIN−VS −Vth2 +(β/2)×(VAGND−VS −Vth2 =I0 /2 (β/2)×(VOUT −VS −Vth2 ×2=I0 /2 …(16) となる。ここで、 vin =VIN−VAGNDout =VOUT −VAGNDS =VS +Vth−VAGND k =I0 /2β と置き直して、式(16)をアナログ・グランドAGN
Dを基準とする電圧に対して解くと、次式が得られる。
Equation 16] (β / 2) × (V IN -V S -V th) 2 + (β / 2) × (V AGND -V S -V th) 2 = I 0/2 (β / 2) × to become (V OUT -V S -V th) 2 × 2 = I 0/2 ... (16). Here, by replacing v in = V IN −V AGND v out = V OUT −V AGND v S = V S + V th −V AGND k = I 0 / 2β, the equation (16) is replaced with the analog ground AGN.
Solving for a voltage referenced to D gives:

【0041】[0041]

【数17】 vout =(vin/2)−k1/2 +{k−(vin/2)2 1/2 S =(vin/2)+{k−(vin/2)2 1/2 …(17)V out = (v in / 2) -k 1/2 + {k- (v in / 2) 2 } 1/2 v S = (v in / 2) + {k- (v in / 2) 2 } 1/2 (17)

【0042】さて、pMOSトランジスタPT10に流れ
る電流は、次式で与えられる。
The current flowing through the pMOS transistor PT 10 is given by the following equation.

【数18】 IPT10=(β/2)×(VIN−VS −Vth2 =(β/2)×(vin−vS 2 =(β/2)×〔(vin/2)−{k−(vin/2)2 1/2 2 …(18) 式(18)をvinで微分すると、次式のようになる。I PT10 = (β / 2) × (V IN −V S −V th ) 2 = (β / 2) × (v in −v S ) 2 = (β / 2) × [(v in / 2)-{k- (v in / 2) 2 } 1/2 ] 2 ... (18) When the equation (18) is differentiated with respect to v in , the following equation is obtained.

【0043】[0043]

【数19】 dIPT10/dvin =(β/2)×〔vin/2−{k−(vin/2)2 1/2 〕 ×〔1+(vin/2)/{k−(vin/2)2 1/2 〕 …(19) vin=0(VIN=VAGND)のときの電流IPT10のvin
対する傾きをmとすると、式(19)により、次式が得
られる。
Equation 19] dI PT10 / dv in = (β / 2) × [v in / 2- {k- (v in / 2) 2} 1/2 ] × [1+ (v in / 2) / {k- when (v in / 2) 2} 1/2] ... (19) v in = 0 the gradient for v in the current I PT10 when the (V iN = V AGND) and m, by the equation (19), the following The formula is obtained.

【数20】 m=dIPT10/dvin=−(1/2)(I0 ・β/2)1/2 …(20) pMOSトランジスタPT10に流れる電流IPT10は、v
in=0のときの値I0/4を中心として±I0 /4変化
する。したがって、ΔV=(−I0 /4)/mとする
と、次式のようになる。
[Number 20] m = dI PT10 / dv in = - (1/2) (I 0 · β / 2) 1/2 ... (20) current I PT10 flowing to the pMOS transistor PT 10 is, v
± I 0/4 varies around the value I 0/4 in the case of in = 0. Thus, [Delta] V = - When (I 0/4) / m , expressed as follows.

【数21】 ΔV=(I0 /2β)1/2 …(21) ほぼVAGND−ΔV<VIN<VAGND+ΔVの入力電圧範囲
で式(17)は成り立つが、この範囲内においても、式
(14)の関係を満たすのはその一部の範囲だけであ
る。
[Expression 21] ΔV = (I 0 / 2β) 1/2 (21) Equation (17) holds in the input voltage range of approximately V AGND −ΔV <V IN <V AGND + ΔV, but even within this range, Only a part of the range satisfies the relationship of Expression (14).

【0044】VIN<VAGND−ΔVの入力電圧範囲では、
入力トランジスタの共通のソースとなっているノードN
2 の電圧VS はほとんどVINを入力としたソースフォ
ロワ回路の出力電圧として決まってしまい、ゲートにV
AGNDが入力されるpMOSトランジスタPT20に電流が
流れなくなってしまう。式(15)において、IPT20
0とすると、次式のようになる。
In the input voltage range of V IN <V AGND -ΔV,
Node N that is a common source of input transistors
The voltage V S of D 2 is almost determined as the output voltage of the source follower circuit with V IN as the input, and V 2 is applied to the gate.
No current flows in the pMOS transistor PT 20 to which AGND is input. In equation (15), I PT20 =
When set to 0, the following equation is obtained.

【数22】 vout =vin+(21/2 −1)k1/2 S =vin+(2k)1/2 …(22)(22) v out = v in + (2 1/2 -1) k 1/2 v S = v in + (2k) 1/2 (22)

【0045】VIN>VAGND+ΔVの入力電圧範囲では、
入力トランジスタの共通のソースとなっているノードN
2 の電圧VS はほとんどVAGNDを入力としたソースフ
ォロワ回路の出力電圧として決まってしまい、ゲートに
INが入力されるpMOSトランジスタPT10には電流
が流れなくなってしまう。式(15)において、IPT10
=0とすると、次式のようになる。
In the input voltage range of V IN > V AGND + ΔV,
Node N that is a common source of input transistors
The voltage V S of D 2 is almost determined as the output voltage of the source follower circuit with V AGND as input, and no current flows through the pMOS transistor PT 10 having V IN input to its gate. In the formula (15), I PT10
When = 0, the following equation is obtained.

【数23】 vout =(21/2 −1)k1/2 S =(2k)1/2 …(23)(23) v out = (2 1/2 -1) k 1/2 v S = (2k) 1/2 (23)

【0046】また、図11に示すバイポーラ型4端子入
力演算増幅回路においては、高抵抗素子を用いて電流を
電圧に変換するため、精度の良い抵抗素子を必要とする
か、あるいは補正する回路または他の補正手段が必要で
ある。
Further, in the bipolar type four-terminal input operational amplifier circuit shown in FIG. 11, since a current is converted into a voltage by using a high resistance element, a highly accurate resistance element is required, or a circuit for correction or Other correction means are needed.

【0047】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ダイナミックレンジを広げるこ
とができ、回路規模の縮小、低消費電力化を図れる多入
力差動増幅回路を提供することにある。
The present invention has been made in view of the above circumstances, and an object thereof is to provide a multi-input differential amplifier circuit capable of widening the dynamic range, reducing the circuit scale, and reducing the power consumption. Especially.

【0048】[0048]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも2対以上の正負入力端子を有
する差動増幅部を備えた多入力差動増幅回路であって、
上記差動増幅部の各差動対がそれぞれ異なる電流源に接
続され、各差動対毎に個別に電流が供給される。
To achieve the above object, the present invention provides a multi-input differential amplifier circuit including a differential amplifier section having at least two pairs of positive and negative input terminals.
Each differential pair of the differential amplifier section is connected to a different current source, and a current is individually supplied to each differential pair.

【0049】また、本発明では、上記差動増幅部は、ゲ
ートが差動入力端子をなす少なくとも2対以上の金属絶
縁膜半導体トランジスタにより構成され、各トランジス
タ対のソース同士の接続点が上記電流源に接続され、正
側入力素子を構成する各トランジスタのドレイン同士が
共通のノードに接続され、負側入力素子を構成する各ト
ランジスタのドレイン同士が他の共通のノードに接続さ
れている。
Further, in the present invention, the differential amplifier section is composed of at least two pairs of metal insulating film semiconductor transistors whose gates form differential input terminals, and the connection point between the sources of each transistor pair is the above-mentioned current. The drains of the transistors forming the positive side input element are connected to a common node, and the drains of the transistors forming the negative side input element are connected to another common node.

【0050】また、本発明では、上記各電流源が電源と
各差動対のソース同士の接続点との間に接続された金属
絶縁膜半導体トランジスタにより構成され、差動入力素
子と電流源を構成する金属絶縁膜半導体トランジスタの
コンダクタンスが差動対毎に異なるように設定されてい
る。
Further, in the present invention, each of the current sources is constituted by a metal insulating film semiconductor transistor connected between the power source and the connection point between the sources of the differential pairs, and the differential input element and the current source are connected. The conductance of the constituent metal insulating film semiconductor transistors is set to be different for each differential pair.

【0051】本発明によれば、差動増幅部において、各
差動入力対毎に電流が供給される。これにより、差動増
幅回路のダイナミックレンジが広くなる。
According to the present invention, a current is supplied to each differential input pair in the differential amplifier. This widens the dynamic range of the differential amplifier circuit.

【0052】また、差動増幅部において、各差動入力対
ごとに差動入力素子としての金属絶縁膜半導体トランジ
スタおよび定電流を供給する金属絶縁膜半導体トランジ
スタのコンダクタンスを異なるように設定され、各入力
端子に入力された信号に対して重み付けが行われる。こ
れにより、ゲインが1より小さい任意の値の非反転増幅
器を構成することが可能である。
In the differential amplifier section, the conductance of the metal insulating film semiconductor transistor as a differential input element and the metal insulating film semiconductor transistor for supplying a constant current are set to be different for each differential input pair. The signals input to the input terminals are weighted. As a result, it is possible to configure a non-inverting amplifier having an arbitrary gain value smaller than 1.

【0053】また、本発明では、上記各入力端子への入
力を切り換えるスイッチ回路を有する。
Further, the present invention has a switch circuit for switching the input to each of the input terminals.

【0054】さらに、アナログスイッチにより各差動入
力対に入力信号またはそのレベルを切り換えることによ
り、たとえば、ゲインが1/2、1、2など可変に設定
でき、また反転および非反転が切り換えられる増幅器を
構成することが可能である。
Further, by switching the input signal or the level thereof to each differential input pair by the analog switch, for example, the gain can be variably set such as 1/2, 1 and 2, and the inversion and non-inversion can be switched. Can be configured.

【0055】[0055]

【発明の実施の形態】第1実施形態 図1は、本発明に係る多入力差動増幅回路の第1の実施
形態を示す回路図である。図1はMOS型4端子入力差
動増幅回路10aの回路図である。図1において、PT
01,PT02,PT1 ,PT2 ,PT3 ,PT4 ,P
10,PT11,PT20,PT21はpMOSトランジス
タ、NT1 ,NT2 ,NT3 はnMOSトランジスタ、
CUR1 は電流源、R10は抵抗素子、C10は容量素子、
10,T11,T20,T21は入力端子、TOUT は出力端子
をそれぞれ示している。また、15と16はそれぞれ電
源電圧VDDおよび電源電圧VSSの供給線を示している。
BEST MODE FOR CARRYING OUT THE INVENTIONFirst embodiment FIG. 1 shows a first embodiment of a multi-input differential amplifier circuit according to the present invention.
It is a circuit diagram which shows a form. Figure 1 shows a MOS type 4-terminal input difference
It is a circuit diagram of a dynamic amplifier circuit 10a. In FIG. 1, PT
01, PT02, PT1, PT2, PTThree, PTFour, P
TTen, PT11, PT20, PTtwenty oneIs pMOS transistor
Ta, NT1, NT2, NTThreeIs an nMOS transistor,
CUR1Is the current source, RTenIs a resistance element, CTenIs a capacitive element,
T Ten, T11, T20, Ttwenty oneIs the input terminal, TOUTIs the output terminal
Are shown respectively. Also, 15 and 16 are electric
Source voltage VDDAnd power supply voltage VSSShows the supply line of.

【0056】図1に示すように、この差動増幅回路はバ
イアス部11、差動増幅部12a、ソースフォロワ部1
3およびプッシュプル出力部14から構成されている。
pMOSトランジスタPT01,PT02,PT1 ,PT2
がカレントミラー回路を構成し、また、nMOSトラン
ジスタNT1 ,NT2 もカレントミラー回路を構成して
いる。
As shown in FIG. 1, this differential amplifier circuit includes a bias section 11, a differential amplifier section 12a, and a source follower section 1.
3 and push-pull output unit 14.
pMOS transistors PT 01 , PT 02 , PT 1 , PT 2
Constitutes a current mirror circuit, and the nMOS transistors NT 1 and NT 2 also constitute a current mirror circuit.

【0057】pMOSトランジスタPT1 のソースが電
源電圧VDDの供給線15に接続され、pMOSトランジ
スタPT1 のゲートとドレインが接続され、これらの接
続点によりノードND1 が構成されている。ノードND
1 と電源電圧VSSの供給線16との間に、電流源CUR
1 が接続されている。pMOSトランジスタPT1 およ
び電流源CUR1 によって、バイアス部11が構成され
ている。
The source of the pMOS transistor PT 1 is connected to the supply line 15 for the power supply voltage V DD , the gate and drain of the pMOS transistor PT 1 are connected, and the node ND 1 is constituted by these connection points. Node ND
1 and the supply line 16 of the power supply voltage V SS , a current source CUR
1 is connected. The pMOS transistor PT 1 and the current source CUR 1 form a bias unit 11.

【0058】pMOSトランジスタPT01,PT02のソ
ースが電源電圧VDDの供給線15に接続されている。そ
して、pMOSトランジスタPT01,PT02のゲートが
ノードND1 に接続され、それぞれカレントミラー回路
が構成され、pMOSトランジスタPT01,PT02のド
レインに電流源CUR1 の電流I1 に応じた電流が供給
される。
The sources of the pMOS transistors PT 01 and PT 02 are connected to the supply line 15 for the power supply voltage V DD . Then, the gates of the pMOS transistors PT 01 and PT 02 are connected to the node ND 1 to form current mirror circuits respectively, and a current corresponding to the current I 1 of the current source CUR 1 is supplied to the drains of the pMOS transistors PT 01 and PT 02. Supplied.

【0059】pMOSトランジスタPT10,PT11のソ
ース同士が接続され、これらの接続点によりノードND
21が構成され、第1の定電流源としてのpMOSトラン
ジスタPT01のドレインがノードND21に接続されてい
る。pMOSトランジスタPT20,PT21のソース同士
が接続され、これらの接続点によりノードND22が構成
され、第2の定電流源としてのpMOSトランジスタP
02のドレインがノードND22に接続されている。ま
た、pMOSトランジスタPT11,PT21のドレイン同
士が接続され、これらの接続点によりノードND3 が構
成されている。ノードND3 にnMOSトランジスタN
1 のドレインが接続されている。また、pMOSトラ
ンジスタPT10,PT20のドレイン同士が接続され、こ
れらの接続点によりノードND4 が構成されている。ノ
ードND4 にnMOSトランジスタNT2 のドレインが
接続されている。さらに、nMOSトランジスタN
1 ,NT2 のゲートがノードND3 に接続され、ソー
スが電源電圧VSSの供給線16に接続されている。
The sources of the pMOS transistors PT 10 and PT 11 are connected to each other, and the node ND is connected by these connection points.
21 is configured, and the drain of the pMOS transistor PT 01 as the first constant current source is connected to the node ND 21 . The sources of the pMOS transistors PT 20 and PT 21 are connected to each other, and a node ND 22 is formed by the connection point of these, and the pMOS transistor P as a second constant current source.
The drain of T 02 is connected to the node ND 22 . Further, the drains of the pMOS transistors PT 11 and PT 21 are connected to each other, and a node ND 3 is constituted by these connection points. The nMOS transistor N is connected to the node ND 3.
The drain of T 1 is connected. Further, the drains of the pMOS transistors PT 10 and PT 20 are connected to each other, and a node ND 4 is formed by the connection point thereof. The drain of the nMOS transistor NT 2 is connected to the node ND 4 . In addition, the nMOS transistor N
The gates of T 1 and NT 2 are connected to the node ND 3 , and the sources are connected to the supply line 16 of the power supply voltage V SS .

【0060】pMOSトランジスタPT10,PT20,P
11,PT21のゲートがそれぞれ入力端子T10,T20
11,T21に接続されている。上述した素子およびそれ
らの接続により、回路の差動増幅部12aが構成されて
いる。差動増幅部12aにおいて、pMOSトランジス
タPT10およびpMOSトランジスタPT11が一つの差
動対を構成し、pMOSトランジスタPT01はこの差動
対に電流源CUR1 の電流I1 に応じた電流を供給す
る。また、pMOSトランジスタPT20およびpMOS
トランジスタPT21がもう一つの差動対を構成し、pM
OSトランジスタPT02はこの差動対に電流源CUR1
の電流I1に応じた電流を供給する。nMOSトランジ
スタNT2 およびnMOSトランジスタNT2 がカレン
トミラー回路を構成し、差動増幅部12aの出力負荷を
構成している。
PMOS transistors PT 10 , PT 20 , P
The gates of T 11 and PT 21 are input terminals T 10 , T 20 , and
It is connected to T 11 and T 21 . A differential amplifier section 12a of the circuit is configured by the above-mentioned elements and their connection. In the differential amplifier 12a, the pMOS transistor PT 10 and the pMOS transistor PT 11 form one differential pair, and the pMOS transistor PT 01 supplies a current corresponding to the current I 1 of the current source CUR 1 to this differential pair. To do. In addition, pMOS transistor PT 20 and pMOS
Transistor PT 21 constitutes another differential pair, pM
The OS transistor PT 02 has a current source CUR 1 for this differential pair.
A current corresponding to the current I 1 of is supplied. The nMOS transistor NT 2 and the nMOS transistor NT 2 form a current mirror circuit, and form an output load of the differential amplifier 12a.

【0061】pMOSトランジスタPT2 のソースが電
源電圧VDDの供給線15に接続されている。そして、p
MOSトランジスタPT2 のゲートがノードND1 に接
続され、バイアス部11のpMOSトランジスタPT1
と共にカレントミラー回路が構成され、pMOSトラン
ジスタPT2 のドレインに電流源CUR1 の電流I1
応じた電流が供給される。pMOSトランジスタPT2
のドレインがpMOSトランジスタPT3 のソースと接
続され、これらの接続点によりノードND5 が構成され
ている。pMOSトランジスタPT3 のゲートがノード
ND4 と接続され、pMOSトランジスタPT3 のドレ
インが電源電圧VSSの供給線16に接続されている。p
MOSトランジスタPT2 およびpMOSトランジスタ
PT3 によって、ソースフォロワ部13が構成されてい
る。
The source of the pMOS transistor PT 2 is connected to the supply line 15 for the power supply voltage V DD . And p
The gate of the MOS transistor PT 2 is connected to the node ND 1, and the pMOS transistor PT 1 of the bias unit 11 is connected.
Together with this, a current mirror circuit is formed, and a current corresponding to the current I 1 of the current source CUR 1 is supplied to the drain of the pMOS transistor PT 2 . pMOS transistor PT 2
Is connected to the source of the pMOS transistor PT 3 , and a node ND 5 is constituted by these connection points. The gate of the pMOS transistor PT 3 is connected to the node ND 4, and the drain of the pMOS transistor PT 3 is connected to the supply line 16 of the power supply voltage V SS . p
The source follower unit 13 is composed of the MOS transistor PT 2 and the pMOS transistor PT 3 .

【0062】pMOSトランジスタPT4 のソースが電
源電圧VDDの供給線15に接続され、一方、nMOSト
ランジスタNT3 のソースが電源電圧VSSの供給線16
に接続されている。また、pMOSトランジスタPT4
のドレインがnMOSトランジスタNT3 のドレインと
接続され、これらの接続点によりノードND6 が構成さ
れている。pMOSトランジスタPT4 のゲートがノー
ドND5 に接続され、nMOSトランジスタNT3 のゲ
ートがノードND4 と接続されている。ノードND6
ノードND4 との間に、抵抗素子R10と容量素子C10
直列に接続され、さらに、ノードND6 に出力端子T
OUT が接続されている。上記の素子およびそれらの接続
によって、差動増幅回路のプッシュプル出力部14が構
成されている。
The source of the pMOS transistor PT 4 is connected to the supply line 15 of the power supply voltage V DD , while the source of the nMOS transistor NT 3 is supplied to the supply line 16 of the power supply voltage V SS.
It is connected to the. In addition, pMOS transistor PT 4
Is connected to the drain of the nMOS transistor NT 3 , and a node ND 6 is constituted by these connection points. The gate of the pMOS transistor PT 4 is connected to the node ND 5, and the gate of the nMOS transistor NT 3 is connected to the node ND 4 . A resistance element R 10 and a capacitance element C 10 are connected in series between the node ND 6 and the node ND 4, and the output terminal T is connected to the node ND 6.
OUT is connected. A push-pull output unit 14 of the differential amplifier circuit is configured by the above elements and their connections.

【0063】以下、上記の構成において、図1に示す4
端子入力差動増幅回路の動作について説明する。この4
端子入力差動増幅回路には、最大4つの信号が同時に入
力できる。4つの入力端子の内、T10とT11,T20とT
21がそれぞれ差動入力端子になっている。そして、回路
の差動増幅部12aにおいて、差動入力端子T10とT11
に入力された信号の差が取り出され、ノードND4 に出
力され、同様に、差動入力端子T 20とT21に入力された
信号の差が取り出され、ノードND4 に出力される。
Hereinafter, in the above-mentioned configuration, 4 shown in FIG.
The operation of the terminal input differential amplifier circuit will be described. This 4
Up to four signals can be simultaneously input to the terminal input differential amplifier circuit.
I can do it. T out of 4 input terminalsTenAnd T11, T20And T
twenty oneAre differential input terminals. And the circuit
Of the differential input terminal TTenAnd T11
The difference between the signals input toFourOut
Similarly, the differential input terminal T 20And Ttwenty oneEntered in
The signal difference is taken out and the node NDFourIs output to

【0064】ソースフォロワ部13において、ノードN
4 に現れた信号がノードND5 、すなわちpMOSト
ランジスタPT3 のソースに出力される。これによっ
て、ノードND5 とノードND4 とに同相の信号が現れ
る。
In the source follower unit 13, the node N
The signal appearing at D 4 is output to the node ND 5 , that is, the source of the pMOS transistor PT 3 . As a result, in-phase signals appear at the nodes ND 5 and ND 4 .

【0065】さらに、ノードND4 に現れた信号がプッ
シュプル出力部14を構成するnMOSトランジスタN
3 のゲートに入力され、ノードND5 に現れた信号が
プッシュプル出力部14を構成するpMOSトランジス
タPT4 のゲートにそれぞれ入力される。これによっ
て、プッシュプル出力部14において、ノードND6
入力されたノードND4 およびノードND5 の信号の反
転された信号が現れ、出力端子TOUT に出力される。ま
た、プッシュプル出力部14において、ノードND4
ノードND6 との間に位相補償用の抵抗素子R10と容量
素子C10が直列に接続され、前段のソースフォロワ部1
3および前々段の差動増幅部12aに発生された信号の
位相ひずみを補償する。
Further, the signal appearing at the node ND 4 constitutes the nMOS transistor N constituting the push-pull output section 14.
The signals input to the gate of T 3 and appearing at the node ND 5 are input to the gates of the pMOS transistors PT 4 forming the push-pull output section 14. As a result, in the push-pull output unit 14, an inverted signal of the signals of the node ND 4 and the node ND 5 input to the node ND 6 appears and is output to the output terminal T OUT . Further, in the push-pull output section 14, the resistance element R 10 for phase compensation and the capacitance element C 10 are connected in series between the node ND 4 and the node ND 6, and the source follower section 1 of the previous stage is connected.
3 and the phase distortion of the signal generated in the differential amplifying section 12a in the second previous stage is compensated.

【0066】以上、図1に示す4端子入力差動増幅回路
の動作原理について説明を行った。この4端子入力差動
増幅回路により、それぞれ差動入力端子を構成する入力
端子T10,T11、またT20,T21に入力された信号の差
が取り出され、さらにプッシュプル出力部14におい
て、反転された後、出力端子TOUT に出力される。出力
端子TOUT の出力に対して、入力端子T10、T20への入
力は同相入力となり、入力端子T11、T21への入力は反
転入力となる。演算増幅回路全体のゲインをgとし、入
力端子T10、T11、T20、T21への微小振幅入力を
10、V11、V 20、V21とすると、出力VOUT は次式の
ようになる。
As described above, the 4-terminal input differential amplifier circuit shown in FIG.
The operating principle of was explained. This 4-terminal input differential
Inputs that make up the differential input terminals by the amplifier circuit
Terminal TTen, T11, Again T20, Ttwenty oneDifference between signals input to
Is taken out, and is further placed in the push-pull output section 14.
Output terminal T after being invertedOUTIs output to output
Terminal TOUTInput terminal T for the output ofTen, T20Entry into
Force becomes in-phase input and input terminal T11, Ttwenty oneInput to
It becomes a transfer input. Set the gain of the entire operational amplifier circuit to g and enter
Force terminal TTen, T11, T20, Ttwenty oneSmall amplitude input to
VTen, V11, V 20, Vtwenty oneThen output VOUTIs
Like

【数24】 VOUT =g(V10−V11+V20−V21) …(24)V OUT = g (V 10 −V 11 + V 20 −V 21 ) ... (24)

【0067】次いで、上記の4端子入力差動増幅回路の
ダイナミックレンジについて考察する。ここで、差動増
幅部12aにおいて、pMOSトランジスタPT10,P
11,PT20,PT21は同様な特性を持つものとする。
また、これらのpMOSトランジスタの実効チャネル幅
および実効チャネル長をそれぞれWeff およびLeff
し、さらに、これらのpMOSトランジスタのしきい値
電圧をVthとする。また、pMOSトランジスタPT10
およびpMOSトランジスタPT11により構成された差
動対のソース電圧をVS1とし、pMOSトランジスタP
20およびpMOSトランジスタPT21により構成され
た差動対のソース電圧をVS2とする。
Next, the dynamic range of the 4-terminal input differential amplifier circuit will be considered. Here, in the differential amplifier 12a, pMOS transistors PT 10 and P
T 11 , PT 20 , and PT 21 have similar characteristics.
The effective channel width and effective channel length of these pMOS transistors are W eff and L eff , respectively, and the threshold voltage of these pMOS transistors is V th . Also, the pMOS transistor PT 10
And the source voltage of the differential pair formed by the pMOS transistor PT 11 is V S1 , and the pMOS transistor P
The source voltage of the differential pair formed by T 20 and the pMOS transistor PT 21 is V S2 .

【0068】図2(a)は図1に示す4端子入力差動増
幅回路を用いて構成された1/2ゲインの非反転演算増
幅回路の一例を示す回路図である。図2(b)はこの1
/2ゲインの非反転演算増幅回路の入出力特性を示すグ
ラフである。
FIG. 2A is a circuit diagram showing an example of a 1/2 gain non-inverting operational amplifier circuit configured by using the 4-terminal input differential amplifier circuit shown in FIG. 2 (b) is this one
It is a graph which shows the input / output characteristic of the non-inverting operational amplifier circuit of / 2 gain.

【0069】図2(a)に示すように、4端子入力演算
増幅器10aの4つの入力端子T10,T11,T20,T21
の内、T11とT21が出力端子TOUT に接続され、入力端
子T 20がアナログ・グランド電位AGNDに接地され
る。入力端子T10に電圧VINが印加される。
As shown in FIG. 2A, 4-terminal input operation
The four input terminals T of the amplifier 10aTen, T11, T20, Ttwenty one
Of T11And Ttwenty oneIs the output terminal TOUTConnected to the input end
Child T 20Is grounded to the analog ground potential AGND
You. Input terminal TTenVoltage VINIs applied.

【0070】図2(b)は上記の接続における4端子入
力演算増幅器の入出力特性を示している。従来の4端子
入力演算増幅器10によって構成された1/2ゲインの
非反転増幅器の入出力特性を示す図12(b)と比べて
みると、本発明の4端子入力演算増幅器10aにより構
成された1/2ゲインの非反転増幅器において、ゲイン
が1/2を満足するダイナミックレンジが大幅に改善さ
れたことがわかる。
FIG. 2B shows the input / output characteristics of the 4-terminal input operational amplifier in the above connection. 12 (b) showing the input / output characteristics of the 1/2 gain non-inverting amplifier formed by the conventional 4-terminal input operational amplifier 10, it is formed by the 4-terminal input operational amplifier 10a of the present invention. It can be seen that in the 1/2 gain non-inverting amplifier, the dynamic range in which the gain satisfies 1/2 is significantly improved.

【0071】このことは各入力トランジスタのゲートソ
ース間電圧と電流の関係からも導くことができる。差動
増幅部12aの定電流源となるpMOSトランジスタP
01およびpMOSトランジスタPT02に流れる電流を
0 /2とする。カレントミラー回路を構成するnMO
SトランジスタNT1 、NT2 に流れる電流もI0 /2
となる。したがって、pMOSトランジスタPT10、P
20、PT11、PT21に流れる電流をそれぞれIPT10
PT20、IPT11、IPT21とすると
This can also be derived from the relationship between the gate-source voltage of each input transistor and the current. PMOS transistor P serving as a constant current source of the differential amplifier 12a
The current flowing through T 01 and the pMOS transistor PT 02 is I 0/2 . NMO forming a current mirror circuit
The current flowing through the S transistors NT 1 and NT 2 is also I 0/2
Becomes Therefore, the pMOS transistors PT 10 and P
The currents flowing through T 20 , PT 11 and PT 21 are respectively I PT10 ,
If I PT20 , I PT11 , I PT21

【数25】 IPT10+IPT11=I0 /2 IPT20+IPT21=I0 /2 IPT10+IPT20=I0 /2 IPT11+IPT21=I0 /2 …(25) となる。式(25)より、次式のようになる。[Number 25] the I PT10 + I PT11 = I 0 /2 I PT20 + I PT21 = I 0/2 I PT10 + I PT20 = I 0/2 I PT11 + I PT21 = I 0/2 ... (25). From the equation (25), the following equation is obtained.

【数26】 IPT10=IPT21PT11=IPT20 …(26)[ Expression 26] I PT10 = I PT21 I PT11 = I PT20 (26)

【0072】ここで、各トランジスタが飽和領域で動作
している範囲においては、それぞれのトランジスタに対
して式(9)と同じような電流の式が成り立つから、式
(25)により、次式が求まる。
Here, in the range in which each transistor operates in the saturation region, a current equation similar to the equation (9) holds for each transistor, and therefore the following equation is obtained from the equation (25). I want it.

【数27】 (β/2)×(VIN−VS1−Vth2 +(β/2)×(VOUT −VS1−Vth2 =I0 /2…(27)[Number 27] (β / 2) × (V IN -V S1 -V th) 2 + (β / 2) × (V OUT -V S1 -V th) 2 = I 0/2 ... (27)

【数28】 (β/2)×(VAGND−VS2−Vth2 +(β/2)×(VOUT −VS2−Vth2 =I0 /2…(28) 式(26)により、次式が求まる。[Number 28] (β / 2) × (V AGND -V S2 -V th) 2 + (β / 2) × (V OUT -V S2 -V th) 2 = I 0/2 ... (28) the formula ( The following equation is obtained from 26).

【数29】 (β/2)×(VIN−VS1−Vth2 =(β/2)×(VOUT −VS2−Vth2 …(29)(Β / 2) × (V IN −V S1 −V th ) 2 = (β / 2) × (V OUT −V S2 −V th ) 2 (29)

【数30】 (β/2)×(VOUT −VS1−Vth2 =(β/2)×(VAGND−VS2−Vth2 …(30)(30) (β / 2) × (V OUT −V S1 −V th ) 2 = (β / 2) × (V AGND −V S2 −V th ) 2 (30)

【0073】ここで、 vin =VIN−VAGNDout =VOUT −VAGNDS1=VS1+Vth−VAGNDS2=VS2+Vth−VAGND k =I0 /2β と置き直して、式(27)と式(30)をアナログ・グ
ランドAGNDを基準とする電圧に対して解くと、
Here, v in = V IN -V AGND v out = V OUT -V AGND v S1 = V S1 + V th -V AGND v S2 = V S2 + V th -V AGND k = I 0 / 2β Solving the equations (27) and (30) for the voltage with the analog ground AGND as a reference,

【数31】 vout =vin/2 …(31)V out = v in / 2 (31)

【数32】 vS1=(3/4)×vin+{(k/2)−(vin/4)2 1/2 …(32)(32) v S1 = (3/4) × v in + {(k / 2) − (v in / 4) 2 } 1/2 (32)

【数33】 vS2=(1/4)×vin+{(k/2)−(vin/4)2 1/2 …(33) となる。式(32)および式(33)により、次式が得
られる。
(33) v S2 = (1/4) × v in + {(k / 2) − (v in / 4) 2 } 1/2 (33) The following equation is obtained from the equations (32) and (33).

【数34】 vS1−vS2=vin/2 …(34)(34) v S1 −v S2 = v in / 2 (34)

【0074】式(31)は4端子入力差動増幅回路に必
要な特性とした式(14)と同じであり、従来の4端子
差動増幅回路10では実現できなかった入出力特性を本
発明により得られたことは明らかである。
The equation (31) is the same as the equation (14) which is the characteristic required for the 4-terminal input differential amplifier circuit, and the input / output characteristic which cannot be realized by the conventional 4-terminal differential amplifier circuit 10 is provided by the present invention. It is clear that

【0075】図3(a)に図2(a)の接続における4
端子入力差動増幅回路10aの差動増幅部12における
内部電圧を入力電圧VINを横軸として詳しく示す。ま
た、そのときの各トランジスタに流れる電流を図3
(b)に示す。
4 in the connection of FIG. 2A is shown in FIG.
The internal voltage in the differential amplifier section 12 of the terminal input differential amplifier circuit 10a is shown in detail with the input voltage V IN as the horizontal axis. The current flowing through each transistor at that time is shown in FIG.
(B).

【0076】さて、pMOSトランジスタPT10に流れ
る電流は、
Now, the current flowing through the pMOS transistor PT 10 is

【数35】 IPT10=(β/2)×(VIN−VS1−Vth2 =(β/2)×(vin−vS12 =(β/2) ×〔(vin/4)−{(k/2)−(vin/4)2 1/2 2 …(35) となる。式(35)をvinで微分すると、次式が求ま
る。
(35) I PT10 = (β / 2) × (V IN −V S1 −V th ) 2 = (β / 2) × (v in −v S1 ) 2 = (β / 2) × [(v in / 4) - a - {(k / 2) ( v in / 4) 2} 1/2 ] 2 (35). Differentiating the expression (35) with respect to v in , the following expression is obtained.

【数36】 dIPT10/dvin =(β/4)×〔(vin/4)−{(k/2)−(vin/4)2 1/2 〕 ×〔1+(vin/4)/{(k/2)−(vin/4)2 1/2 〕 …(36) vin=0(VIN=VAGND)のときの電流IPT10のvin
対する傾きをmとすると、式(36)により、次式が得
られる。
Equation 36] dI PT10 / dv in = (β / 4) × [(v in / 4) - { (k / 2) - (v in / 4) 2} 1/2 ] × [1+ (v in / 4) / {(k / 2)-(v in / 4) 2 } 1/2 ] ... (36) When v in = 0 (V IN = V AGND ), the slope of current I PT10 with respect to v in is m. Then, the following equation is obtained from the equation (36).

【数37】 m=dIPT10/dvin=−(1/8)(I0 ・β)1/2 …(37) M = dI PT10 / dv in = − (1/8) (I 0 · β) 1/2 (37)

【0077】pMOSトランジスタPT10に流れる電流
PT10は、vin=0のときの値I0/4を中心として±
0 /4変化する。したがって、ΔV=(−I0 /4)
/mとすると、次式のようになる。
[0077] current I PT10 flowing to the pMOS transistor PT 10 is, ± about the value I 0/4 in the case of v in = 0
I 0/4 changes. Therefore, ΔV = (- I 0/ 4)
/ M, the following equation is obtained.

【数38】 ΔV=2(I0 /β)1/2 …(38) ほぼVAGND−ΔV<VIN<VAGND+ΔVの入力電圧範囲
で式(31)は成り立ち、かつ、この範囲内においては
ほぼ全領域に対して式(14)の関係を満たしている。
式(21)と式(38)を比較すると、ΔVの値が2
・21/2 倍大きくなっていることがわかる。
(38) ΔV = 2 (I 0 / β) 1/2 (38) Equation (31) holds in the input voltage range of approximately V AGND −ΔV <V IN <V AGND + ΔV, and within this range. Satisfies the relationship of equation (14) for almost all regions.
Comparing equation (21) and equation (38), the value of ΔV is 2
・ It can be seen that it is 2 1/2 times larger.

【0078】図3(a)に示した本例においては、V
AGND−1.2V<VIN<VAGND+1.2Vの入力電圧範
囲であり、十分実用的なものである。また、先に述べた
4端子入力差動増幅回路10aについての説明が、十分
満足できるものであることも明らかであろう。
In the present example shown in FIG. 3A, V
The input voltage range is AGND −1.2V <V IN <V AGND + 1.2V, which is sufficiently practical. It will also be apparent that the above description of the 4-terminal input differential amplifier circuit 10a is sufficiently satisfactory.

【0079】以上説明したように、本第一の実施形態に
よれば、差動対を構成するpMOSトランジスタP
10,PT11および差動対を構成するpMOSトランジ
スタPT 20,PT21にバイアス部11のpMOSトラン
ジスタPT1 と共にカレントミラー回路を構成するpM
OSトランジスタPT01,PT02によって、それぞれ別
個に電流を供給するようにしたので、ダイナミックレン
ジが改善されたMOS型4端子入力差動増幅回路を実現
でき、ひいては、回路規模を縮小でき、低消費電力化を
図れる利点がある。
As described above, in the first embodiment,
According to this, the pMOS transistor P forming the differential pair
TTen, PT11And pMOS transistors forming a differential pair
Star PT 20, PTtwenty oneIs connected to the pMOS transistor of the bias unit 11.
Dista PT1PM that composes a current mirror circuit with
OS transistor PT01, PT02According to each
Since the electric current is supplied to each
Realized MOS type 4-terminal input differential amplifier circuit
It is possible to reduce the circuit scale and power consumption.
There are advantages that can be achieved.

【0080】第2実施形態 図4は本発明に係る多端子入力差動増幅回路の第2の実
施形態を示す回路図である。図4はMOS型6端子入力
差動増幅回路10bの回路図である。図示のように、6
端子入力差動増幅回路10bはバイアス部11、差動増
幅部12b、ソースフォロワ部13およびプッシュプル
出力部14によって構成されている。そして、この6端
子入力差動増幅回路10bにおいて、差動増幅部12b
を除いて、バイアス部11、ソースフォロワ部13部お
よびプッシュプル出力部14は図1に示した本発明の第
一の実施形態と同様であるため、ここでその詳細につい
て、説明を省略する。また、回路の同様な構成部分を図
1と同じ符号を用いて表記する。
Second Embodiment FIG. 4 is a circuit diagram showing a second embodiment of the multi-terminal input differential amplifier circuit according to the present invention. FIG. 4 is a circuit diagram of the MOS type 6-terminal input differential amplifier circuit 10b. 6 as shown
The terminal input differential amplifier circuit 10b includes a bias unit 11, a differential amplifier unit 12b, a source follower unit 13, and a push-pull output unit 14. In the 6-terminal input differential amplifier circuit 10b, the differential amplifier section 12b
Except for the above, the bias unit 11, the source follower unit 13, and the push-pull output unit 14 are the same as those of the first embodiment of the present invention shown in FIG. 1, and therefore the detailed description thereof will be omitted here. Moreover, the same components of the circuit are denoted by the same reference numerals as those in FIG.

【0081】図4に示すように、6端子入力差動増幅回
路10bの差動増幅部12bはカレントミラー回路を構
成するpMOSトランジスタPT01,PT02,PT03
差動入力素子を構成するpMOSトランジスタPT10
PT20,PT30,PT11,PT21,PT31、また、カレ
ントミラー回路を構成するnMOSトランジスタN
1 ,NT2 によって構成されている。
As shown in FIG. 4, a 6-terminal input differential amplification circuit is used.
The differential amplifier 12b of the path 10b constitutes a current mirror circuit.
PMOS transistor PT01, PT02, PT03,
PMOS transistor PT forming a differential input elementTen,
PT20, PT30, PT11, PTtwenty one, PT31, Again
NMOS transistor N forming a mirror circuit
T 1, NT2It is composed by.

【0082】pMOSトランジスタPT01,PT02,P
03のソースが電源電圧VDDの供給線15に接続され、
ゲートがバイアス部11のノードND1 に接続されてい
る。pMOSトランジスタPT10およびpMOSトラン
ジスタPT11のソースが接続され、pMOSトランジス
タPT01のドレインに接続され、ノードND21を構成す
る。pMOSトランジスタPT20およびpMOSトラン
ジスタPT21のソースが接続され、pMOSトランジス
タPT02のドレインに接続され、ノードND22を構成す
る。pMOSトランジスタPT30およびpMOSトラン
ジスタPT31のソースが接続され、pMOSトランジス
タPT03のドレインに接続され、ノードND23を構成す
る。
PMOS transistors PT 01 , PT 02 , P
The source of T 03 is connected to the supply line 15 of the power supply voltage V DD ,
The gate is connected to the node ND 1 of the bias unit 11. The sources of the pMOS transistor PT 10 and the pMOS transistor PT 11 are connected to each other and to the drain of the pMOS transistor PT 01 to form a node ND 21 . The sources of the pMOS transistor PT 20 and pMOS transistor PT 21 are connected to each other and to the drain of the pMOS transistor PT 02 to form a node ND 22 . The sources of the pMOS transistor PT 30 and the pMOS transistor PT 31 are connected to each other and to the drain of the pMOS transistor PT 03 to form a node ND 23 .

【0083】pMOSトランジスタPT10,PT20,P
30のドレインが接続され、ノードND4 が構成され、
pMOSトランジスタPT11,PT21,PT31のドレイ
ンが接続され、ノードND3 が構成されている。nMO
SトランジスタNT1 とnMOSトランジスタNT2
ゲートが接続され、ノードND3 に接続され、nMOS
トランジスタNT1 とnMOSトランジスタNT2 のド
レインがそれぞれノードND3 、ノードND4 に接続さ
れている。さらに、nMOSトランジスタNT1 ,NT
2 のソースが電源電圧VSSの供給線16に接続されてい
る。nMOSトランジスタNT1 ,NT2 によってカレ
ントミラー回路が構成され、差動増幅部12bの出力負
荷を構成する。
PMOS transistors PT 10 , PT 20 , P
The drain of T 30 is connected to form a node ND 4 ,
The drains of the pMOS transistors PT 11 , PT 21 , and PT 31 are connected to form a node ND 3 . nMO
The gates of the S transistor NT 1 and the nMOS transistor NT 2 are connected to each other and to the node ND 3 ,
The drains of the transistor NT 1 and the nMOS transistor NT 2 are connected to the nodes ND 3 and ND 4 , respectively. In addition, nMOS transistors NT 1 and NT
The source of 2 is connected to the supply line 16 of the power supply voltage V SS . A current mirror circuit is configured by the nMOS transistors NT 1 and NT 2 and constitutes an output load of the differential amplifier 12b.

【0084】pMOSトランジスタPT10,PT11のゲ
ートが入力端子T10,T11に接続され、第一の差動入力
端子を構成し、pMOSトランジスタPT20,PT21
ゲートが入力端子T20,T21に接続され、第二の差動入
力対を構成し、pMOSトランジスタPT30,PT31
ゲートが入力端子T30,T31に接続され、第三の差動入
力対を構成する。
The gates of the pMOS transistors PT 10 and PT 11 are connected to the input terminals T 10 and T 11 to form a first differential input terminal, and the gates of the pMOS transistors PT 20 and PT 21 are input terminals T 20 and It is connected to the T 21, to constitute a second differential input pair, the gate of the pMOS transistor PT 30, PT 31 is connected to the input terminal T 30, T 31, constituting a third differential input pair.

【0085】各入力端子に入力された信号が差動増幅部
12bによって、信号の差が取り出され、差動増幅部1
2bのノードND4 に出力される。そして、ノードND
4 に出力された差動増幅部12bの出力信号が、後段の
ソースフォロワ部13およびプッシュプル出力部14を
介して、反転され、出力端子TOUT に出力される。
The difference between the signals input to the respective input terminals is taken out by the differential amplifier 12b, and the differential amplifier 1
It is output to the node ND 4 of 2b. And the node ND
The output signal of the differential amplification unit 12b output to 4 is inverted via the source follower unit 13 and the push-pull output unit 14 in the subsequent stage and output to the output terminal T OUT .

【0086】図5は上記の6端子入力差動増幅回路10
bによって構成された1/3ゲインの非反転増幅器の回
路図およびその入出力特性を示している。図5(a)は
6端子入力差動増幅回路10bを用いて、1/3ゲイン
の非反転増幅器の回路図である。図示のように、入力端
子T10に電圧VINが入力され、入力端子T20,T30がア
ナログ・グランド電位AGNDに接地され、さらに入力
端子T11,T21,T31が出力端子TOUT に接続されてい
る。図5(b)はこの1/3ゲインの非反転増幅器の入
出力特性を示している。
FIG. 5 shows the 6-terminal input differential amplifier circuit 10 described above.
The circuit diagram of the non-inverting amplifier of 1/3 gain comprised by b, and its input-output characteristic are shown. FIG. 5A is a circuit diagram of a 1/3 gain non-inverting amplifier using the 6-terminal input differential amplifier circuit 10b. As shown in the figure, the voltage V IN is input to the input terminal T 10 , the input terminals T 20 and T 30 are grounded to the analog ground potential AGND, and the input terminals T 11 , T 21 and T 31 are output terminals T OUT. It is connected to the. FIG. 5B shows the input / output characteristics of the 1/3 gain non-inverting amplifier.

【0087】本実施形態によれば、MOS型の多入力差
動増幅回路において、入力端子数は4入力に限らず、そ
れ以上にすることが可能である。これによって、たとえ
ば、ゲイン1/3の非反転増幅器を構成することができ
る。さらに、第1の実施形態と同様に、本第2の実施形
態によって、ダイナミックレンジが改善されたMOS型
多入力差動増幅回路を実現できる。
According to this embodiment, in the MOS type multi-input differential amplifier circuit, the number of input terminals is not limited to four, and it is possible to increase the number. Thereby, for example, a non-inverting amplifier with a gain of 1/3 can be constructed. Further, as in the first embodiment, the second embodiment can realize a MOS multi-input differential amplifier circuit having an improved dynamic range.

【0088】第3の実施形態 図6は本発明に係る多端子入力差動増幅回路の第3の実
施形態を示す回路図である。図6はMOS型4端子入力
差動増幅回路10cの回路図である。この回路図が図1
に示す4端子入力差動増幅回路10aの回路図と略同で
あるが、差動入力素子を構成するpMOSトランジスタ
PT20a ,PT21a およびそれに定電流を供給するpM
OSトランジスタPT02a のサイズが差動増幅回路10
aとは異なるように設定されている。
Third Embodiment FIG. 6 is a circuit diagram showing a third embodiment of the multi-terminal input differential amplifier circuit according to the present invention. FIG. 6 is a circuit diagram of the MOS type four-terminal input differential amplifier circuit 10c. This circuit diagram is shown in Figure 1.
Is a circuit diagram and Hobodo of 4-terminal input differential amplifier circuit 10a shown in supplies pMOS transistor PT 20a, the PT 21a and therewith to the constant current of the differential input element pM
The size of the OS transistor PT 02a is the differential amplifier circuit 10.
It is set to be different from a.

【0089】ここで、MOSトランジスタの特性を表す
パラメータβi を(βi =Weff /Leff )と定義す
る。なお、すでに述べたように、Weff およびLeff
それぞれMOSトランジスタの実効チャネル幅および実
効チャネル長とする。
Here, the parameter β i representing the characteristics of the MOS transistor is defined as (β i = W eff / L eff ). As already described, W eff and L eff are the effective channel width and effective channel length of the MOS transistor, respectively.

【0090】本第3の実施形態においては、差動増幅部
12cを構成するpMOSトランジスタPT10,P
11,PT20a ,PT21a および定電流を供給するpM
OSトランジスタPT01,PT02a のそれぞれのパラメ
ータβi は以下の条件を満足するように設定されてい
る。
In the third embodiment, the pMOS transistors PT 10 , P constituting the differential amplifier section 12c are formed.
T 11 , PT 20a , PT 21a and pM supplying constant current
The parameters β i of the OS transistors PT 01 and PT 02a are set so as to satisfy the following conditions.

【数39】 βPT10:βPT11:βPT20a :βPT21a =1:1:2:2 βPT01:βPT02a =1:2 …(39)[Number 39] β PT10: β PT11: β PT20a : β PT21a = 1: 1: 2: 2 β PT01: β PT02a = 1: 2 ... (39)

【0091】すなわち、差動入力素子を構成するMOS
トランジスタおよび定電流を供給するMOSトランジス
タのサイズを差動対ごとに異なるように設定することに
よって、各入力信号に対して重み付けをすることが可能
である。
That is, a MOS that constitutes a differential input element
It is possible to weight each input signal by setting the size of the transistor and the size of the MOS transistor that supplies the constant current to be different for each differential pair.

【0092】図7は上記の1:2重み付けされた4端子
入力差動増幅回路10cを用いて構成された1/3ゲイ
ンの非反転増幅器の回路図およびその入出力特性を示し
ている。図7(a)に示すように、4端子入力差動増幅
回路10cの4つの入力端子の内、T20はアナログ・グ
ランド電位AGNDに接地され、T11,T21が出力端子
ーTOUT に接続され、入力端子T10に電圧VINが印加さ
れる。図7(b)はこの1/3ゲインの非反転増幅器の
入出力特性を示している。
FIG. 7 shows a circuit diagram of a 1/3 gain non-inverting amplifier constructed using the 1: 2 weighted 4-terminal input differential amplifier circuit 10c and its input / output characteristics. As shown in FIG. 7 (a), 4 of the four input terminals of the terminal input differential amplifier circuit 10c, T 20 is grounded to the analog ground potential AGND, the T 11, T 21 is the output terminal over T OUT It is connected and the voltage V IN is applied to the input terminal T 10 . FIG. 7B shows the input / output characteristics of the 1/3 gain non-inverting amplifier.

【0093】以上説明したように、本第3の実施形態に
よれば、差動増幅部12cにおいて、差動対ごとにMO
Sトランジスタのサイズを異なるように設定することに
よって、ゲインが1より小さい任意の値に設定できる非
反転増幅器を構成することができる。また、第2の実施
形態と同様に、本第3の実施形態によって、ダイナミッ
クレンジが改善されたMOS型多入力差動増幅回路を実
現できる。
As described above, according to the third embodiment, in the differential amplifier section 12c, the MO is provided for each differential pair.
By setting the sizes of the S transistors differently, it is possible to configure a non-inverting amplifier whose gain can be set to an arbitrary value smaller than 1. Further, similar to the second embodiment, the third embodiment can realize a MOS multi-input differential amplifier circuit having an improved dynamic range.

【0094】以上説明した各実施形態においては、各差
動入力素子がpMOSトランジスタにより構成されてい
るが、nMOSトランジスタにより構成できることがい
うまでもない。また、出力負荷がnMOSトランジスタ
を用いたカレントミラー回路によって構成されている
が、カレントミラー回路以外の他の回路で構成すること
も可能である。また、定電流源がバイポーラ型回路によ
って構成されることも可能である。
In each of the embodiments described above, each differential input element is composed of a pMOS transistor, but it goes without saying that it can be composed of an nMOS transistor. Further, although the output load is configured by the current mirror circuit using the nMOS transistor, it may be configured by a circuit other than the current mirror circuit. It is also possible that the constant current source is composed of a bipolar type circuit.

【0095】さらに、上述した各実施形態において、差
動増幅回路はバイアス部、差動増幅部、ソースフォロワ
部およびプッシュプル出力部によって構成されている
が、プッシュプル出力部を省略して、ソースフォロワ部
によって出力するタイプでも良い。
Further, in each of the above-described embodiments, the differential amplifier circuit is composed of the bias section, the differential amplifier section, the source follower section and the push-pull output section, but the push-pull output section is omitted and the source is omitted. It may be a type that outputs by the follower unit.

【0096】以下、上述した第1および第3の実施形態
の4端子入力差動増幅回路10a,10cを用いる二つ
の応用例を図8および図9を用いて説明する。図8は4
端子入力差動増幅回路10aおよびアナログスイッチA
SW1,ASW2,ASW3,ASW4を用いて構成さ
れたゲインが1/2,1,2可変型非反転増幅器の回路
図およびアナログスイッチのオン・オフ状態を示してい
る。図8(a)はゲイン可変型非反転増幅器の回路図を
示し、図8(b)はアナログスイッチASW1,ASW
2,ASW3,ASW4のオン・オフ状態とゲインの関
係を示す図である。
Two application examples using the four-terminal input differential amplifier circuits 10a and 10c of the above-described first and third embodiments will be described below with reference to FIGS. 8 and 9. 8 is 4
Terminal input differential amplifier circuit 10a and analog switch A
The circuit diagram of the gain 1 / 2,1,2 variable non-inverting amplifier comprised using SW1, ASW2, ASW3, ASW4, and the ON / OFF state of the analog switch are shown. FIG. 8A shows a circuit diagram of a variable gain type non-inverting amplifier, and FIG. 8B shows analog switches ASW1 and ASW.
It is a figure which shows the relationship between the on / off state of 2, ASW3, ASW4, and a gain.

【0097】図8(a)に示すように、入力端子T10
電圧VINが印加され、入力端子T20がアナログスイッチ
ASW1を介して、アナログ・グランド電位AGNDに
接地される。また、入力端子T10おび入力端子T20の間
にアナログスイッチASW2が接続されている。入力端
子T11がアナログスイッチASW3を介して、アナログ
・グランド電位AGNDに接地され、入力端子T21が出
力端子TOUT と接続されている。さらに入力端子T11
よび入力端子T21の間にアナログスイッチASW4が接
続されている。
As shown in FIG. 8A, the voltage V IN is applied to the input terminal T 10 , and the input terminal T 20 is grounded to the analog ground potential AGND via the analog switch ASW1. An analog switch ASW2 is connected between the input terminal T 10 and the input terminal T 20 . The input terminal T 11 is grounded to the analog ground potential AGND via the analog switch ASW3, and the input terminal T 21 is connected to the output terminal T OUT . Further, the analog switch ASW4 is connected between the input terminal T 11 and the input terminal T 21 .

【0098】上記の接続において、各アナログスイッチ
のオン・オフ状態と増幅器のゲインの関係を図8(b)
に示している。図示のように、各アナログスイッチのオ
ン・オフ状態を変えることによって、増幅器のゲインが
1/2、1および2の三つに設定することができる。
FIG. 8B shows the relationship between the on / off state of each analog switch and the gain of the amplifier in the above connection.
Is shown in As shown, the gain of the amplifier can be set to ½, 1 and 2 by changing the on / off state of each analog switch.

【0099】図9は1:2に重み付けされた4端子入力
差動増幅回路10cおよびアナログスイッチASW1,
ASW2,ASW3,ASW4を用いて構成されたゲイ
ンが1/2の非反転、反転切り換え可能な増幅器を示し
ている。図9(a)は非反転、反転切り換え可能な増幅
器の回路図を示し、図9(b)はアナログスイッチAS
W1,ASW2,ASW3,ASW4のオン・オフ状態
とゲインの関係を示す図である。
FIG. 9 shows a 4-terminal input differential amplifier circuit 10c weighted to 1: 2 and analog switches ASW1 ,.
It shows a non-inverting / inverting switching amplifier having a gain of 1/2, which is configured by using ASW2, ASW3, and ASW4. FIG. 9A shows a circuit diagram of an amplifier capable of non-inverting / inverting switching, and FIG. 9B shows an analog switch AS.
It is a figure which shows the ON / OFF state of W1, ASW2, ASW3, and ASW4, and the relationship of a gain.

【0100】図9(a)に示すように、入力端子T10
よび入力端子T11がそれぞれアナログスイッチASW
2,ASW4を介して、入力信号VINに接続されてい
る。一方、入力端子T10および入力端子T11がそれぞれ
アナログスイッチASW1,ASW3を介して、アナロ
グ・グランド電位AGNDに接地される。さらに、入力
端子T20がアナログ・グランド電位AGNDに接地さ
れ、入力端子T21が出力端子TOUT と接続されている。
As shown in FIG. 9A, the input terminals T 10 and T 11 are respectively analog switches ASW.
2, connected to the input signal V IN via ASW4. On the other hand, the input terminal T 10 and the input terminal T 11 are grounded to the analog ground potential AGND via the analog switches ASW1 and ASW3, respectively. Further, the input terminal T 20 is grounded to the analog ground potential AGND, and the input terminal T 21 is connected to the output terminal T OUT .

【0101】上記の接続において、各アナログスイッチ
のオン・オフ状態と増幅器のゲインの関係を図9(b)
に示している。図示のように、各アナログスイッチのオ
ン・オフ状態を変えることによって、増幅器がゲイン1
/2の非反転および反転状態に任意に設定することがで
きる。
FIG. 9B shows the relationship between the on / off state of each analog switch and the gain of the amplifier in the above connection.
Is shown in As shown, by changing the on / off state of each analog switch, the amplifier gain 1
It can be arbitrarily set to the non-inversion state and the inversion state of / 2.

【0102】[0102]

【発明の効果】以上説明したように、本発明の多入力差
動増幅回路によれば、差動増幅回路のダイナミックレン
ジが大幅に改善され、かつ高入力インピーダンス回路が
実現できる。これによって、差動増幅回路の回路規模を
縮小でき、低消費電力化を図れる利点がある。
As described above, according to the multi-input differential amplifier circuit of the present invention, the dynamic range of the differential amplifier circuit can be greatly improved and a high input impedance circuit can be realized. This has the advantage that the circuit scale of the differential amplifier circuit can be reduced and power consumption can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係る4端子入力差動増幅回路の回路図
である。
FIG. 1 is a circuit diagram of a 4-terminal input differential amplifier circuit according to the present invention.

【図2】4端子入力差動増幅回路を用いた1/2ゲイン
非反転増幅器の回路図および入出力特性を示す図であ
る。
2A and 2B are a circuit diagram and an input / output characteristic of a 1/2 gain non-inverting amplifier using a 4-terminal input differential amplifier circuit.

【図3】本発明に係る4端子入力差動増幅回路を用いた
1/2ゲイン非反転増幅回路における入力電圧に対する
各部の電圧および差動増幅部トランジスタの電流を示す
図である。
FIG. 3 is a diagram showing a voltage of each part and a current of a differential amplifier transistor with respect to an input voltage in a ½ gain non-inverting amplifier circuit using a 4-terminal input differential amplifier circuit according to the present invention.

【図4】本発明に係る6端子入力差動増幅回路の回路図
である。
FIG. 4 is a circuit diagram of a 6-terminal input differential amplifier circuit according to the present invention.

【図5】6端子入力差動増幅回路を用いた1/3ゲイン
非反転増幅器の回路図および入出力特性を示す図であ
る。
5A and 5B are a circuit diagram and an input / output characteristic of a 1/3 gain non-inverting amplifier using a 6-terminal input differential amplifier circuit.

【図6】入力信号1:2重み付けした4端子入力差動増
幅回路の回路図である。
FIG. 6 is a circuit diagram of a 4-terminal input differential amplifier circuit in which an input signal is 1: 2 weighted.

【図7】入力信号1:2重み付けした4端子入力差動増
幅回路を用いた1/3ゲイン非反転増幅器の回路図およ
び入出力特性を示す図である。
7A and 7B are a circuit diagram and an input / output characteristic of a 1/3 gain non-inverting amplifier using a 4-terminal input differential amplifier circuit in which an input signal 1: 2 is weighted.

【図8】4端子入力差動増幅回路を用いたゲイン可変型
非反転増幅器の回路図およびスイッチ状態とゲインの関
係図である。
FIG. 8 is a circuit diagram of a variable gain type non-inverting amplifier using a 4-terminal input differential amplifier circuit and a relationship diagram of a switch state and a gain.

【図9】入力信号1:2重み付けした4端子入力差動増
幅回路を用いた非反転、反転切り換え増幅器の回路図お
よびスイッチ状態とゲインの関係図である。
FIG. 9 is a circuit diagram of a non-inverting / inverting switching amplifier using a 4-terminal input differential amplifier circuit in which an input signal 1: 2 is weighted and a relationship diagram between a switch state and a gain.

【図10】従来のMOS型4端子入力差動増幅回路の回
路図である。
FIG. 10 is a circuit diagram of a conventional MOS 4-terminal input differential amplifier circuit.

【図11】従来のバイポーラ型4端子入力演算増幅回路
の回路図である。
FIG. 11 is a circuit diagram of a conventional bipolar 4-terminal input operational amplifier circuit.

【図12】従来のMOS型4端子入力差動増幅回路を用
いた1/2ゲイン非反転増幅器の回路図および入出力特
性を示す図である。
FIG. 12 is a circuit diagram of a 1/2 gain non-inverting amplifier using a conventional MOS 4-terminal input differential amplifier circuit and a diagram showing input / output characteristics.

【図13】2端子入力差動増幅回路の回路図である。FIG. 13 is a circuit diagram of a two-terminal input differential amplifier circuit.

【図14】2端子入力差動増幅回路を用いたボルテージ
フォロワ回路の回路図および入出力特性を示す図であ
る。
14A and 14B are a circuit diagram and an input / output characteristic of a voltage follower circuit using a two-terminal input differential amplifier circuit.

【図15】2端子入力差動増幅回路を用いたボルテージ
フォロワ回路における入力電圧に対する各部の電圧およ
び差動増幅部トランジスタの電流を示す図である。
FIG. 15 is a diagram showing a voltage of each unit and a current of a differential amplifier unit transistor with respect to an input voltage in a voltage follower circuit using a two-terminal input differential amplifier circuit.

【図16】従来のMOS型4端子入力差動増幅回路を用
いた1/2ゲイン非反転増幅回路における入力電圧に対
する各部の電圧および差動増幅部トランジスタの電流を
示す図である。
FIG. 16 is a diagram showing a voltage of each unit and a current of a differential amplifier unit transistor with respect to an input voltage in a ½ gain non-inverting amplifier circuit using a conventional MOS 4-terminal input differential amplifier circuit.

【符号の説明】[Explanation of symbols]

1,2…トランスコンダクタンス・アンプ 3…出力バッファ 10…従来の4端子入力差動増幅回路 10a,10b…本発明の4端子入力差動増幅回路 10c…本発明の6端子入力差動増幅回路 11…バイアス部 12,12a,12b,12c,12d…差動増幅部 13…ソースフォロワ部 14…プッシュプル出力部 15…電源電圧VDDの供給線 16…電源電圧VSSの供給線 PT0 ,PT1 ,PT2 ,PT3 ,PT4 ,PT01,P
02,PT02a ,PT 03…pMOSトランジスタ PT10,PT11,PT20,PT21,PT20a ,P
21a ,PT30,PT31…pMOSトランジスタにより
構成された差動入力素子 NT1 ,NT2 ,NT3 …nMOSトランジスタ CUR1 …電流源 I1 …電流源CUR1 の電流値 R10,RC …抵抗素子 C10,CC …容量素子 T10,T11,T20,T21,T30,T31,TX1,TX2,T
Y1,TY2…入力端子 TOUT …出力端子 ND1 ,ND2 ,ND21,ND22,ND23,ND3 ,N
4 ,ND5 ,ND6…ノード ASW1,ASW2,ASW3,ASW4…アナログス
イッチ AGND…アナログ・グランド電位 gsp…増幅率 μ…キャリア移動度 COX…単位面積当たりゲート酸化膜容量 VDD,VSS…電源電圧
 1, 2 ... Transconductance amplifier 3 ... Output buffer 10 ... Conventional 4-terminal input differential amplifier circuit 10a, 10b ... 4-terminal input differential amplifier circuit 10c ... 6-terminal input differential amplifier circuit 11 of the present invention ... Bias section 12, 12a, 12b, 12c, 12d ... Differential amplification section 13 ... Source follower section 14 ... Push-pull output section 15 ... Power supply voltage VDDSupply line 16 ... Power supply voltage VSSSupply line PT0, PT1, PT2, PTThree, PTFour, PT01, P
T02, PT02a, PT 03... pMOS transistor PTTen, PT11, PT20, PTtwenty one, PT20a, P
T21a, PT30, PT31... by pMOS transistor
Configured differential input element NT1, NT2, NTThree... nMOS transistor CUR1… Current source I1… Current source CUR1Current value RTen, RC... Resistance element CTen, CC… Capacitance element TTen, T11, T20, Ttwenty one, T30, T31, TX1, TX2, T
Y1, TY2… Input terminal TOUT… Output terminal ND1, ND2, NDtwenty one, NDtwenty two, NDtwenty three, NDThree, N
DFour, NDFive, ND6… Nodes ASW1, ASW2, ASW3, ASW4… Analogs
Itch AGND ... Analog ground potential gsp… Amplification factor μ… Carrier mobility COX... Capacity of gate oxide film per unit area VDD, VSS…Power-supply voltage

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 少なくとも2対以上の正負入力端子を有
する差動増幅部を備えた多入力差動増幅回路であって、 上記差動増幅部の各差動対がそれぞれ異なる電流源に接
続され、各差動対毎に個別に電流が供給される多入力差
動増幅回路。
1. A multi-input differential amplifier circuit comprising a differential amplifier section having at least two pairs of positive and negative input terminals, wherein each differential pair of the differential amplifier section is connected to a different current source. , A multi-input differential amplifier circuit in which current is individually supplied to each differential pair.
【請求項2】 上記差動増幅部は、ゲートが入力端子を
なす少なくとも2対以上の金属絶縁膜半導体トランジス
タにより構成され、各トランジスタ対のソース同士の接
続点が上記電流源に接続され、正側入力素子を構成する
各トランジスタのドレイン同士が共通のノードに接続さ
れ、負側入力素子を構成する各トランジスタのドレイン
同士が他の共通のノードに接続されている請求項1記載
の多入力差動増幅回路。
2. The differential amplifier section is composed of at least two pairs of metal insulating film semiconductor transistors whose gates form input terminals, and the connection point between the sources of each transistor pair is connected to the current source. 2. The multi-input difference according to claim 1, wherein the drains of the transistors forming the side input element are connected to a common node, and the drains of the transistors forming the negative side input element are connected to another common node. Dynamic amplification circuit.
【請求項3】 上記各電流源が電源と各差動対のソース
同士の接続点との間に接続された金属絶縁膜半導体トラ
ンジスタにより構成され、差動入力素子と電流源を構成
する金属絶縁膜半導体トランジスタのコンダクタンスが
差動対毎に異なるように設定されている請求項2記載の
多入力差動増幅回路。
3. A metal insulating film which comprises a metal film insulating semiconductor transistor connected between a power source and a connection point between sources of each differential pair, and which constitutes a differential input element and a current source. 3. The multi-input differential amplifier circuit according to claim 2, wherein the conductance of the film semiconductor transistor is set to be different for each differential pair.
【請求項4】 上記各入力端子への入力を切り換えるス
イッチ回路を有する請求項1記載の多入力差動増幅回
路。
4. The multi-input differential amplifier circuit according to claim 1, further comprising a switch circuit for switching an input to each of the input terminals.
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