JPH0982921A

JPH0982921A - 半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法

Info

Publication number: JPH0982921A
Application number: JP7232471A
Authority: JP
Inventors: Noriyuki Shimoji; 規之下地
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1995-09-11
Filing date: 1995-09-11
Publication date: 1997-03-28
Also published as: US5760437A

Abstract

(57)【要約】【目的】集積度が高く高速読取りが可能で、かつ、安
価な半導体記憶装置、その製造方法、半導体記憶装置の
仮想グランドアレイ接続方法を提供する。【構成】ワードラインＷＬ２、ＷＬ３間には、ワード
ラインＷＬ２、ＷＬ３にそれぞれ接続される２つのメモ
リセルＭＣ42、ＭＣ53のソース領域Ｓ42、Ｓ53が連続的
に設けられ１つの独立活性領域Ｋ42を形成している。ワ
ードラインＷＬ３、ＷＬ４間には、２つのメモリセルＭ
Ｃ53、ＭＣ64のドレイン領域Ｄ53、Ｄ64が連続的に設け
られ１つの独立活性領域Ｋ53を形成している。第４行を
構成するメモリセルＭＣ41〜ＭＣ44のドレイン領域Ｄ41
〜Ｄ44が形成されている独立活性領域Ｋ30〜Ｋ33をポリ
シリコンにより接続することによりビットラインＢＬ３
を形成し、ソース領域Ｓ41〜Ｓ44が形成されている独立
活性領域Ｋ41〜Ｋ44をポリシリコンにより接続すること
によりビットラインＢＬ４を形成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置、そ
の製造方法および半導体記憶装置の接続方法に関し、特
に、仮想グランドアレイに関する。

【０００２】

【従来の技術】不揮発性メモリとして、フローティング
ゲート形のＥＥＰＲＯＭが用いられている。ＥＥＰＲＯ
Ｍは、図１６に示すメモリセルＭＣを行列配置すること
により構成される。

【０００３】図１６Ａに示すように、半導体基板４の上
部には、ソースＳとドレインＤが形成されている。ソー
スＳとドレインＤとの間に形成されたチャネル領域ＣＨ
の上部には、トンネル酸化膜ＴＦ、フローテイングゲー
トＦＧ、層間膜ＬＦ、コントロールゲートＣＧが、この
順に積み上げられている。これらで、メモリセルＭＣを
構成している。

【０００４】図１７Ａに、従来のＥＥＰＲＯＭ２の平面
構成を示す。図１７Ｂは、図１７Ａに示す従来のＥＥＰ
ＲＯＭ２の結線図である。図１７に示すように、ＥＥＰ
ＲＯＭ２の第１列を構成するメモリセルＭＣ11〜ＭＣ31
のコントロールゲートＣＧ11〜ＣＧ31は連続して形成さ
れ、ワードラインＷＬ１を構成している。第２列〜第４
列も同様である。

【０００５】第１行を構成するメモリセルＭＣ11〜ＭＣ
14のドレイン領域Ｄ11〜Ｄ14は、ビットラインＢＬ１に
接続されている。第２行〜第３行も同様である。すべて
のメモリセルＭＣ11〜ＭＣ34のソース領域Ｓ11〜Ｓ34
は、グランドに接地されている。

【０００６】たとえば、ＥＥＰＲＯＭ２のメモリセルＭ
Ｃ23に情報”１”を書込む場合、つぎのように行なう。
図１７Ｂに示すワードラインＷＬ３にのみ１２Ｖの電圧
を印加するとともに、ビットラインＢＬ２にのみ６．５
Ｖの電圧を印加する。

【０００７】これにより、図１６Ａに示すように、加速
された電子の一部が、メモリセルＭＣ(この場合はＭＣ2
3）のトンネル酸化膜ＴＦを飛び越えて、フローティン
グゲートＦＧに取込まれる。これが、”１”の状態であ
る。これに対し、フローティングゲートＦＧに電子が取
込まれていない状態が、”０”の状態である。なお、こ
れらの状態は、電源を切っても保持され、消去、書込み
をしない限り半永久的に持続する。

【０００８】メモリセル２の情報を消去するには、図１
７Ｂに示すワードラインＷＬ３のみを接地するととも
に、グランドラインＧＬに１２Ｖの電圧を印加する。

【０００９】これにより、図１６Ｂに示すように、メモ
リセルＭＣ(この場合はＭＣ13〜ＭＣ33）のフローティ
ングゲートＦＧに取込まれていた電子が、トンネル酸化
膜ＴＦを飛び越えて、ソース領域Ｓに引き抜かれる。こ
れにより、メモリセルＭＣは”０”の状態に戻る。

【００１０】このようにして、ＥＥＰＲＯＭ２に対する
情報の書込み、消去を行なうことができる。

【００１１】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のＥＥＰＲＯＭ２には、次のような問題点が
あった。図１７Ａに示すように、従来のＥＥＰＲＯＭ２
は、隣接する２列のソース領域、例えばＳ12〜Ｓ32およ
びＳ13〜Ｓ33を接続するための活性領域Ａ２３を設けな
ければならないため、Ｘ方向の寸法を小さくすることが
困難であった。

【００１２】また、活性領域Ａ１、Ａ２３、Ａ４を接地
するためのグランドラインＧＬ（図１７Ｂ参照）を、所
定ビット（例えば１６ビット）ごとに、ビットラインＢ
Ｌ間に設けなければならないため、Ｙ方向の寸法を小さ
くすることが困難であった。このため、高集積化の要望
にこたえることができないという問題があった。

【００１３】この問題を解決するために、従来より、仮
想グランドアレイ構造のＥＥＰＲＯＭ６が提案されてい
る。

【００１４】図１８Ａに、従来の仮想グランドアレイ構
造のＥＥＰＲＯＭ６の平面構成を示す。図１８Ｂは、図
１８Ａに示す従来の仮想グランドアレイ構造のＥＥＰＲ
ＯＭ６の結線図である。図１８に示すように、ＥＥＰＲ
ＯＭ６の第１列を構成するメモリセルＭＣ11〜ＭＣ31の
コントロールゲートＣＧ11〜ＣＧ31は連続して形成さ
れ、ワードラインＷＬ１を構成している。第２列〜第３
列も同様である。

【００１５】第１行を構成するメモリセルＭＣ11〜ＭＣ
13のソース領域Ｓ11〜Ｓ13と、第２行を構成するメモリ
セルＭＣ21〜ＭＣ23のドレイン領域Ｄ21〜Ｄ23とは同一
の活性領域により形成され、この活性領域がビットライ
ンＢＬ２を構成している。第１行、第３行も同様であ
る。

【００１６】このように、仮想グランドアレイ構造のＥ
ＥＰＲＯＭ６によれば、図１７に示すＥＥＰＲＯＭ２の
ように、ワードライン間に活性領域Ａ１、Ａ２３、Ａ４
を設ける必要がないため、Ｘ方向の寸法を小さくするこ
とができる。また、グランドラインＧＬを、ビットライ
ンＢＬ間に設ける必要がないため、Ｙ方向の寸法を小さ
くすることができる。このため、高集積化が可能とな
る。

【００１７】しかし、この従来の仮想グランドアレイ構
造のＥＥＰＲＯＭ６には次のような問題点があった。図
１９Ａは、図１８Ａに示すＥＥＰＲＯＭ６を構成するメ
モリセルＭＣ（図１８ＡにおいてはＭＣ31）のＲ−Ｒ断
面を示す図である。

【００１８】図１８Ａに示すように、ＥＥＰＲＯＭ６に
おいては、メモリセルＭＣのソース領域Ｓおよびドレイ
ン領域Ｄは、コントロールゲートＣＧを接続して形成さ
れるワードラインＷＬの真下にある。このため、製造工
程において、図１９Ａに示すように、まずソース領域Ｓ
およびドレイン領域Ｄが形成され、その後、トンネル酸
化膜ＴＦ、フローティングゲートＦＧ、層間膜ＬＦ、コ
ントロールゲートＣＧすなわちワードラインＷＬが形成
される。

【００１９】したがって、不純物の拡散によりいったん
形成されたソース領域Ｓおよびドレイン領域Ｄが、その
後の加熱工程で再び熱拡散するおそれがある。このた
め、後の拡散を見越して、メモリセルＭＣ間の寸法を大
きく取らなければならず、高集積化に限界を生じてい
た。

【００２０】また、ソース領域Ｓおよびドレイン領域Ｄ
を形成した後、トンネル酸化膜ＴＦを形成するため、不
純物濃度の高いソース領域Ｓおよびドレイン領域Ｄに接
するトンネル酸化膜ＴＦが厚くなる。このため、消去動
作の際、フローティングゲートＦＧからソース領域Ｓに
電子を引き抜きにくいという問題が生じていた。

【００２１】この問題を解決するために、図１９Ｂに示
すメモリセル８が提案されている。このメモリセル８
は、図１８に示すＥＥＰＲＯＭ６において、図１９Ａに
示すメモリセルＭＣの替りに用いる。メモリセル８は、
トンネル酸化膜ＴＦ、フローティングゲートＦＧ、層間
膜ＬＦ、コントロールゲートＣＧを形成した後、これら
をマスクとして、ソース領域Ｓおよびドレイン領域Ｄを
形成する。

【００２２】したがって、ソース領域Ｓおよびドレイン
領域Ｄが、再拡散するおそれはない。また、セルフアラ
インによりソース領域Ｓおよびドレイン領域Ｄを形成す
ることができるため、位置決め精度が高い。このため、
高集積化が可能となる。

【００２３】しかし、各メモリセルのコントロールゲー
トＣＧを相互に接続するために、別途配線を施し、これ
をワードラインＷＬとしなければならない。このため、
工程が増し、製造コストが増大する。

【００２４】さらに、メモリセルＭＣ（図１９Ａ）、メ
モリセル８（図１９Ｂ）のいずれを用いるにせよ、図１
８Ａに示す構成のＥＥＰＲＯＭ６においては、ビットラ
インＢＬ１〜ＢＬ４が埋め込み拡散層により形成されて
いるため、電気抵抗が大きく、高速読み出しが困難であ
った。

【００２５】この発明はこのような従来のＥＥＰＲＯＭ
など半導体記憶装置の問題点を改良し、集積度が高く、
高速読取りが可能で、かつ、安価な半導体記憶装置、そ
の製造方法および半導体記憶装置の仮想グランドアレイ
接続方法を提供することを目的とする。

【００２６】

【課題を解決するための手段】請求項１の半導体記憶装
置は、同一列を構成するメモリセルのコントロールゲー
トを接続して１のワードラインを形成し、隣接するワー
ドラインに接続される２つのメモリセルのソース領域相
互、ドレイン領域相互、または、ソース領域とドレイン
領域とを、隣接するワードライン間に連続的に設けて１
の独立活性領域とし、同一行を構成するメモリセルのソ
ース領域が形成されている独立活性領域を、導体により
接続することにより１のビットラインを形成し、同一行
を構成するメモリセルのドレイン領域が形成されている
独立活性領域を、導体により接続することにより他の１
のビットラインを形成し、隣接する行の隣接するビット
ラインを共用するよう構成したこと、を特徴とする。

【００２７】請求項２の半導体記憶装置は、請求項１の
半導体記憶装置において、同一列を構成するメモリセル
の配置方向と同一行を構成するメモリセルの配置方向と
が直交するよう、メモリセルを配置し、ワードラインと
ビットラインとが直交するよう構成したこと、を特徴と
する。

【００２８】請求項３の半導体記憶装置は、請求項２の
半導体記憶装置において、同一行を構成するメモリセル
が、同一の素子形成領域に形成されたものであること、
を特徴とする。

【００２９】請求項４の半導体記憶装置は、請求項１ま
たは請求項２の半導体記憶装置において、同一行を構成
するメモリセルが、それぞれ異なる素子形成領域に形成
されたものであること、を特徴とする。

【００３０】請求項５の半導体記憶装置の製造方法は、
請求項１の半導体記憶装置の製造方法であって、ワード
ラインを形成した後、ワードラインをマスクとして、隣
接するワードライン間に、複数の独立活性領域を形成
し、各独立活性領域を導体により接続することによりビ
ットラインを形成するよう構成したこと、を特徴とす
る。

【００３１】請求項６の半導体記憶装置の仮想グランド
アレイ接続方法は、半導体記憶装置の仮想グランドアレ
イ接続方法において、コントロールゲートを接続するこ
とによりワードラインを構成し、隣接するワードライン
間に複数の独立活性領域を設けるとともに、各独立活性
領域を、隣接するワードラインに接続される２つのメモ
リセル間で共用し、各独立活性領域を、導体により接続
することによりビットラインを構成すること、を特徴と
する。

【００３２】

【作用】請求項１および請求項４の半導体記憶装置、請
求項５の半導体記憶装置の製造方法ならびに請求項６の
半導体記憶装置の仮想グランドアレイ接続方法は、同一
行を構成するメモリセルのソース領域相互を接続するこ
とにより１のビットラインを形成し、同一行を構成する
メモリセルのドレイン領域相互を接続することにより他
の１のビットラインを形成し、隣接する行の隣接するビ
ットラインを共用するよう構成したこと、つまり、仮想
グランドアレイを採用したことを特徴とする。

【００３３】したがって、ソース領域を相互に接続する
ための活性領域をワードライン間に設ける必要はない。
また、この活性領域を接地するためのグランドラインを
ビットライン間に設ける必要はない。このため、メモリ
セルの集積度を高めることができる。

【００３４】また、隣接するワードライン間に独立活性
領域を設けることを特徴とする。したがって、ワードラ
インと、独立活性領域つまりソース領域およびドレイン
領域とが重なり合うことはない。このため、ワードライ
ンを形成した後、ソース領域およびドレイン領域を形成
することができる。

【００３５】その結果、後の加熱工程によるソース領域
およびドレイン領域の再拡散を考慮する必要がなく、メ
モリセルの集積度をさらに高めることができる。また、
ワードラインをマスクとして、セルフアラインでソース
領域およびドレイン領域を形成することができるため、
チャネル領域とソース領域およびドレイン領域との位置
合わせが正確になり、メモリセルの集積度をいっそう高
めることができる。

【００３６】さらに、コントロールゲートとワードライ
ンとを兼用することができる。このため、コントロール
ゲートの形成工程とワードラインの形成工程とを別々に
設ける必要がなく、半導体記憶装置を安価に製造するこ
とができる。

【００３７】また、２つのメモリセル間においてのみ供
用される独立活性領域を複数個設けるとともに、各活性
領域を導体で構成されたビットラインにより接続するこ
とを特徴とする。

【００３８】したがって、多数のメモリセル間において
供用される活性層を設け、この活性層自体をビットライ
ンとする場合に比べ、ビットラインの電気抵抗が少な
く、高速読取りが可能となる。

【００３９】請求項２および請求項３の半導体記憶装置
は、請求項１の半導体記憶装置において、同一列を構成
するメモリセルの配置方向と同一行を構成するメモリセ
ルの配置方向とが直交するようメモリセルを配置し、ワ
ードラインとビットラインとが直交するよう構成したこ
とを特徴とする。

【００４０】したがって、ビットラインおよびワードラ
インにそれぞれ接続されるデコーダなど周辺回路の配置
が容易になる。

【００４１】

【実施例】図１に、この発明の一実施例による半導体記
憶装置であるＥＥＰＲＯＭ２０の平面構成を示す。図２
は、図１における断面Ｐ−Ｐ、断面Ｑ−Ｑを示す図であ
る。また、図３は、図１に表されたＥＥＰＲＯＭ２０を
模式的に表した斜視図であり、図４は、その結線図であ
る。

【００４２】ＥＥＰＲＯＭ２０は、メモリセルＭＣ11〜
ＭＣ74を半導体基板２２に行列配置することにより、構
成される。図１に示す実施例においては、１６個のメモ
リセルＭＣ11〜ＭＣ74を７行４列の行列に配置してい
る。行列の列内要素はＹ方向に配置されており、行内要
素はＵ方向に配置されている。

【００４３】ただし、図３に示すように、メモリセルＭ
Ｃ11〜ＭＣ74が形成される素子形成領域２８は、いずれ
も、Ｘ方向に長手寸法を有する直線状に形成されてい
る。したがって、行列の行内要素の配置方向Ｕと、１つ
の素子形成領域２８に形成されるメモリセルの配置方向
Ｘとが交差する関係になっている。すなわち、同一行を
構成するメモリセルが、それぞれ異なる素子形成領域２
８に形成されている。なお、図２Ａに示す断面Ｐ−Ｐ
は、ひとつの素子形成領域２８の縦断面を表している。

【００４４】メモリセルＭＣ11〜ＭＣ74の構造を、ＭＣ
53を例に説明する。図１における断面Ｐ−Ｐを表す図２
Ａに示すように、半導体基板２２の上部には、ソース領
域Ｓ53とドレイン領域Ｄ53が形成されている。ソース領
域Ｓ53とドレイン領域Ｄ53との間に形成されたチャネル
領域ＣＨ53の上部には、トンネル酸化膜ＴＦ53、フロー
テイングゲートＦＧ53、層間膜ＬＦ53、コントロールゲ
ートを兼ねるワードラインＷＬ３が、この順に積み上げ
られている。これらで、メモリセルＭＣ53を構成してい
る。

【００４５】図１における断面Ｑ−Ｑを表す図２Ｂに示
すように、第３列を構成するメモリセルＭＣ33〜ＭＣ63
のコントロールゲートは、連続的に形成されワードライ
ンＷＬ３を形成している。第１列、第２列、第４列につ
いても同様である。

【００４６】図２Ａに示すように、ワードラインＷＬ
２、ＷＬ３間には、ワードラインＷＬ２、ＷＬ３にそれ
ぞれ接続される２つのメモリセルＭＣ42、ＭＣ53のソー
ス領域Ｓ42、Ｓ53が、連続的に設けられ、１つの独立活
性領域Ｋ42を形成している。また、ワードラインＷＬ
３、ＷＬ４間には、ワードラインＷＬ３、ＷＬ４にそれ
ぞれ接続される２つのメモリセルＭＣ53、ＭＣ64のドレ
イン領域Ｄ53、Ｄ64が、連続的に設けられ、１つの独立
活性領域Ｋ53を形成している。このように、図１に示す
実施例においては、２０個の独立活性領域Ｋ00〜Ｋ74が
形成されている。

【００４７】図１に示すように、第４行を構成するメモ
リセルＭＣ41〜ＭＣ44のドレイン領域Ｄ41〜Ｄ44が形成
されている独立活性領域Ｋ30〜Ｋ33を、ポリシリコンな
ど導体により接続することによりビットラインＢＬ３を
形成している。ここで、独立活性領域Ｋ31〜Ｋ33は、そ
れぞれ、第３行を構成するメモリセルＭＣ31〜ＭＣ33の
ドレイン領域Ｄ31〜Ｄ33を含んでいるから、ビットライ
ンＢＬ３は、第３行を構成するメモリセルＭＣ31〜ＭＣ
33のドレイン領域Ｄ31〜Ｄ33を相互に接続するビットラ
インでもある。

【００４８】また、第４行を構成するメモリセルＭＣ41
〜ＭＣ44のソース領域Ｓ41〜Ｓ44が形成されている独立
活性領域Ｋ41〜Ｋ44を、導体により接続することにより
ビットラインＢＬ４を形成している。ビットラインＢＬ
３の場合同様、ビットラインＢＬ４は、第５行を構成す
るメモリセルＭＣ52〜ＭＣ54のソース領域Ｓ52〜Ｓ54を
相互に接続するビットラインでもある。ビットラインＢ
Ｌ０〜ＢＬ２、ＢＬ５〜ＢＬ７も同様に形成されてい
る。

【００４９】つぎに、ＥＥＰＲＯＭ２０の動作を、図４
の結線図を参照しつつ図５に基づいて説明する。図４に
示す第５行第３列のメモリセルＭＣ53に情報”１”を書
込む場合、図５（ａ）欄に示すように、ワードラインＷ
Ｌ３にのみ１２Ｖの高電位を与え、その他のワードライ
ンＷＬ１、ＷＬ２、ＷＬ４には接地電位０Ｖを与える。
また、ビットラインＢＬ５に６．５Ｖの高電位を与える
とともに、ビットラインＢＬ４に接地電位０Ｖを与え
る。その他のビットラインＢＬ０〜ＢＬ３、ＢＬ６、Ｂ
Ｌ７は開放する。また、半導体基板２２（図２Ａ参照）
には接地電位０Ｖを与える。

【００５０】このように接続することにより、メモリセ
ルＭＣ53は、図１６Ａに示すメモリセルＭＣと同様の状
態になる。したがって、加速された電子の一部が、メモ
リセルＭＣ53のトンネル酸化膜ＴＦ５３を飛び越えて、
フローティングゲートＦＧ53に取込まれる（図２Ａ参
照）。これにより、メモリセルＭＣ53は”１”の状態に
なる。このようにして、メモリセルＭＣ53にのみ”１”
を書込むことができる。

【００５１】メモリセルＭＣ53に書込まれた情報”１”
を消去する場合は、図５（ｂ）欄に示すように、ワード
ラインＷＬ３にのみ接地電位０Ｖを与え、その他のワー
ドラインＷＬ１、ＷＬ２、ＷＬ４は開放する。また、ビ
ットラインＢＬ４にのみ１２Ｖの高電位を与え、その他
のビットラインＢＬ０〜ＢＬ３、ＢＬ５〜ＢＬ７は開放
する。また、半導体基板２２には接地電位を与える。

【００５２】このように接続することにより、メモリセ
ルＭＣ53は、図１６Ｂに示すメモリセルＭＣと同様の状
態になる。したがって、メモリセルＭＣ53のフローティ
ングゲートＦＧ53に取込まれていた電子が、トンネル酸
化膜ＴＦ53を飛び越えて、ソース領域Ｓ53に引き抜かれ
る（図２Ａ参照）。これにより、メモリセルＭＣ53は”
０”の状態に戻る。このようにして、メモリセルＭＣ53
に書込まれた”１”のみを消去することができる。

【００５３】なお、消去時にワードラインＷＬ１、ＷＬ
２、ＷＬ４（図中＊１）を開放するよう構成したが、こ
れらに、高電位たとえば５Ｖを印加するよう構成するこ
ともできる。このように構成すれば、確実にメモリセル
ＭＣ53の情報のみを消去することができ、好都合であ
る。

【００５４】また、ワードラインＷＬ１〜ＷＬ４の印加
電圧Ｖｗを、０Ｖ≦Ｖｗ≦１２Ｖの範囲で適当に選択す
ることにより、同一行内のメモリセルＭＣ52〜ＭＣ54の
うち任意のメモリセルを選択的に消去することができ
る。たとえば、ビットラインＢＬ０〜ＢＬ７の条件を図
５（ｂ）欄と同一にし、ワードラインＷＬ１、ＷＬ２に
５Ｖの電圧を印加するとともに、ワードラインＷＬ３、
ＷＬ４に０Ｖの電圧を印加すると、同一行内のメモリセ
ルＭＣ52〜ＭＣ54のうち、メモリセルＭＣ53、ＭＣ54の
情報のみを選択的に消去することができる。

【００５５】また、図５（ｂ）欄の例では、ワードライ
ンＷＬ３に接地電位０Ｖを与えるとともに、ビットライ
ンＢＬ４に１２Ｖの高電位を与えるよう構成したが、こ
れらの電位を負側にシフトさせることもできる。たとえ
ば、ワードラインＷＬ３に−１０Ｖの負の高電位を与え
るとともに、ビットラインＢＬ４に５Ｖの電位を与える
よう構成することができる。

【００５６】このように構成すると、消去時における高
電位側（半導体基板２２に対する電位の絶対値の大きい
側）が、リーク電流を生じにくいワードライン側とな
る。このため、昇圧回路を用いて、５Ｖ電源から高圧
（−１０Ｖ）をつくりだすことが可能となる。したがっ
て、５Ｖ電源のみを用いる単一電源化が可能となる。

【００５７】メモリセルＭＣ53の記憶内容を読み出す場
合は、図５（ｃ）欄に示すように、ワードラインＷＬ３
にのみ５Ｖの電位を与え、その他のワードラインＷＬ
１、ＷＬ２、ＷＬ４には接地電位０Ｖを与える。また、
ビットラインＢＬ５に１Ｖの電位を与えるとともに、ビ
ットラインＢＬ６は開放するか１Ｖの電位を与えるかし
ておく。その他のビットラインＢＬ０〜ＢＬ４、ＢＬ７
には接地電位を与える。また、半導体基板２２には接地
電位を与える。

【００５８】このように接続すると、メモリセルＭＣ53
が”０”のときは、図２Ａに示すチャネル領域ＣＨ53に
チャネルが形成されるため、メモリセルＭＣ53のソース
領域Ｓ53とドレイン領域Ｄ53の間、すなわち、ビットラ
インＢＬ４、ＢＬ５間に電流が流れる。一方、メモリセ
ルＭＣ53が”１”のときは、チャネル領域ＣＨ53にはチ
ャネルが形成されないため、メモリセルＭＣ53のソース
領域Ｓ53とドレイン領域Ｄ53の間、すなわち、ビットラ
インＢＬ４、ＢＬ５間には電流が流れない。したがっ
て、ドレイン電流すなわちビットラインＢＬ５に流れる
電流を検出することにより、メモリセルＭＣ53の記憶内
容を読み出すことができる。

【００５９】図５（ｃ）欄において、その他のビットラ
インＢＬ０〜ＢＬ４、ＢＬ７と異なり、ビットラインＢ
Ｌ６については、開放するか１Ｖの電位を与えるかする
よう構成したのは、次の理由による。もしビットライン
ＢＬ６に接地電位を与えると、メモリセルＭＣ63が”
０”状態である場合は、図４に示すように、ビットライ
ンＢＬ５、ＢＬ６間の電位差によりメモリセルＭＣ63が
オン状態となり、ビットラインＢＬ５、ＢＬ６間に電流
が流れる。このため、仮にメモリセルＭＣ53が”１”状
態であったとしても、ビットラインＢＬ５に流れる電流
を検出して、メモリセルＭＣ53が”０”状態であると判
断してしまうおそれがあるからである。

【００６０】なお、図５（ｃ）欄において、その他のワ
ードラインＷＬ１、ＷＬ２、ＷＬ４には接地電位０Ｖを
与えるよう構成したが、ワードラインＷＬ１、ＷＬ２、
ＷＬ４に負電圧たとえば−３Ｖを印加するよう構成する
こともできる。このように構成すると、同一行の他のメ
モリセルＭＣ52またはＭＣ54が過剰消去されている（し
きい値が０Ｖ以下になっている）場合であっても、メモ
リセルＭＣ52またはＭＣ54の影響を排除することがで
き、好都合である。

【００６１】このようにして、メモリセルＭＣ53に対し
て、書込み、消去、読み出し動作を行なわせることがで
きる。すべてのメモリセルＭＣ11〜ＭＣ74に対して同様
な動作を行なわせることができる。なお、上述の電圧の
かけかたは一例であり、本発明はこれに限定されるもの
ではない。

【００６２】つぎに、ＥＥＰＲＯＭ２０の製造方法を、
図６〜図１０および図１、図２に基づいて説明する。ま
ず、図６に示すように、Ｐ型半導体で構成された半導体
基板２２の素子分離領域２４にＬＯＣＯＳ膜２６を形成
する。ＬＯＣＯＳ膜２６は、１０００℃程度の水蒸気雰
囲気中で、素子分離領域２４のシリコン酸化膜のみを選
択的に７０００オングストローム程度まで成長させるこ
とにより形成する。なお図６Ａは、ＥＥＰＲＯＭ２０
の、この工程における平面図を表し、図６Ｂ、Ｃは、そ
れぞれ、図６Ａにおける断面Ｐ−Ｐ、断面Ｑ−Ｑを表
す。

【００６３】つぎに、図７に示すように、素子分離領域
２４間に挟まれた素子形成領域２８に、厚さが１００オ
ングストローム程度のトンネル酸化膜ＴＦを形成し、そ
の上部にポリシリコンにより構成されたフローティング
ゲートＦＧを形成する。フローティングゲートＦＧは、
ＣＶＤ法により半導体基板２２の上部全面を覆うように
形成したポリシリコン膜にリンを拡散ドープし、その
後、ポリシリコン膜をフォトリソグラフィー法を用いて
パターニングすることにより形成する。

【００６４】つぎに、図８に示すように、半導体基板２
２の上部全面を覆うように層間膜ＬＦを形成する。この
実施例においては層間膜ＬＦとして、熱酸化法やＣＶＤ
法により形成されたＯＮＯ膜（シリコン酸化膜＋シリコ
ン窒化膜＋シリコン酸化膜の３層構造の膜）が用いられ
ている。

【００６５】つぎに、図９に示すように、コントロール
ゲートすなわちワードラインＷＬを形成する。まず、Ｃ
ＶＤ法により半導体基板２２の上部全面を覆うように、
ワードラインＷＬとなるポリシリコン膜を形成する。こ
の場合、ポリシリコン膜の厚さは４０００オングストロ
ーム程度に設定される。なお、ポリシリコン膜の替りに
ポリサイド膜（ポリシリコン＋シリサイドの２層構造の
膜）を用いることもできる。つぎに、導電性を確保する
ために、形成したポリシリコン膜にリンを拡散ドープす
る。

【００６６】つぎに、形成されたポリシリコン膜の上部
を覆うように、シリコン酸化膜などにより構成された絶
縁膜３０を形成する。この絶縁膜３０は、ワードライン
ＷＬと、後述するコンタクト用のポリシリコン３４との
絶縁性を確保するためのものである。

【００６７】その後、ポリシリコン膜などをフォトリソ
グラフィー法を用いてパターニングすることによりワー
ドラインＷＬを形成する。この工程において、ワードラ
インＷＬと同時に、層間膜ＬＦおよびフローティングゲ
ートＦＧもパターニングされる。

【００６８】つぎに、図１０に示すソース領域Ｓ、ドレ
イン領域Ｄなどの独立活性領域Ｋを形成するために、ト
ンネル酸化膜ＴＦ越しにイオンインプランテーションに
より、Ｎ型不純物であるリン、ヒ素を打込む。この実施
例では、ｎ^-部を形成するために、ソース領域Ｓにのみ
リンＰを１ｘ１０¹⁴個／ｃｍ²程度打込むとともに、ｎ⁺
部を形成するために、ソース領域Ｓおよびドレイン領域
にヒ素Ａｓを５ｘ１０¹⁵個／ｃｍ²程度打込む。

【００６９】これらの不純物を打込む際、図９Ａに示す
ように、ワードラインＷＬとＬＯＣＯＳ膜２６とがマス
クとなるため、図１に示す独立活性領域Ｋ00〜Ｋ74とな
るべき部分にのみ不純物が到達することとなる。したが
って、図１０に示すように、チャネル領域ＣＨに対し、
ソース領域Ｓ、ドレイン領域Ｄなどの独立活性領域Ｋ
が、セルフアラインで形成されることとなる。

【００７０】つぎに、図１に示すように、同一行たとえ
ば第４行を構成するメモリセルＭＣ41〜ＭＣ44の独立活
性領域Ｋ30〜Ｋ33およびＫ41〜Ｋ44をそれぞれ接続する
ように、ビットラインＢＬ３およびＢＬ４を形成する。
他のビットラインＢＬ０〜ＢＬ２、ＢＬ５〜ＢＬ７も同
様に形成される。この工程を、以下にやや詳しく説明す
る。

【００７１】図２Ａに示すように、まず、絶縁性を有す
るシリコン酸化物などによりサイドウォール３２を形成
するとともに、各独立活性領域Ｋ00〜Ｋ74と接するよう
に、コンタクト用のポリシリコン３４を形成する。

【００７２】つぎに、ＣＶＤ法によりＢＰＳＧにより構
成された層間絶縁膜３６を、半導体基板２２の上部全面
を覆うように形成するとともに、平滑化等のためリフロ
ーを行なう。なお、リフロー工程における加熱により、
前工程においてイオン注入されていたＮ型不純物である
リン、ヒ素が熱拡散され、図１０に示すソース領域Ｓ、
ドレイン領域Ｄなどの独立活性領域Ｋが形成される。

【００７３】つぎに、層間絶縁膜３６に、ポリシリコン
３４に到達するコンタクトホール３８を設ける。なお、
コンタクトホール３８は、層間絶縁膜３６をフォトリソ
グラフィー法を用いてパターニングし、ＲＩＥ法により
エッチングすることにより形成する。

【００７４】つぎに、コンタクトホール３８を介してポ
リシリコン３４と接するように、ポリシリコンにより構
成されたビットラインＢＬ０〜ＢＬ７を形成する。この
ようにして、各独立活性領域Ｋ00〜Ｋ74とビットライン
ＢＬ０〜ＢＬ７とが接続される。

【００７５】なお、この実施例においては、図２に示す
ように、コンタクト用のポリシリコン３４を介して、各
独立活性領域Ｋ00〜Ｋ74とビットラインＢＬ０〜ＢＬ７
とを接続したが、各独立活性領域Ｋ00〜Ｋ74とビットラ
インＢＬ０〜ＢＬ７との距離が小さい場合には、コンタ
クト用のポリシリコン３４を設けることなく、各独立活
性領域Ｋ00〜Ｋ74とビットラインＢＬ０〜ＢＬ７とを、
直接、接続することもできる。

【００７６】最後に、シリコン窒化膜により構成された
パッシベーション膜（図示せず）を、半導体基板２２の
上部全面を覆うよう、プラズマＣＶＤ法により形成す
る。このようにして、ＥＥＰＲＯＮ２０を製造する。

【００７７】つぎに、図１１Ａに、この発明の他の実施
例によるＥＥＰＲＯＭ４０の平面構成を示す。図１１Ｂ
は、その結線図である。ＥＥＰＲＯＭ４０は、図２Ａに
示すような断面構造のメモリセルを、半導体基板２２に
行列配置しており、行列の列内要素はＹ方向に配置され
ており、かつ、同一行を構成するメモリセルが、それぞ
れ異なる素子形成領域４２に形成されたものである点
で、図１に示すＥＥＰＲＯＭ２０と共通する。

【００７８】しかし、ＥＥＰＲＯＭ４０においては、行
列の行内要素がＸ方向に配置されており、かつ、素子形
成領域４２は、いずれも、Ｖ１方向に長手寸法を有する
直線状に形成されている点で、行列の行内要素がＵ方向
に配置されており、かつ、素子形成領域２８は、いずれ
も、Ｘ方向に長手寸法を有する直線状に形成されている
ＥＥＰＲＯＭ２０（図１参照）と異なる。

【００７９】このように、行列の行内要素をＸ方向に配
置することにより、ビットラインＢＬ１〜ＢＬ４がＸ方
向に長手寸法を持つよう設定することができる。このた
め、ビットラインＢＬ１〜ＢＬ４とワードラインＷＬ１
〜ＷＬ４とが直交するよう構成することができ、デコー
ダ（図示せず）など周辺回路の配置が容易になる。

【００８０】つぎに、図１２Ａに、この発明のさらに他
の実施例によるＥＥＰＲＯＭ５０の平面構成を示す。図
１２Ｂは、その結線図である。ＥＥＰＲＯＭ５０は、行
列の行内要素をＸ方向に配置することにより、ビットラ
インＢＬ１〜ＢＬ４とワードラインＷＬ１〜ＷＬ４とが
直交するよう構成している点で、図１１に示すＥＥＰＲ
ＯＭ４０と共通する。

【００８１】しかし、同一行を構成するメモリセルが、
同一の素子形成領域５２に形成されたものである点で、
同一行を構成するメモリセルが、それぞれ異なる素子形
成領域４２に形成されたものであるＥＥＰＲＯＭ４０
（図１１参照）と異なる。

【００８２】つぎに、図１３Ａに、この発明のさらに他
の実施例によるＥＥＰＲＯＭ６０の平面構成を示す。図
１３Ｂは、その結線図である。ＥＥＰＲＯＭ６０は、同
一行を構成するメモリセルが、同一の素子形成領域６２
に形成されたものである点で、図１２に示すＥＥＰＲＯ
Ｍ５０と共通する。

【００８３】しかし、素子形成領域６２が、Ｘ方向に長
手寸法を有する直線状に形成されている点で、素子形成
領域５２が、Ｖ１方向に長手寸法を有する直線とＶ２方
向に長手方向を有する直線とを交互に連結した波状に形
成されているＥＥＰＲＯＭ５０（図１２参照）と異な
る。

【００８４】つぎに、図１４に、この発明のさらに他の
実施例によるＥＥＰＲＯＭ１００の断面構成を示す。Ｅ
ＥＰＲＯＭ１００の平面構成は、図１に示すＥＥＰＲＯ
Ｍ２０と同様である。結線図も図３と同様である。ま
た、ワードラインＷＬ１〜ＷＬ４間に合計２０個の独立
活性領域Ｋ00〜Ｋ74が形成されている点で、ＥＥＰＲＯ
Ｍ２０と共通する。

【００８５】しかし、ＥＥＰＲＯＭ１００は、隣接する
２つのメモリセルＭＣ42、ＭＣ53のドレイン領域Ｄ42と
ソース領域Ｓ53とが、連続的に設けられ、１つの独立活
性領域Ｋ42を形成している点で、隣接する２つのメモリ
セルＭＣ42、ＭＣ53のソース領域Ｓ42、Ｓ53相互が、連
続的に設けられて１つの独立活性領域Ｋ42を形成し、ま
た、隣接する２つのメモリセルＭＣ53、ＭＣ64のドレイ
ン領域Ｄ53、Ｄ64相互が、連続的に設けられて１つの独
立活性領域Ｋ53を形成しているＥＥＰＲＯＭ２０（図２
Ａ参照）と異なる。

【００８６】なお、このように、隣接するメモリセルの
ドレイン領域とソース領域とを連続的に設けて１つの独
立活性領域を形成する構造は、上述の図１に示すＥＥＰ
ＲＯＭ２０に適用することができる他、図１１に示すＥ
ＥＰＲＯＭ４０にも適用することができる。

【００８７】また、ＥＥＰＲＯＭ１００は、各フローテ
ィングゲートＦＧ11〜ＦＧ74に、あらかじめ電子が注入
されている点で、各フローティングゲートＦＧ11〜ＦＧ
74に、あらかじめ電子が注入されていないＥＥＰＲＯＭ
２０と異なる。

【００８８】したがって、ＥＥＰＲＯＭ１００において
は、フローティングゲートＦＧ11〜ＦＧ74に電子が注入
された状態が”０”であり、フローティングゲートＦＧ
11〜ＦＧ74から電子が引き抜かれた状態が”１”である
点で、フローティングゲートＦＧ11〜ＦＧ74に電子が注
入されていない状態が”０”であり、フローティングゲ
ートＦＧ11〜ＦＧ74に電子が注入された状態が”１”で
あるＥＥＰＲＯＭ２０と異なる。

【００８９】このため、ＥＥＰＲＯＭ１００に対し、書
込み、消去、読み出しを行なう場合の条件も、ＥＥＰＲ
ＯＭ２０に対する条件（図５参照）と異なる。たとえ
ば、ＥＥＰＲＯＭ１００のメモリセルＭＣ53に対し、書
込み、消去、読み出しを行なう場合の条件を、図１５に
示す。

【００９０】メモリセルＭＣ53に対し、情報”１”を書
込む場合は、図１５（ｄ）欄に示す電圧を各ワードライ
ンＷＬ１〜ＷＬ４、ビットラインＢＬ０〜ＢＬ７に印加
する。これにより、図１４Ａに示すメモリセルＭＣ53の
フローティングゲートＦＧ53に注入されていた電子が、
トンネル酸化膜ＴＦ53を飛び越えて、ドレイン領域Ｄ53
に引き抜かれ、”１”状態となる。

【００９１】メモリセルＭＣ53に書込まれた情報”１”
を消去する場合は、図１５（ｅ）欄に示す電圧を各ワー
ドラインＷＬ１〜ＷＬ４、ビットラインＢＬ０〜ＢＬ７
に印加する。これにより、メモリセルＭＣ53のチャネル
領域ＣＨ53から、電子がトンネル酸化膜ＴＦ53を飛び越
えて、フローティングゲートＦＧ53に注入され、”０”
状態にもどる。

【００９２】メモリセルＭＣ53の記憶内容を読み出す場
合は、図１５（ｆ）欄に示す電圧を各ワードラインＷＬ
１〜ＷＬ４、ビットラインＢＬ０〜ＢＬ７に印加する。
これにより、メモリセルＭＣ53が”０”のときは、図１
４Ａに示すチャネル領域ＣＨ53にはチャネルが形成され
ないため、メモリセルＭＣ53のソース領域Ｓ53とドレイ
ン領域Ｄ53の間、すなわち、ビットラインＢＬ４、ＢＬ
５間には電流が流れない。一方、メモリセルＭＣ53が”
１”のときは、チャネル領域ＣＨ53にチャネルが形成さ
れるため、メモリセルＭＣ53のソース領域Ｓ53とドレイ
ン領域Ｄ53の間、すなわち、ビットラインＢＬ４、ＢＬ
５間に電流が流れる。この関係は、図１に示すＥＥＰＲ
ＯＭ２０の場合と逆である。

【００９３】このようにして、メモリセルＭＣ53に対し
て、書込み、消去、読み出し動作を行なわせることがで
きる。すべてのメモリセルＭＣ11〜ＭＣ74に対して同様
な動作を行なわせることができる。

【００９４】なお、上述の各実施例においては、コント
ロールゲートとワードラインとを兼用する場合を例に説
明したが、この発明は、コントロールゲートとワードラ
インとを別個に設ける場合にも適用することができる。
ただし、コントロールゲートとワードラインとを兼用す
ると、製造コストを低減することができるため好都合で
ある。

【００９５】また、ビットラインをポリシリコンで形成
したが、ビットラインは、アルミニウム、アルミ・シリ
コン合金、アルミ・シリコン・銅合金など、埋め込み拡
散層に比べて電気抵抗の小さい材質であればよい。

【００９６】なお、上述の各実施例においては、フロー
ティングゲート型のメモリセルを有するＥＥＰＲＯＭ
に、この発明を適用した場合を例に説明したが、この発
明は、フローティングゲート型のメモリセルを有するＥ
ＥＰＲＯＭに限定されるものではない。たとえば、絶縁
性を有するトラップ膜に電子を捕獲することにより情報
を記憶するＭＮＯＳ型のメモリセルを有する不揮発性メ
モリ（特開平５−３２６８９３号公報参照）などに適用
することもできる。さらに、この発明は、不揮発性メモ
リに限定されるものではなく、揮発性メモリを含む半導
体記憶装置全般に適用される。

【００９７】

【発明の効果】請求項１および請求項４の半導体記憶装
置、請求項５の半導体記憶装置の製造方法ならびに請求
項６の半導体記憶装置の仮想グランドアレイ接続方法
は、同一行を構成するメモリセルのソース領域相互を接
続することにより１のビットラインを形成し、同一行を
構成するメモリセルのドレイン領域相互を接続すること
により他の１のビットラインを形成し、隣接する行の隣
接するビットラインを共用するよう構成したこと、つま
り、仮想グランドアレイを採用したことを特徴とする。

【００９８】したがって、ソース領域を相互に接続する
ための活性領域をワードライン間に設ける必要はない。
また、この活性領域を接地するためのグランドラインを
ビットライン間に設ける必要はない。このため、メモリ
セルの集積度を高めることができる。

【００９９】また、隣接するワードライン間に独立活性
領域を設けることを特徴とする。したがって、ワードラ
インと、独立活性領域つまりソース領域およびドレイン
領域とが重なり合うことはない。このため、ワードライ
ンを形成した後、ソース領域およびドレイン領域を形成
することができる。

【０１００】その結果、後の加熱工程によるソース領域
およびドレイン領域の再拡散を考慮する必要がなく、メ
モリセルの集積度をさらに高めることができる。また、
ワードラインをマスクとして、セルフアラインでソース
領域およびドレイン領域を形成することができるため、
チャネル領域とソース領域およびドレイン領域との位置
合わせが正確になり、メモリセルの集積度をいっそう高
めることができる。

【０１０１】さらに、コントロールゲートとワードライ
ンとを兼用することができる。このため、コントロール
ゲートの形成工程とワードラインの形成工程とを別々に
設ける必要がなく、半導体記憶装置を安価に製造するこ
とができる。

【０１０２】また、２つのメモリセル間においてのみ供
用される独立活性領域を複数個設けるとともに、各活性
領域を導体で構成されたビットラインにより接続するこ
とを特徴とする。

【０１０３】したがって、多数のメモリセル間において
供用される活性層を設け、この活性層自体をビットライ
ンとする場合に比べ、ビットラインの電気抵抗が少な
く、高速読取りが可能となる。

【０１０４】すなわち、集積度が高く、高速読取りが可
能で、かつ、安価な半導体記憶装置、その製造方法およ
び半導体記憶装置の仮想グランドアレイ接続方法を提供
することができる。

【０１０５】請求項２および請求項３の半導体記憶装置
は、請求項１の半導体記憶装置において、同一列を構成
するメモリセルの配置方向と同一行を構成するメモリセ
ルの配置方向とが直交するようメモリセルを配置し、ワ
ードラインとビットラインとが直交するよう構成したこ
とを特徴とする。

【０１０６】したがって、ビットラインおよびワードラ
インにそれぞれ接続されるデコーダなど周辺回路の配置
が容易になる。すなわち、さらに集積度の高い半導体記
憶装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置であ
るＥＥＰＲＯＭの平面構成を示す図面である。

【図２】この発明の一実施例によるＥＥＰＲＯＭの断面
Ｐ−Ｐ、断面Ｑ−Ｑを示す図面である。

【図３】この発明の一実施例によるＥＥＰＲＯＭを模式
的に表した斜視図である。

【図４】この発明の一実施例によるＥＥＰＲＯＭの結線
図である。

【図５】この発明の一実施例によるＥＥＰＲＯＭの書込
み、消去、読取り動作をさせる条件を表す図面である。

【図６】この発明の一実施例によるＥＥＰＲＯＭの製造
工程の一部を示す図面である。

【図７】この発明の一実施例によるＥＥＰＲＯＭの製造
工程の一部を示す図面である。

【図８】この発明の一実施例によるＥＥＰＲＯＭの製造
工程の一部を示す図面である。

【図９】この発明の一実施例によるＥＥＰＲＯＭの製造
工程の一部を示す図面である。

【図１０】この発明の一実施例によるＥＥＰＲＯＭの製
造工程の一部を示す図面である。

【図１１】この発明の他の実施例によるＥＥＰＲＯＭの
平面構成を示す図面および結線図である。

【図１２】この発明のさらに他の実施例によるＥＥＰＲ
ＯＭの平面構成を示す図面および結線図である。

【図１３】この発明のさらに他の実施例によるＥＥＰＲ
ＯＭの平面構成を示す図面および結線図である。

【図１４】この発明のさらに他の実施例によるＥＥＰＲ
ＯＭの断面Ｐ−Ｐ、断面Ｑ−Ｑを示す図面である。

【図１５】この発明のさらに他の実施例によるＥＥＰＲ
ＯＭの書込み、消去、読取り動作をさせる条件を表す図
面である。

【図１６】従来のＥＥＰＲＯＭを構成するメモリセルの
断面構成を示す図面である。

【図１７】従来のＥＥＰＲＯＭの平面構成を示す図面お
よび結線図である。

【図１８】従来の他のＥＥＰＲＯＭの平面構成を示す図
面および結線図である。

【図１９】従来の他のＥＥＰＲＯＭを構成するメモリセ
ルの断面構成を示す図面である。

【符号の説明】

ＢＬ３、ＢＬ４・・・・・・・・・・・ビットラインＤ41〜Ｄ44、Ｄ53、Ｄ64・・・・・・・ドレイン領域Ｋ30〜Ｋ33、Ｋ41〜Ｋ44、Ｋ53・・・・独立活性領域ＭＣ41〜ＭＣ44、ＭＣ53、ＭＣ64・・・メモリセルＳ41〜Ｓ44、Ｓ53・・・・・・・・・・ソース領域ＷＬ２、ＷＬ３、ＷＬ４・・・・・・・ワードライン

Claims

【特許請求の範囲】

【請求項１】ソース領域と、ドレイン領域と、該２領域
の間に形成され上部にコントロールゲートを有するチャ
ネル領域とを備えたメモリセルを、半導体基板に複数個
行列配置した半導体記憶装置において、同一列を構成するメモリセルのコントロールゲートを接
続して１のワードラインを形成し、隣接するワードラインに接続される２つのメモリセルの
ソース領域相互、ドレイン領域相互、または、ソース領
域とドレイン領域とを、隣接するワードライン間に連続
的に設けて１の独立活性領域とし、同一行を構成するメモリセルのソース領域が形成されて
いる独立活性領域を、導体により接続することにより１
のビットラインを形成し、同一行を構成するメモリセルのドレイン領域が形成され
ている独立活性領域を、導体により接続することにより
他の１のビットラインを形成し、隣接する行の隣接するビットラインを共用するよう構成
したこと、を特徴とする半導体記憶装置。
【請求項２】請求項１の半導体記憶装置において、同一列を構成するメモリセルの配置方向と同一行を構成
するメモリセルの配置方向とが直交するよう、メモリセ
ルを配置し、ワードラインとビットラインとが直交するよう構成した
こと、を特徴とするもの。
【請求項３】請求項２の半導体記憶装置において、同一行を構成するメモリセルが、同一の素子形成領域に
形成されたものであること、を特徴とするもの。
【請求項４】請求項１または請求項２の半導体記憶装置
において、同一行を構成するメモリセルが、それぞれ異なる素子形
成領域に形成されたものであること、を特徴とするもの。
【請求項５】請求項１の半導体記憶装置の製造方法であ
って、ワードラインを形成した後、ワードラインをマスクとし
て、隣接するワードライン間に、複数の独立活性領域を
形成し、各独立活性領域を導体により接続することによりビット
ラインを形成するよう構成したこと、を特徴とする半導体記憶装置の製造方法。
【請求項６】半導体記憶装置の仮想グランドアレイ接続
方法において、コントロールゲートを接続することによりワードライン
を構成し、隣接するワードライン間に複数の独立活性領域を設ける
とともに、各独立活性領域を、隣接するワードラインに
接続される２つのメモリセル間で共用し、各独立活性領域を、導体により接続することによりビッ
トラインを構成すること、を特徴とする半導体記憶装置の仮想グランドアレイ接続
方法。