JPH0981594A

JPH0981594A - Method and device for generating test vector

Info

Publication number: JPH0981594A
Application number: JP7231761A
Authority: JP
Inventors: Takayuki Matsuzawa; 孝行松澤
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1995-09-08
Filing date: 1995-09-08
Publication date: 1997-03-28
Anticipated expiration: 2015-09-08
Also published as: JP3696302B2

Abstract

PROBLEM TO BE SOLVED: To provide the method and device for test vector generation which accurately generate test vectors, which express all operations on the physical pattern of a cell, in a short time. SOLUTION: In the case of a combinational circuit cell, an X input pattern generation part 33 generates plural X input patterns based on input patterns of a truth table. In the case of a sequential circuit cell, an X change path generation part 34 generates plural X change paths based on input change paths of the truth table. AN initial path generation part 35 generates initial paths to make input patterns before change of input change paths and X change paths. A test vector conversion part 36 generates test vectors 14 by all input patterns of the truth table and all X input patterns in the case of the combinational circuit cell and adds corresponding initial paths before respective input change paths and X change paths to generate test vectors 14.

Description

Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト処理に使用されるセルの設計において、設計
したセルの物理パターンに基づいてテストベクトルを生
成する方法及び装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and apparatus for generating a test vector based on a physical pattern of a designed cell in designing a cell used for layout processing of a semiconductor integrated circuit.

【０００２】セルの設計において、設計したセルの論理
モデルの動作と物理パターン上での動作とが一致するか
どうかを検証することは、信頼性のある論理セルライブ
ラリを作成する上で、重要である。この検証を行うに
は、物理パターン上のすべての動作を表現するテストベ
クトルを生成し、このテストベクトルに基づいて論理シ
ミュレーションを実行する必要がある。In designing a cell, it is important to verify whether the behavior of the designed logic model of the cell and the behavior on the physical pattern match with each other in order to create a reliable logic cell library. is there. In order to perform this verification, it is necessary to generate a test vector that represents all the operations on the physical pattern and perform a logical simulation based on this test vector.

【０００３】[0003]

【従来の技術】従来、設計したセルの物理パターン上の
動作を表現するテストベクトルは、使用する論理シミュ
レータ毎にセル設計者によって生成されるか、又は全く
生成されていなかった。2. Description of the Related Art Conventionally, a test vector expressing an operation of a designed cell on a physical pattern has been generated by a cell designer for each logic simulator to be used, or has not been generated at all.

【０００４】[0004]

【発明が解決しようとする課題】従って、セル設計者が
テストベクトルを生成する場合、多大な時間を要すると
いう問題がある。また、セル設計者によって生成された
テストベクトルは人為的なミスによる誤りを含んでいた
り、セルのすべての動作を表現していないという問題が
あった。Therefore, there is a problem that it takes a lot of time for a cell designer to generate a test vector. Also, there are problems that the test vector generated by the cell designer includes an error due to human error and does not represent all the operations of the cell.

【０００５】本発明は、上記の問題を解決するためにな
されたものであって、その目的は、セルの物理パターン
上のすべての動作を表現したテストベクトルを、正確か
つ短時間で生成できるテストベクトル生成方法及び生成
装置を提供することにある。The present invention has been made in order to solve the above problems, and its purpose is to provide a test vector which can accurately and in a short time generate a test vector expressing all operations on a physical pattern of a cell. It is to provide a vector generation method and a vector generation device.

【０００６】[0006]

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、真理値表におけるすべての０，
１入力パターンに基づいて、複数の入力端子のうち少な
くとも１つの入力端子の入力信号値を不定値とするとと
もに、それ以外の入力端子の入力信号値を０又は１の組
合せとした場合の各出力端子の出力信号値からなる複数
の不定値入力パターンを発生し、真理値表におけるすべ
ての０，１入力パターンに対して、発生したすべての不
定値入力パターンを加えることによりテストベクトルを
生成するようにした。In order to achieve the above-mentioned object, the invention of claim 1 has all 0s in the truth table,
Each output when the input signal value of at least one of the plurality of input terminals is set to an indefinite value and the input signal values of the other input terminals are set to 0 or 1 based on one input pattern Generate a plurality of indefinite value input patterns consisting of the output signal value of the terminal, and generate a test vector by adding all the indefinite value input patterns to all 0, 1 input patterns in the truth table. I chose

【０００７】請求項２の発明は、真理値表におけるすべ
ての入力変化パスに基づいて、複数の入力端子の入力信
号値を０及び１並びに不定値のいずれかとするととも
に、各出力端子の出力信号値を０及び１並びに不定値の
いずれかとした場合において、複数の入力端子のうち１
つの入力端子の入力信号値の変化前における入力パター
ンと、該入力端子の入力信号値の０又は１から不定値へ
の変化後若しくは該入力端子の入力信号値の不定値から
０又は１への変化後における入力パターンとからなる複
数の不定値変化パスを発生する。そして、各入力変化パ
スにおける変化前及び変化後の０，１入力パターンによ
り各テストベクトルを生成するとともに、各不定値変化
パスにおける変化前及び変化後の入力パターンにより各
テストベクトルを生成するようにした。According to a second aspect of the present invention, based on all the input change paths in the truth table, the input signal value of the plurality of input terminals is set to 0, 1 or an indefinite value, and the output signal of each output terminal is set. When the value is set to either 0 or 1 or an undefined value, 1 of the multiple input terminals
The input pattern before the change of the input signal value of one input terminal and the change of the input signal value of the input terminal from 0 or 1 to an indefinite value or from the indefinite value of the input signal value of the input terminal to 0 or 1 A plurality of indefinite value change paths consisting of the changed input pattern are generated. Then, each test vector is generated by the 0 and 1 input patterns before and after the change in each input change path, and each test vector is generated by the input pattern before and after the change in each indefinite value change path. did.

【０００８】請求項３の発明は、真理値表にメモリ情報
が含まれるか否かに基づいてセルが組合せ回路セルか順
序回路セルかを判定する。セルが組合せ回路セルの場合
には真理値表におけるすべての０，１入力パターンに基
づいて、複数の入力端子のうち少なくとも１つの入力端
子の入力信号値を不定値とするとともに、それ以外の入
力端子の入力信号値を０又は１の組合せとした場合の各
出力端子の出力信号値からなる複数の不定値入力パター
ンを発生する。真理値表におけるすべての０，１入力パ
ターンに対して、発生したすべての不定値入力パターン
を加えることによりテストベクトルを生成する。また、
セルが順序回路セルの場合には、真理値表におけるすべ
ての入力変化パスに基づいて、複数の入力端子の入力信
号値を０及び１並びに不定値のいずれかとするととも
に、各出力端子の出力信号値を０及び１並びに不定値の
いずれかとした場合において、複数の入力端子のうち１
つの入力端子の入力信号値の変化前における入力パター
ンと、該入力端子の入力信号値の０又は１から不定値へ
の変化後若しくは該入力端子の入力信号値の不定値から
０又は１への変化後における入力パターンとからなる複
数の不定値変化パスを発生する。そして、各入力変化パ
スにおける変化前及び変化後の０，１入力パターンによ
り各テストベクトルを生成するとともに、各不定値変化
パスにおける変化前及び変化後の入力パターンにより各
テストベクトルを生成するようにした。According to the third aspect of the present invention, it is determined whether the cell is a combinational circuit cell or a sequential circuit cell based on whether or not the truth table includes memory information. When the cell is a combinational circuit cell, the input signal value of at least one input terminal among the plurality of input terminals is set to an indefinite value based on all the 0 and 1 input patterns in the truth table, and other input is performed. A plurality of indefinite value input patterns are generated which are output signal values of the output terminals when the input signal values of the terminals are set to 0 or 1. A test vector is generated by adding all generated indefinite value input patterns to all 0, 1 input patterns in the truth table. Also,
When the cell is a sequential circuit cell, the input signal value of the plurality of input terminals is set to 0, 1 or an indefinite value based on all the input change paths in the truth table, and the output signal of each output terminal is set. When the value is set to either 0 or 1 or an undefined value, 1 of the multiple input terminals
The input pattern before the change of the input signal value of one input terminal and the change of the input signal value of the input terminal from 0 or 1 to an indefinite value or from the indefinite value of the input signal value of the input terminal to 0 or 1 A plurality of indefinite value change paths consisting of the changed input pattern are generated. Then, each test vector is generated by the 0 and 1 input patterns before and after the change in each input change path, and each test vector is generated by the input pattern before and after the change in each indefinite value change path. did.

【０００９】請求項４の発明は、変化前及び変化後にお
ける入力パターンからなり、かつ、各入力変化パスにお
ける変化前の０，１入力パターン及び各不定値変化パス
における変化前の入力パターンにするための各イニシャ
ルパスを発生する。そして、各入力変化パス及び各不定
値変化パスに対して、対応するイニシャルパスを先行さ
せて付加することにより各テストベクトルを生成するよ
うにした。According to a fourth aspect of the present invention, there are input patterns before and after the change, and 0 and 1 input patterns before the change in each input change path and an input pattern before the change in each indefinite value change path. Generate each initial pass for. Then, each test change vector is generated by precedingly adding the corresponding initial path to each input change path and each indefinite value change path.

【００１０】請求項５の発明のテストベクトル生成装置
は、真理値表を入力する真理値表入力部と、真理値表入
力部によって入力された真理値表におけるすべての０，
１入力パターンに基づいて、複数の入力端子のうち少な
くとも１つの入力端子の入力信号値を不定値とするとと
もに、それ以外の入力端子の入力信号値を０又は１の組
合せとした場合の各出力端子の出力信号値からなる複数
の不定値入力パターンを発生する不定値入力パターン発
生部と、真理値表におけるすべての０，１入力パターン
に対して、発生されたすべての不定値入力パターンを加
えることによりテストベクトルを生成するテストベクト
ル変換部とを備える。According to a fifth aspect of the present invention, there is provided a test vector generating device, which includes a truth table input section for inputting a truth table and all 0's in the truth table input by the truth table input section.
Each output when the input signal value of at least one of the plurality of input terminals is set to an indefinite value and the input signal values of the other input terminals are set to 0 or 1 based on one input pattern An indefinite value input pattern generation unit that generates a plurality of indefinite value input patterns consisting of the output signal values of terminals and all generated indefinite value input patterns for all 0 and 1 input patterns in the truth table And a test vector conversion unit that generates a test vector.

【００１１】請求項６の発明のテストベクトル生成装置
は、真理値表を入力する真理値表入力部と、真理値表に
おけるすべての入力変化パスに基づいて、複数の入力端
子の入力信号値を０及び１並びに不定値のいずれかとす
るとともに、各出力端子の出力信号値を０及び１並びに
不定値のいずれかとした場合において、複数の入力端子
のうち１つの入力端子の入力信号値の変化前における入
力パターンと、該入力端子の入力信号値の０又は１から
不定値への変化後若しくは該入力端子の入力信号値の不
定値から０又は１への変化後における入力パターンとか
らなる複数の不定値変化パスを発生する不定値変化パス
発生部と、各入力変化パスにおける変化前及び変化後の
０，１入力パターンにより各テストベクトルを生成する
とともに、各不定値変化パスにおける変化前及び変化後
の入力パターンにより各テストベクトルを生成するテス
トベクトル変換部とを備える。According to a sixth aspect of the present invention, there is provided a test vector generating device which inputs input signal values of a plurality of input terminals based on a truth table input section for inputting a truth table and all input change paths in the truth table. Before changing the input signal value of one of the plurality of input terminals when the output signal value of each output terminal is set to either 0 or 1 and the undefined value And an input pattern after the input signal value of the input terminal changes from 0 or 1 to an indefinite value or after the input signal value of the input terminal changes from an indefinite value to 0 or 1. An indefinite value change path generating unit that generates an indefinite value change path and each test vector are generated by the 0 and 1 input patterns before and after the change in each input change path, and By the input pattern before and after the change changes in the change path and a test vector converter for generating the test vectors.

【００１２】請求項７の発明のテストベクトル生成装置
は、真理値表を入力する真理値表入力部と、真理値表入
力部によって入力された真理値表にメモリ情報が含まれ
るか否かに基づいてセルが組合せ回路セルか順序回路セ
ルかを判定するセルタイプ判定部と、セルタイプ判定部
によってセルが組合せ回路セルと判定された場合、真理
値表におけるすべての０，１入力パターンに基づいて、
複数の入力端子のうち少なくとも１つの入力端子の入力
信号値を不定値とするとともに、それ以外の入力端子の
入力信号値を０又は１の組合せとした場合の各出力端子
の出力信号値からなる複数の不定値入力パターンを発生
する不定値入力パターン発生部と、セルタイプ判定部に
よってセルが順序回路セルと判定された場合、真理値表
におけるすべての入力変化パスに基づいて、複数の入力
端子の入力信号値を０及び１並びに不定値のいずれかと
するとともに、各出力端子の出力信号値を０及び１並び
に不定値のいずれかとした場合において、複数の入力端
子のうち１つの入力端子の入力信号値の変化前における
入力パターンと、該入力端子の入力信号値の０又は１か
ら不定値への変化後若しくは該入力端子の入力信号値の
不定値から０又は１への変化後における入力パターンと
からなる複数の不定値変化パスを発生する不定値変化パ
ス発生部と、セルが組合せ回路セルの場合には真理値表
におけるすべての０，１入力パターンに対して、発生し
たすべての不定値入力パターンを加えることによりテス
トベクトルを生成し、セルが順序回路セルの場合には各
入力変化パスにおける変化前及び変化後の０，１入力パ
ターンによりテストベクトルを生成するとともに、各不
定値変化パスにおける変化前及び変化後の入力パターン
によりテストベクトルを生成するテストベクトル変換部
とを備える。According to a seventh aspect of the present invention, there is provided a test vector generation device which determines whether or not memory information is included in a truth table input section for inputting a truth table and a truth table input by the truth table input section. A cell type determination unit that determines whether the cell is a combinational circuit cell or a sequential circuit cell based on the cell type determination unit, and if the cell type determination unit determines that the cell is a combinational circuit cell, based on all 0 and 1 input patterns in the truth table. hand,
It consists of the output signal value of each output terminal when the input signal value of at least one of the plurality of input terminals is set to an indefinite value and the input signal value of the other input terminals is set to 0 or 1. If the cell is determined to be a sequential circuit cell by the indeterminate value input pattern generation unit that generates multiple indeterminate value input patterns and the cell type determination unit, based on all input change paths in the truth table, multiple input terminals When the input signal value of is set to either 0 or 1 and an indefinite value, and the output signal value of each output terminal is set to 0, 1 or an indefinite value, the input of one of the plurality of input terminals is input. The input pattern before the change of the signal value and the change of the input signal value of the input terminal from 0 or 1 to an indefinite value or from the indefinite value of the input signal value of the input terminal to 0 or To the indefinite value change path generating unit that generates a plurality of indefinite value change paths consisting of the input pattern after the change to and to all 0 and 1 input patterns in the truth table when the cell is a combinational circuit cell. , A test vector is generated by adding all generated indefinite value input patterns, and when the cell is a sequential circuit cell, a test vector is generated by the 0, 1 input pattern before and after the change in each input change path. In addition, a test vector conversion unit that generates a test vector according to the input pattern before and after the change in each indefinite value change path is provided.

【００１３】請求項８の発明のテストベクトル生成装置
は、変化前及び変化後における入力パターンからなり、
かつ、各入力変化パスにおける変化前の０，１入力パタ
ーン及び各不定値変化パスにおける変化前の入力パター
ンにするための各イニシャルパスを発生するイニシャル
パス発生部と、テストベクトル変換部は各入力変化パス
及び各不定値変化パスに対して、対応するイニシャルパ
スを先行させて付加することにより各テストベクトルを
生成することとを含む。The test vector generating apparatus of the invention of claim 8 is composed of input patterns before and after change,
In addition, the initial path generating unit that generates the initial 0 and 1 input patterns before the change in each input change path and the initial paths for the input pattern before the change in each indefinite value change path, and the test vector conversion unit Generating each test vector by precedingly adding a corresponding initial path to the change path and each indefinite value change path.

【００１４】（作用）請求項１及び５の発明によれば、
セルの物理パターンについての真理値表のすべての０，
１入力パターンに基づいて複数の不定値入力パターンが
発生される。真理値表におけるすべての０，１入力パタ
ーンに対して、発生されたすべての不定値入力パターン
が加えらることにより、物理パターン上のすべての動作
を表現したテストベクトルが正確に短時間で生成され
る。(Operation) According to the inventions of claims 1 and 5,
All 0's in the truth table for the physical pattern of the cell,
A plurality of indeterminate value input patterns are generated based on one input pattern. By adding all generated indefinite value input patterns to all 0, 1 input patterns in the truth table, test vectors expressing all the motions on the physical pattern can be accurately generated in a short time. To be done.

【００１５】請求項２及び６の発明によれば、セルの物
理パターンについての真理値表のすべての入力変化パス
に基づいて複数の不定値変化パスが発生される。各入力
変化パスにおける変化前及び変化後の０，１入力パター
ン及び各不定値変化パスにおける変化前及び変化後の入
力パターンにより物理パターン上のすべての動作を表現
した各テストベクトルが正確に短時間で生成される。According to the second and sixth aspects of the present invention, a plurality of indefinite value change paths are generated based on all the input change paths of the truth table for the physical pattern of the cell. Each test vector that expresses all the operations on the physical pattern by the 0 and 1 input patterns before and after the change in each input change path and the input patterns before and after the change in each indefinite value change path is accurately short time Is generated by.

【００１６】請求項３及び７の発明によれば、セルの物
理パターンについての真理値表のメモリ情報に基づいて
セルが組合せ回路セルか順序回路セルかが判定される。
組合せ回路セルの場合には、真理値表のすべての０，１
入力パターンに基づいて複数の不定値入力パターンが発
生される。真理値表におけるすべての０，１入力パター
ンに対して、発生されたすべての不定値入力パターンが
加えらることにより、物理パターン上のすべての動作を
表現したテストベクトルが正確に短時間で生成される。
順序回路セルの場合には、真理値表のすべての入力変化
パスに基づいて複数の不定値変化パスが発生される。各
入力変化パスにおける変化前及び変化後の０，１入力パ
ターン及び各不定値変化パスにおける変化前及び変化後
の入力パターンにより物理パターン上のすべての動作を
表現した各テストベクトルが正確に短時間で生成され
る。According to the inventions of claims 3 and 7, it is determined whether the cell is a combinational circuit cell or a sequential circuit cell based on the memory information of the truth table for the physical pattern of the cell.
In the case of combinational circuit cells, all 0, 1's in the truth table
A plurality of indefinite value input patterns are generated based on the input patterns. By adding all generated indefinite value input patterns to all 0, 1 input patterns in the truth table, test vectors expressing all the motions on the physical pattern can be accurately generated in a short time. To be done.
In the case of a sequential circuit cell, a plurality of indefinite value change paths are generated based on all the input change paths of the truth table. Each test vector that expresses all the operations on the physical pattern by the 0 and 1 input patterns before and after the change in each input change path and the input patterns before and after the change in each indefinite value change path is accurately short time Is generated by.

【００１７】請求項４及び８の発明によれば、各入力変
化パスにおける変化前の０，１入力パターン及び各不定
値変化パスにおける変化前の入力パターンにするための
各イニシャルパスが発生され、各入力変化パス及び各不
定値変化パスに対して、対応するイニシャルパスを先行
させて付加することにより各テストベクトルが生成され
る。According to the inventions of claims 4 and 8, the initial paths for generating the 0, 1 input pattern before change in each input change path and the input pattern before change in each indefinite value change path are generated, Each test vector is generated by precedingly adding a corresponding initial path to each input change path and each indefinite value change path.

【００１８】[0018]

【発明の実施の形態】以下、本発明を具体化した実施の
一形態を図１〜図２１に従って説明する。図１は論理シ
ミュレーションシステム１を示し、同システム１はネッ
トリスト抽出装置２、電荷シミュレーション装置３、本
形態のテストベクトル生成装置４、テスト回路生成装置
５及び論理シミュレーション装置６を備える。論理シミ
ュレーションシステム１はセルの論理モデルの動作と、
セルの物理パターン上の動作とを論理シミュレーション
を実行することにより検証する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows a logic simulation system 1, which includes a netlist extraction device 2, a charge simulation device 3, a test vector generation device 4 of this embodiment, a test circuit generation device 5, and a logic simulation device 6. The logic simulation system 1 operates the logic model of the cell,
The operation on the physical pattern of the cell is verified by executing a logical simulation.

【００１９】ネットリスト抽出装置２は所定の機能を有
するセルの物理パターン１１からトランジスタレベルの
ネットリスト１２を抽出する。セルには、組合せ回路セ
ルと順序回路セルとがある。組合せ回路セルは、基本的
な論理回路の組み合わせにより形成されたものであっ
て、複数の入力端子と少なくとも１つの出力端子とを備
え、各入力端子の入力信号値に応じて各出力端子の出力
信号値が変化するものである。例えば、組合せ回路セル
として、図４に示す２入力ＮＡＮＤ回路セル１７があ
る。The netlist extraction device 2 extracts a transistor-level netlist 12 from a physical pattern 11 of cells having a predetermined function. The cells include combination circuit cells and sequential circuit cells. The combinational circuit cell is formed by a combination of basic logic circuits, has a plurality of input terminals and at least one output terminal, and outputs each output terminal according to an input signal value of each input terminal. The signal value changes. For example, as a combinational circuit cell, there is a 2-input NAND circuit cell 17 shown in FIG.

【００２０】順序回路セルは、複数の入力端子と、少な
くとも１つの出力端子と、その内部にメモリ部とを備え
ており、各入力端子の入力信号値の変化に対して、その
信号値の変化とメモリ部に保持された状態とに基づいて
各出力端子の出力信号値が変化するものである。例え
ば、順序回路セルとして、図５に示すデータフリップフ
ロップセル（以下、ＤＦＦセルという）１８がある。こ
のＤＦＦセル１８の場合、入力端子Ｄ，ＣＫにＬレベル
の信号を入力すると、メモリＭ１，Ｍ２がＬレベルの場
合には出力端子ＱからＬレベルの信号を出力する。しか
し、メモリＭ１がＬレベル、メモリＭ２がＨレベルの場
合、ＤＦＦセル１８は出力端子ＱからＨレベルの信号を
出力する。The sequential circuit cell includes a plurality of input terminals, at least one output terminal, and a memory section inside thereof, and changes in the signal value of each input terminal in response to a change in the input signal value. The output signal value of each output terminal changes based on the state stored in the memory section. For example, as a sequential circuit cell, there is a data flip-flop cell (hereinafter referred to as a DFF cell) 18 shown in FIG. In the case of the DFF cell 18, when an L level signal is input to the input terminals D and CK, an L level signal is output from the output terminal Q when the memories M1 and M2 are L level. However, when the memory M1 is at L level and the memory M2 is at H level, the DFF cell 18 outputs an H level signal from the output terminal Q.

【００２１】電荷シミュレーション装置３は、ネットリ
スト抽出装置２によって抽出されたネットリスト１２に
基づいて電荷シミュレーションを行うことによって真理
値表１３を作成する。The charge simulation device 3 creates the truth table 13 by performing charge simulation based on the netlist 12 extracted by the netlist extraction device 2.

【００２２】組合せ回路セルについての真理値表は、各
入力端子の入力信号値を０又は１の組合せとした場合の
各出力端子の出力信号値で定義された複数の０，１入力
パターンからなる。例えば、図４に示す２入力ＮＡＮＤ
回路セル１７については、図６に示す真理値表１３１が
作成される。真理値表１３１には、入力端子ＩＮとして
Ａ１，Ａ２が定義されるとともに、出力端子ＯＵＴとし
てＢが定義されている。真理値表１３１は、各入力端子
Ａ１，Ａ２の入力信号値を０又は１の組合せとした場合
の出力端子Ｂの出力信号値で定義された４つの０，１入
力パターンＰｔａ〜Ｐｔｄからなる。The truth table for the combinational circuit cell is composed of a plurality of 0,1 input patterns defined by the output signal values of the respective output terminals when the input signal value of the respective input terminals is a combination of 0 or 1. . For example, a 2-input NAND shown in FIG.
For the circuit cell 17, the truth table 131 shown in FIG. 6 is created. In the truth table 131, A1 and A2 are defined as the input terminals IN, and B is defined as the output terminals OUT. The truth table 131 is composed of four 0,1 input patterns Pta to Ptd defined by the output signal value of the output terminal B when the input signal value of each input terminal A1, A2 is a combination of 0 or 1.

【００２３】順序回路セルについての真理値表は、複数
の入力端子の入力信号値を０又は１の組合せとした場合
の各出力端子の出力信号値で定義され、かつ、複数の入
力端子のうち１つの入力端子の入力信号値の変化前にお
ける０，１入力パターンと、該入力端子の入力信号値の
０又は１への変化後における０，１入力パターンとから
なる複数の入力変化パスからなる。例えば、図５に示す
ＤＦＦセル１８については、図７に示す真理値表１３２
が作成される。真理値表１３２には、入力端子ＩＮとし
てＤ，ＣＫが定義されるとともに、出力端子ＯＵＴとし
てＱが定義され、メモリ情報としてＭ１，Ｍ２が定義さ
れている。真理値表１３２は、各入力端子Ｄ，ＣＫの入
力信号値を０又は１の組合せとした場合の出力端子Ｑの
出力信号値で定義され、かつ、各入力端子Ｄ，ＣＫの入
力信号値の変化前における０，１入力パターンと、各入
力端子Ｄ，ＣＫの入力信号値の変化後における０，１入
力パターンとからなる１６個の入力変化パスからなる。The truth table for the sequential circuit cell is defined by the output signal value of each output terminal when the input signal value of the plurality of input terminals is a combination of 0 or 1, and among the plurality of input terminals, A plurality of input change paths consisting of a 0,1 input pattern before the change of the input signal value of one input terminal and a 0,1 input pattern after the change of the input signal value of the input terminal to 0 or 1 . For example, for the DFF cell 18 shown in FIG. 5, the truth table 132 shown in FIG.
Is created. In the truth table 132, D and CK are defined as the input terminal IN, Q is defined as the output terminal OUT, and M1 and M2 are defined as the memory information. The truth table 132 is defined by the output signal value of the output terminal Q when the input signal value of each input terminal D, CK is a combination of 0 or 1, and the input signal value of each input terminal D, CK is defined. It consists of 16 input change paths consisting of a 0,1 input pattern before change and a 0,1 input pattern after change of the input signal value of each input terminal D, CK.

【００２４】テストベクトル生成装置４は、電荷シミュ
レーション装置３によって作成された真理値表１３に基
づいて、セルの論理シミュレーション用のテストベクト
ル１４を生成する。The test vector generation device 4 generates the test vector 14 for the logic simulation of the cell based on the truth table 13 created by the charge simulation device 3.

【００２５】テスト回路生成装置５はセル物理パターン
１１のデータから端子情報を抽出してセルのテスト回路
１５を生成する。そして、論理シミュレーション装置６
は、論理セルライブラリにおけるセル論理モデル１６の
データと、テスト回路１５のデータと、テストベクトル
１４とを入力し、論理シミュレーションを行うことによ
って、セルの論理モデルの動作と、セルの物理パターン
上の動作とを検証する。The test circuit generator 5 extracts the terminal information from the data of the cell physical pattern 11 to generate the cell test circuit 15. Then, the logic simulation device 6
Inputs the data of the cell logic model 16 in the logic cell library, the data of the test circuit 15 and the test vector 14 and performs a logic simulation to determine the operation of the logic model of the cell and the physical pattern of the cell. Verify operation and.

【００２６】図２は、テストベクトル生成装置４の構成
を示す模式図である。テストベクトル生成装置４はＣＡ
Ｄ（Computer Aided Design ）装置からなり、プロセッ
シングユニットとしての中央処理装置（以下、ＣＰＵと
いう）２１、半導体メモリ２２、磁気ディスク２３、キ
ーボード２４、プリンタ２５、及びＣＲＴ等の表示器２
６を備えている。ＣＰＵ２１、半導体メモリ２２、磁気
ディスク２３、キーボード２４、プリンタ２５、及び表
示器２６は、システムバス２７によって互いに接続され
ている。FIG. 2 is a schematic diagram showing the configuration of the test vector generation device 4. The test vector generator 4 is CA
A central processing unit (hereinafter referred to as CPU) 21 as a processing unit, a semiconductor memory 22, a magnetic disk 23, a keyboard 24, a printer 25, and a display device 2 such as a CRT, which is composed of a D (Computer Aided Design) device.
6 is provided. The CPU 21, semiconductor memory 22, magnetic disk 23, keyboard 24, printer 25, and display 26 are connected to each other by a system bus 27.

【００２７】半導体メモリ２２にはＣＰＵ２１が実行す
るプログラムとその実行に必要な各種データが予め記憶
されるとともに、当該プログラムデータに基づくＣＰＵ
２１の処理結果等が一時記憶される。キーボード２４
は、半導体メモリ２２に記憶されているプログラムの実
行時に必要なデータを入力したり、磁気ディスク装置２
３や表示器２６に処理結果等の出力命令を入力するため
に用いられる。A program executed by the CPU 21 and various data necessary for the execution are stored in the semiconductor memory 22 in advance, and the CPU based on the program data is stored.
The processing result of 21 and the like are temporarily stored. Keyboard 24
Is used for inputting data necessary for executing a program stored in the semiconductor memory 22 and for the magnetic disk device 2
3 and the display 26 are used to input an output command such as a processing result.

【００２８】ＣＰＵ２１はキーボード２４の操作によ
り、半導体メモリ２２に記憶された所定のプログラムデ
ータに基づいて、図３に示すように、真理値表入力部３
１、セルタイプ判定部３２、Ｘ（不定値）入力パターン
発生部３３、Ｘ（不定値）変化パス発生部３４、イニシ
ャルパス発生部３５及びテストベクトル変化部３６とし
て動作し、テストベクトル１４の生成処理を行う。The CPU 21 operates the keyboard 24, and based on predetermined program data stored in the semiconductor memory 22, as shown in FIG.
1, the cell type determination unit 32, the X (indefinite value) input pattern generation unit 33, the X (indefinite value) change path generation unit 34, the initial path generation unit 35, and the test vector change unit 36, and generates the test vector 14. Perform processing.

【００２９】真理値表入力部３１は、電荷シミュレーシ
ョン装置３によって作成された真理値表１３を取り込
み、その真理値表１３を前記半導体メモリ２２に格納す
る。セルタイプ判定部３２は、取り込まれた真理値表１
３のメモリ情報に着目し、メモリ情報がなければセルが
組合せ回路セルであると判定し、メモリ情報があればセ
ルが順序回路セルであると判定する。従って、図６に示
す真理値表１３１にはメモリ情報が含まれないため、こ
の真理値表１３１に対応するセルは組合せ回路セルであ
ると判定される。また、図７に示す真理値表１３２には
メモリ情報が含まれるため、この真理値表１３２に対応
するセルは順序回路セルであると判定される。The truth table input unit 31 takes in the truth table 13 created by the charge simulation device 3 and stores the truth table 13 in the semiconductor memory 22. The cell type determination unit 32 uses the captured truth table 1
Focusing on the memory information of No. 3, if there is no memory information, it is determined that the cell is a combinational circuit cell, and if there is memory information, it is determined that the cell is a sequential circuit cell. Therefore, since the truth table 131 shown in FIG. 6 does not include the memory information, the cell corresponding to the truth table 131 is determined to be a combinational circuit cell. Further, since the truth value table 132 shown in FIG. 7 includes the memory information, the cell corresponding to the truth value table 132 is determined to be a sequential circuit cell.

【００３０】Ｘ入力パターン発生部３３は、セルタイプ
判定部３２によってセルが組合せ回路セルであると判定
された場合、真理値表におけるすべての０，１入力パタ
ーンに基づいて、複数の入力端子のうち少なくとも１つ
の入力端子の入力信号値をＸ（不定値）とするととも
に、それ以外の入力端子の入力信号値を０又は１の組合
せとした場合の各出力端子の出力信号値からなるＸ入力
パターンを以下の手順１〜４によって発生させる。この
Ｘ入力パターンの発生処理を図６の真理値表１３１につ
いて説明する。When the cell type determining unit 32 determines that the cell is a combinational circuit cell, the X input pattern generating unit 33 determines a plurality of input terminals based on all 0 and 1 input patterns in the truth table. X input consisting of the output signal value of each output terminal when the input signal value of at least one of the input terminals is X (indefinite value) and the input signal value of the other input terminals is 0 or 1 The pattern is generated by the following steps 1 to 4. The process of generating the X input pattern will be described with reference to the truth table 131 of FIG.

【００３１】（手順１）真理値表１３１に基づいて、図
８の表１３３に示すように、各入力端子Ａ１，Ａ２の入
力信号値を０及び１並びにＸのいずれかとし、出力端子
Ｂの出力信号値を未知数（？）としたすべての組合せの
入力パターンを作成する。この場合、入力端子はＡ１，
Ａ２の２個であり、各入力端子Ａ１，Ａ２の入力信号値
は３通りあるため、入力パターンの数は８（＝２³）個
となる。(Procedure 1) Based on the truth table 131, as shown in a table 133 of FIG. 8, the input signal value of each of the input terminals A1 and A2 is set to 0, 1 or X and the output terminal B of the output terminal B is set. Create input patterns for all combinations with unknown (?) Output signal values. In this case, the input terminal is A1,
The number of input patterns is 8 (= 2 ³ ), since there are two A2 and three input signal values at the input terminals A1 and A2.

【００３２】（手順２）表１３３から入力パターンを１
パターンずつ取り出して出力信号値を決定する。(Procedure 2) Input pattern 1 from Table 133
The output signal value is determined by extracting each pattern.

【００３３】（手順３）表１３３における０，１入力パ
ターン（各入力端子Ａ１，Ａ２の入力信号値が０又は１
である組合せ）の出力信号値は、その０，１入力パター
ンについて真理値表１３１内で一致する０，１入力パタ
ーンの出力信号値を当てはめることにより、図９に示す
表１３４が作成される。例えば、表１３３における０，
１入力パターン（０，０，？）は真理値表１３１のパタ
ーンＰｔａの出力信号値Ｈから（０，０，Ｈ）となる。(Procedure 3) 0, 1 input pattern in Table 133 (input signal value of each input terminal A1, A2 is 0 or 1)
9) is created by applying the output signal values of the 0, 1 input pattern that matches in the truth value table 131 for the 0, 1 input pattern. For example, 0 in Table 133,
The 1-input pattern (0, 0 ,?) becomes (0, 0, H) from the output signal value H of the pattern Pta of the truth table 131.

【００３４】（手順４）表１３３におけるＸ入力パター
ン（入力端子Ａ１，Ａ２のうち、少なくとも１つの入力
端子の入力信号値がＸである組合せ）の出力信号値は、
その入力信号値Ｘを０とした０，１入力パターン及びそ
の入力信号値Ｘを１とした０，１入力パターンについて
真理値表１３１内で一致する０，１入力パターンをそれ
ぞれ選択する。そして、真理値表１３１におけるこれら
の０，１入力パターンの出力信号値に着目し、すべての
出力信号値がＬであれば当該Ｘ入力パターンの出力信号
値をＬに決定し、すべての出力信号値がＨであれば当該
Ｘ入力パターンの出力信号値をＨに決定し、異なってい
れば当該Ｘ入力パターンの出力信号値をＸに決定するこ
とにより、図１０に示す表１３５が作成される。例え
ば、表１３３におけるＸ入力パターン（０，Ｘ，？）は
真理値表１３１のパターンＰｔａ，Ｐｔｂの出力信号値
が共にＨから（０，Ｘ，Ｈ）となる。また、表１３３に
おけるＸ入力パターン（Ｘ，Ｘ，？）は真理値表１３１
のパターンＰｔａ，Ｐｔｂ，Ｐｔｃの出力信号値がＨと
なり、パターンＰｔｄの出力信号値がＬとなって異なる
ため、（Ｘ，Ｘ，Ｘ）となる。(Procedure 4) The output signal value of the X input pattern (the combination in which the input signal value of at least one of the input terminals A1 and A2 is X) in Table 133 is
In the truth table 131, the 0 and 1 input patterns having the input signal value X of 0 and the 0 and 1 input patterns having the input signal value X of 1 that match are selected. Then, paying attention to the output signal values of these 0 and 1 input patterns in the truth table 131, if all the output signal values are L, the output signal value of the X input pattern is determined to be L, and all the output signals If the value is H, the output signal value of the X input pattern is determined to be H, and if the value is different, the output signal value of the X input pattern is determined to be X, thereby creating the table 135 shown in FIG. . For example, in the X input pattern (0, X ,?) in the table 133, the output signal values of the patterns Pta and Ptb in the truth table 131 are both H to (0, X, H). Further, the X input pattern (X, X ,?) in Table 133 is the truth table 131.
The output signal values of the patterns Pta, Ptb, and Ptc of H become H, and the output signal values of the pattern Ptd become L, which are different, and thus become (X, X, X).

【００３５】Ｘ変化パス発生部３４は、セルタイプ判定
部３２によってセルが順序回路セルと判定された場合、
真理値表におけるすべての入力変化パスに基づいて、複
数の入力端子の入力信号値を０及び１並びにＸ（不定
値）のいずれかとするとともに、各出力端子の出力信号
値を０及び１並びにＸ（不定値）のいずれかとした場合
において、複数の入力端子のうち１つの入力端子の入力
信号値の変化前における入力パターンと、該入力端子の
入力信号値の０又は１から不定値への変化後若しくは該
入力端子の入力信号値の不定値から０又は１への変化後
における入力パターンとからなる複数のＸ変化パスを以
下の手順１〜９によって発生させる。このＸ変化パスの
発生処理を図７の真理値表１３２について説明する。If the cell type determining unit 32 determines that the cell is a sequential circuit cell, the X change path generating unit 34
Based on all the input change paths in the truth table, the input signal values of the plurality of input terminals are set to 0 and 1 and X (indefinite value), and the output signal values of the output terminals are set to 0, 1 and X. In the case of any of (indefinite value), the input pattern before the change of the input signal value of one of the plurality of input terminals and the change of the input signal value of the input terminal from 0 or 1 to an indefinite value A plurality of X change paths consisting of an input pattern after or after an indefinite value of the input signal value of the input terminal is changed to 0 or 1 are generated by the following steps 1 to 9. The process of generating the X change path will be described with reference to the truth table 132 in FIG.

【００３６】（手順１）真理値表１３２に基づいて、図
１１の表１３６に示すように、各入力端子Ｄ，ＣＫの入
力信号値を変化させない場合の変化前及び変化後におけ
る０，１入力パターンからなる変化なしパスを加える。
この場合、入力端子はＤ，ＣＫの２個であり、各入力端
子Ｄ，ＣＫの入力信号値は２通りあり、出力端子Ｑの出
力信号値は２通りあるため、変化なしパスの数は８（＝
２²×２）個となる。従って、表１３６は２４個のパス
Ｐａ〜Ｐｘを備えるものとなる（手順２）真理値表１３２に基づいて、図１２の表１３
７に示すように、各入力端子Ｄ，ＣＫの入力信号値を０
及び１並びにＸのいずれかとするとともに、出力端子Ｑ
の出力信号値を０及び１並びにＸのいずれかとした変化
前における入力パターンと、いずれかの入力端子Ｄ又は
ＣＫの入力信号値を変化させた変化後における入力パタ
ーンとからなるすべての組合せの変化パスを作成する。
なお、変化後における出力端子Ｑの出力信号値を？（未
知数）とする。この場合、入力端子はＤ，ＣＫの２個で
あり、各入力端子の入力信号値の変化は６（＝３×２）
通りであり、他の入力端子の入力信号値が３通りであ
り、変化前の出力信号値が３通りであるため、１０８
（＝６×２×３×３）個の変化パスＰ１〜Ｐ１０８が作
成される。(Procedure 1) Based on the truth table 132, as shown in table 136 of FIG. 11, 0 and 1 inputs before and after the change when the input signal values of the input terminals D and CK are not changed. Add a unchanged path consisting of a pattern.
In this case, since there are two input terminals D and CK, there are two input signal values at each input terminal D and CK, and two output signal values at the output terminal Q, the number of unchanged paths is eight. (=
2 ² × 2) pieces. Therefore, the table 136 has 24 paths Pa to Px. (Procedure 2) Based on the truth table 132, the table 13 of FIG.
As shown in 7, the input signal value of each input terminal D, CK is set to 0.
1 and X, and output terminal Q
Change in all combinations of the input pattern before the change of the output signal value of 0, 1 and X and the input pattern after the change of the input signal value of any input terminal D or CK Create a path.
In addition, the output signal value of the output terminal Q after the change? (Unknown number). In this case, there are two input terminals, D and CK, and the change in the input signal value of each input terminal is 6 (= 3 × 2).
Since the input signal value of the other input terminal is 3 and the output signal value before the change is 3
(= 6 × 2 × 3 × 3) change paths P1 to P108 are created.

【００３７】（手順３）表１３７から変化パスを１パス
ずつ取り出して変化後における入力パターンの出力信号
値を決定する。(Procedure 3) The changing paths are extracted from the table 137 one by one, and the output signal value of the input pattern after the change is determined.

【００３８】（手順４）表１３７において、変化前の入
力パターンの出力信号値がＬ又はＨであり、かつ、各入
力端子Ｄ，ＣＫの入力信号値が０又は１である変化パス
は、変化後の入力パターンの出力信号値として、図１１
の表１３６内で一致するパスの変化後の入力パターンの
出力信号値を当てはめる。また、このような変化パスに
一致するパスが表１３６内にない場合には、当該変化パ
スはテストベクトルにしない。(Procedure 4) In Table 137, the change path in which the output signal value of the input pattern before change is L or H and the input signal value of each input terminal D, CK is 0 or 1 is changed. As the output signal value of the subsequent input pattern, as shown in FIG.
Then, the output signal value of the input pattern after the change of the matching path in the table 136 is applied. If there is no path in the table 136 that matches the changed path, the changed path is not used as the test vector.

【００３９】例えば、表１３７の変化パスＰ１の変化後
の入力パターン（１，０，？）は、表１３６のパスＰｆ
の変化後の出力信号値がＬであるため、（１，０，Ｌ）
となる。また、表１３７の変化パスＰ２の変化後の入力
パターン（１，０，？）は、表１３６のパスＰｆの変化
後の出力信号値がＨであるため、（１，０，Ｈ）とな
る。For example, the input pattern (1,0 ,?) after the change of the change path P1 in the table 137 is the path Pf of the table 136.
Since the output signal value after the change of is L, (1, 0, L)
Becomes The input pattern (1,0 ,?) after the change of the change path P2 in the table 137 is (1,0, H) because the output signal value after the change of the path Pf in the table 136 is H. .

【００４０】（手順５）表１３７において、変化前の入
力パターンの出力信号値がＸであり、かつ、各入力端子
Ｄ，ＣＫの入力信号値が０又は１であるＸ変化パスは、
その出力信号値Ｘを０としたパス及びその出力信号値Ｘ
を１としたパスについて表１３６内で一致するパスをそ
れぞれ選択する。そして、表１３６におけるこれらのパ
スの変化後の出力信号値に着目し、すべての出力信号値
がＬであれば当該Ｘ変化パスの変化後の出力信号値をＬ
に決定し、すべての出力信号値がＨであれば当該Ｘ変化
パスの変化後の出力信号値をＨに決定し、異なっていれ
ば当該Ｘ変化パスの変化後の出力信号値をＸに決定す
る。(Procedure 5) In Table 137, the X change path in which the output signal value of the input pattern before change is X and the input signal value of each input terminal D, CK is 0 or 1 is
A path whose output signal value X is 0 and its output signal value X
With respect to the path with 1 set to 1, a matching path is selected in the table 136. Then, paying attention to the output signal values after the change of these paths in Table 136, if all the output signal values are L, the output signal value after the change of the X change path is L.
If all the output signal values are H, the output signal value after the change of the X change path is determined as H, and if they are different, the output signal value after the change of the X change path is determined as X. To do.

【００４１】例えば、表１３７のＸ変化パスＰ３の変化
後の入力パターン（１，０，？）は、表１３６のパスＰ
ｃの変化後の出力信号値がＨとなり、パスＰｆの変化後
の出力信号値がＬとなって異なるため、（１，０，Ｘ）
となる。また、表１３７のＸ変化パスＰ５７の変化後の
入力パターン（０，１，？）は、表１３６のパスＰｂ，
Ｐｅの変化後の出力信号値が共にＬから（０，１，Ｌ）
となる。For example, the input pattern (1,0 ,?) after the change of the X change path P3 in the table 137 is the path P in the table 136.
Since the output signal value after the change of c becomes H and the output signal value after the change of the path Pf becomes L, which are different, (1, 0, X)
Becomes In addition, the input pattern (0, 1 ,?) after the change of the X change path P57 in the table 137 is the path Pb in the table 136,
The output signal values after the change of Pe are both from L to (0, 1, L)
Becomes

【００４２】（手順６）表１３７において、変化前の入
力パターンの出力信号値がＬ又はＨであり、かつ、入力
信号値に１つのＸを含むＸ変化パスは、その入力信号値
Ｘを０としたパス及びその入力信号値Ｘを１としたパス
について表１３６内で一致するパスをそれぞれ選択す
る。そして、表１３６におけるこれらのパスの変化後の
出力信号値に着目し、異なっていれば当該Ｘ変化パスの
変化後の出力信号値をＸに決定する。(Procedure 6) In Table 137, in the X change path in which the output signal value of the input pattern before change is L or H and the input signal value includes one X, the input signal value X is 0. And the path having the input signal value X of 1 are selected as matching paths in the table 136. Then, paying attention to the output signal value after the change of these paths in the table 136, if they are different, the output signal value after the change of the X change path is determined as X.

【００４３】また、当該Ｘ変化パスの変化後の出力信号
値をＸに決定しない場合には、その入力信号値Ｘを０→
１→０（又は１→０→１）と振動させたパスの並びを作
成する。そして、このパス並びの各パスについて表１３
６内で一致するパスをそれぞれ選択し、これらのパスの
変化後の出力信号値が変化しなければその出力信号値に
決定する。When the output signal value after the change of the X change path is not determined to be X, the input signal value X is 0 →
An array of paths vibrated as 1 → 0 (or 1 → 0 → 1) is created. Then, for each path in this path arrangement, Table 13
The matching paths in 6 are respectively selected, and if the output signal values after the change of these paths do not change, the output signal values are determined.

【００４４】例えば、表１３７のＸ変化パスＰ６７の変
化後の入力パターン（１，Ｘ，？）は、表１３６のパス
Ｐｐの変化後の出力信号値がＬとなり、パスＰｑの変化
後の出力信号値がＨとなって異なるため、（１，Ｘ，
Ｘ）となる。この場合、出力信号値をＸに決定したの
で、入力信号値Ｘの振動は行わない。For example, in the input pattern (1, X ,?) after the change of the X change path P67 in the table 137, the output signal value after the change of the path Pp of the table 136 becomes L, and the output after the change of the path Pq. Since the signal value is H and is different, (1, X,
X). In this case, since the output signal value is determined to be X, the input signal value X is not vibrated.

【００４５】表１３７のＸ変化パスＰ９１の変化後の出
力信号値は、表１３６のパスＰｄ，Ｐｈの変化後の出力
信号値が共にＬから、Ｌに仮決定する。そして、図１３
（ａ）に示すように入力端子ＣＫの入力信号値Ｘを振動
させたパスＣ１，Ｃ２，Ｃ３の並びを作成する。する
と、図１３（ｂ）に示すようにパスＣ１の変化後の出力
信号値は表１３６のパスＰｅの出力信号値からＬとな
り、パスＣ２の変化後の出力信号値は表１３６のパスＰ
ｈの出力信号値からＬとなり、さらにパスＣ３の変化後
の出力信号値は表１３６のパスＰｄの出力信号値からＬ
となる。すなわち、入力信号値Ｘを振動させてもパス並
びの変化後の出力信号値はＬ（仮決定した値）から変化
しないため、出力信号値をＬに決定する。The output signal value after the change of the X change path P91 in the table 137 is provisionally determined to be L from the output signal values after the changes of the paths Pd and Ph in the table 136. And in FIG.
As shown in (a), an array of paths C1, C2, C3 in which the input signal value X of the input terminal CK is vibrated is created. Then, as shown in FIG. 13B, the output signal value of the path C1 after the change becomes L from the output signal value of the path Pe of the table 136, and the output signal value of the path C2 after the change becomes the path P of the table 136.
The output signal value of h becomes L, and the output signal value of the path C3 after the change is L from the output signal value of the path Pd in Table 136.
Becomes That is, even if the input signal value X is vibrated, the output signal value after the change of the path arrangement does not change from L (provisionally determined value), so the output signal value is determined to be L.

【００４６】表１３７のＸ変化パスＰ７の変化後の出力
信号値は、表１３６のパスＰｆ，Ｐｉの変化後の出力信
号値が共にＬから、Ｌに仮決定する。そして、図１４
（ａ）に示すように入力端子ＣＫの入力信号値Ｘを振動
させたパスの並びＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を作成
する。すると、図１４（ｂ）に示すように各パスＣ１，
Ｃ２，Ｃ３，Ｃ４，Ｃ５の変化後の出力信号値は表１３
６のパスＰｅ，Ｐｇ，Ｐｆ，Ｐｑ，Ｐｗの出力信号値か
らＬ，Ｌ，Ｌ，Ｈ，Ｈとなる。すなわち、入力信号値Ｘ
を振動させた場合のパス並びの変化後の出力信号値はＬ
（仮決定した値）からＨに変化するため、出力信号値を
Ｘに決定する。The output signal value after the change of the X change path P7 in the table 137 is provisionally determined to be L from the output signal values after the changes of the paths Pf and Pi in the table 136. And FIG.
As shown in (a), an array of paths C1, C2, C3, C4, C5 in which the input signal value X of the input terminal CK is vibrated is created. Then, as shown in FIG. 14B, each path C1,
Table 13 shows the output signal values after changes of C2, C3, C4 and C5.
From the output signal values of the six paths Pe, Pg, Pf, Pq, Pw, L, L, L, H, H are obtained. That is, the input signal value X
The output signal value after the change of the path arrangement when L is vibrated is L
Since the (temporarily determined value) changes to H, the output signal value is determined to be X.

【００４７】表１３７のＸ変化パスＰ８の変化後の出力
信号値は、表１３６のパスＰｃ，Ｐｌの変化後の出力信
号値が共にＨから、Ｈに仮決定する。そして、図１５
（ａ）に示すように入力端子ＣＫの入力信号値Ｘを振動
させたパスの並びＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を作成
する。すると、図１５（ｂ）に示すように各パスＣ１，
Ｃ２，Ｃ３，Ｃ４，Ｃ５の変化後の出力信号値は表１３
６のパスＰｂ，Ｐｇ，Ｐｆ，Ｐｑ，Ｐｗの出力信号値か
らＬ，Ｌ，Ｌ，Ｈ，Ｈとなる。すなわち、入力信号値Ｘ
を振動させた場合、変化前の状態で出力信号値がＨから
Ｌに変化してしまい。このような変化前の状態はありえ
ないため、当該Ｘ変化パスはテストベクトルにしない。The output signal value after the change of the X change path P8 in the table 137 is provisionally determined to be H from the change output signal values of the paths Pc and Pl in the table 136 being both H. And FIG.
As shown in (a), an array of paths C1, C2, C3, C4, C5 in which the input signal value X of the input terminal CK is vibrated is created. Then, as shown in FIG. 15B, each path C1,
Table 13 shows the output signal values after changes of C2, C3, C4 and C5.
From the output signal values of the six paths Pb, Pg, Pf, Pq, Pw, L, L, L, H, H are obtained. That is, the input signal value X
When vibrating, the output signal value changes from H to L in the state before the change. Since such a state before change cannot exist, the X change path is not set as a test vector.

【００４８】（手順７）表１３７において、変化前の入
力パターンの出力信号値がＬ又はＨであり、かつ、入力
信号値に２つ以上のＸを含むＸ変化パスは、いずれか１
つの入力信号値Ｘに着目しその着目する入力信号値Ｘを
０→１→０（又は１→０→１）と振動させ、それ以外の
入力信号値Ｘは０又は１に固定したパスの並びをそれぞ
れ作成する。そして、各パス並びにおける複数のパスに
ついて表１３６内で一致するパスをそれぞれ選択し、す
べてのパスの変化後の出力信号値がＬであれば当該Ｘ変
化パスの出力信号値をＬに決定し、すべての出力信号値
がＨであれば当該Ｘ変化パスの出力信号値をＨに決定
し、異なっていれば当該Ｘ変化パスの出力信号値をＸに
決定する例えば、表１３７のＸ変化パスＰ７０について
は、図１６（ａ），図１６（ｃ），図１６（ｅ），図１
６（ｇ）に示す４つのパス並びを作成する。図１６
（ａ）のパス並びは、入力端子Ｄの入力信号値Ｘを０に
固定し、入力端子ＣＫの入力信号値Ｘを振動させたパス
Ｃ１，Ｃ２，Ｃ３からなる。すると、図１６（ｂ）に示
すように各パスＣ１，Ｃ２，Ｃ３の変化後の出力信号値
は表１３６のパスＰｄ，Ｐｅ，Ｐｈの出力信号値から
Ｌ，Ｌ，Ｌとなる。図１６（ｃ）のパス並びは、入力端
子Ｄの入力信号値Ｘを１に固定し、入力端子ＣＫの入力
信号値Ｘを振動させたパスＣ１，Ｃ２，Ｃ３からなる。
すると、図１６（ｄ）に示すように各パスＣ１，Ｃ２，
Ｃ３の変化後の出力信号値は表１３６のパスＰｐ，Ｐ
ｑ，Ｐｗの出力信号値からＬ，Ｈ，Ｈとなる。また、図
１６（ｅ）のパス並びは、入力端子ＣＫの入力信号値Ｘ
を０に固定し、入力端子Ｄの入力信号値Ｘを振動させた
パスＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５からなる。すると、
図１６（ｆ）に示すように各パスＣ１，Ｃ２，Ｃ３，Ｃ
４，Ｃ５の変化後の出力信号値は表１３６のパスＰｆ，
Ｐｒ，Ｐｄ，Ｐｆ，Ｐｒの出力信号値からＬ，Ｌ，Ｌ，
Ｌ，Ｌとなる。さらに、図１６（ｇ）のパス並びは、入
力端子ＣＫの入力信号値Ｘを１に固定し、入力端子Ｄの
入力信号値Ｘを振動させたパスＣ１，Ｃ２，Ｃ３，Ｃ
４，Ｃ５からなる。すると、図１６（ｈ）に示すように
各パスＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の変化後の出力信
号値は表１３６のパスＰｉ，Ｐｕ，Ｐｇ，Ｐｉ，Ｐｕの
出力信号値からＬ，Ｌ，Ｌ，Ｌ，Ｌとなる。すなわち、
図１６（ｄ）に示すようにパス並びの変化後の出力信号
値はＬからＨに変化するため、Ｘ変化パスＰ７０の変化
後の出力信号値をＸに決定する。(Procedure 7) In Table 137, any one of the X change paths in which the output signal value of the input pattern before change is L or H and the input signal value includes two or more X's
Focusing on one input signal value X, oscillating the focused input signal value X as 0 → 1 → 0 (or 1 → 0 → 1), and setting the other input signal values X to 0 or 1 To create each. Then, for each of the plurality of paths in each path arrangement, a matching path is selected in the table 136, and if the output signal values after change of all paths are L, the output signal value of the X change path is determined to be L. , If all the output signal values are H, the output signal value of the X change path is determined to be H, and if they are different, the output signal value of the X change path is determined to be X, for example. Regarding P70, FIG. 16 (a), FIG. 16 (c), FIG. 16 (e), and FIG.
The four path arrangements shown in 6 (g) are created. FIG.
The path arrangement of (a) consists of paths C1, C2, C3 in which the input signal value X of the input terminal D is fixed to 0 and the input signal value X of the input terminal CK is vibrated. Then, as shown in FIG. 16B, the output signal values of the paths C1, C2, C3 after change are L, L, L from the output signal values of the paths Pd, Pe, Ph in Table 136. The path arrangement in FIG. 16C includes paths C1, C2, and C3 in which the input signal value X of the input terminal D is fixed to 1 and the input signal value X of the input terminal CK is vibrated.
Then, as shown in FIG. 16D, each path C1, C2,
The output signal value after the change of C3 is the paths Pp and P in Table 136.
It becomes L, H, H from the output signal values of q and Pw. In addition, the path arrangement in FIG. 16E is the input signal value X of the input terminal CK.
Is fixed at 0 and the paths C1, C2, C3, C4 and C5 vibrate the input signal value X of the input terminal D. Then
As shown in FIG. 16 (f), each path C1, C2, C3, C
4, the output signal value after the change of C5 is the path Pf of Table 136,
From the output signal values of Pr, Pd, Pf, Pr, L, L, L,
L and L. Further, in the path arrangement of FIG. 16 (g), the paths C1, C2, C3, C in which the input signal value X of the input terminal CK is fixed to 1 and the input signal value X of the input terminal D is vibrated.
It consists of 4, C5. Then, as shown in FIG. 16 (h), the output signal value after the change of each path C1, C2, C3, C4, C5 is L, from the output signal value of the paths Pi, Pu, Pg, Pi, Pu in Table 136. L, L, L, L. That is,
As shown in FIG. 16D, since the output signal value after the change of the path arrangement changes from L to H, the changed output signal value of the X change path P70 is determined as X.

【００４９】（手順８）表１３７において、変化前の入
力パターンの出力信号値がＸであり、かつ、入力信号値
にＸを含むＸ変化パスの場合には、変化前の出力信号値
がＸであるパスの決定ルール（手順５）と、入力信号値
にＸを含むパスの決定ルール（手順６）とを組合せるこ
とにより、当該Ｘ変化パスの変化後の出力信号値を決定
する。(Procedure 8) In Table 137, when the output signal value of the input pattern before change is X and the X change path includes X in the input signal value, the output signal value before change is X. By combining the path determination rule (procedure 5) with the path determination rule (procedure 6) including X in the input signal value, the changed output signal value of the X change path is determined.

【００５０】（手順９）表１３７におけるすべての変化
パスについて変化後の入力パターンの出力信号値を決定
し、図１７に示す表１３８を作成する。(Procedure 9) The output signal value of the input pattern after the change is determined for all the change paths in the table 137, and the table 138 shown in FIG. 17 is created.

【００５１】イニシャルパス発生部３５は、Ｘ変化パス
発生部３４によって発生された各Ｘ変化パス及び前記真
理値表における各入力変化パスに基づいて、各入力変化
パスにおける変化前の０，１入力パターン及び各Ｘ変化
パスにおける変化前の入力パターンにするための各イニ
シャルパスを、以下の手順１〜４によって発生させる。
イニシャルパスは、変化前及び変化後における入力パタ
ーンからなる１以上のパスで構成される。このイニシャ
ルパスの発生処理を図１７の表１３８について説明す
る。The initial path generator 35, based on each X change path generated by the X change path generator 34 and each input change path in the truth table, inputs 0, 1 before change in each input change path. The initial paths for making the pattern and the input pattern before change in each X change path are generated by the following procedures 1 to 4.
The initial path is composed of one or more paths consisting of input patterns before and after the change. The process of generating this initial path will be described with reference to the table 138 of FIG.

【００５２】（手順１）表１３８から変化パスを１パス
ずつ取り出し、変化後の出力信号値を０及び１並びにＸ
のいずれかにできるパスを、変化後の出力信号値別にグ
ループ化することにより、図１８に示す活性パスの表１
３９を作成する。表１３９において、出力信号値をＬに
できる活性パスは（Ｌ−１）の１個のみであり、出力信
号値をＨにできる活性パスは（Ｈ−１）の１個のみであ
り、出力信号値をＸにできる活性パスは（Ｘ−１）〜
（Ｘ１１）の１１個である。各活性パスの変化前の出力
信号値＊は、Ｈ及びＬ並びにＸのいずれであってもよ
い。(Procedure 1) The changed paths are taken out one by one from the table 138, and the changed output signal values are 0 and 1 and X.
18 can be grouped by the output signal value after the change, and the active paths shown in FIG.
Create 39. In Table 139, there is only one active path (L-1) whose output signal value can be L, and only one (H-1) active path whose output signal value can be H. The active path that can set the value to X is (X-1) ~
There are 11 of (X11). The output signal value * before the change of each active path may be H, L, or X.

【００５３】（手順２）表１３８から変化パスを１パス
ずつ取り出す。取り出したパスの変化前の出力信号値に
着目し、その出力信号値が、変化後の出力信号値である
ような活性パスを表１３９のすべての活性パスから選択
する。複数の活性パスの候補がある場合には、取り出し
たパスの変化前の入力パターンにするために、１つの入
力信号値を変化させなければならない回数が最小になる
ような活性パスを選択する。(Procedure 2) The changing paths are extracted from the table 138 one by one. Focusing on the output signal value before the change of the extracted path, the active path whose output signal value is the output signal value after the change is selected from all the active paths in the table 139. When there are a plurality of active path candidates, an active path that minimizes the number of times one input signal value must be changed is selected in order to obtain the input pattern before the change of the extracted path.

【００５４】例えば、表１３８の変化パスＰ１について
は、変化前の出力信号値はＬであるため、Ｌにできる活
性パス（Ｌ−１）を選択する。表１３８の変化パスＰ３
については、変化前の出力信号値はＸであるため、Ｘに
できる活性パス（Ｘ−１）〜（Ｘ−１１）のうち、最小
の変化回数で変化パスＰ３の変化前の入力パターンにで
きる活性パスは（Ｘ−３），（Ｘ−５），（Ｘ−１０）
の３種類となる。この３種類の活性パスのうち、表１３
９を上方から下方へ検索したときに最初に見つかる活性
パス（Ｘ−３）を選択する。For example, for the change path P1 in Table 138, since the output signal value before change is L, the active path (L-1) that can be set to L is selected. Change path P3 in Table 138
With respect to, since the output signal value before change is X, it can be the input pattern before change of the change path P3 with the minimum number of changes among the active paths (X-1) to (X-11) that can be X. Active paths are (X-3), (X-5), (X-10)
There are three types. Of the three types of active paths, Table 13
Select the first active path (X-3) found when searching 9 from top to bottom.

【００５５】（手順３）まず、選択した活性パスに基づ
いて、表１３８から取り出した変化パスの変化前の出力
信号値を決定する。次に、１つの入力信号値を変化させ
ることによって、取り出した変化パスの変化前の入力パ
ターンにもっていけるようなパスの並びの候補を作成し
ておき、その候補のうち、入力信号値を１つずつ変化さ
せても変化後の出力信号値が変化しないようなパスの並
びがあれば、それをイニシャルパスとする。(Procedure 3) First, based on the selected active path, the output signal value before the change of the change path extracted from the table 138 is determined. Next, by changing one input signal value, a candidate for the arrangement of the paths that can be brought to the input pattern before the change of the extracted change path is created, and the input signal value of the candidates is set to 1 If there is a line of paths in which the output signal value after change does not change even if the paths are changed one by one, it is set as the initial path.

【００５６】例えば、表１３８の変化パスＰ１について
は、図１９（ａ）に示すように、活性パス（Ｌ−１）に
基づいて変化前の出力信号値をＬに決定しておき、入力
信号値を１つずつ変化させて変化パスＰ１の変化前の入
力パターンになるようなパス（Ｌ−１），Ｃ１の並びの
候補を作成する。すると、このパス並びのパスＣ１は非
活性パスであるため、図１９（ｂ）に示すように出力信
号値はＬから変化しない。従って、変化パスＰ１に対す
るイニシャルパスを、図１９（ｂ）に示すパス並びに決
定する。For example, for the change path P1 in Table 138, the output signal value before change is determined to be L based on the active path (L-1) as shown in FIG. By changing the value one by one, the candidates of the arrangement of the paths (L-1) and C1 that create the input pattern before the change of the change path P1 are created. Then, since the path C1 in this path arrangement is an inactive path, the output signal value does not change from L as shown in FIG. 19B. Therefore, the initial paths for the change path P1 are determined as the paths shown in FIG.

【００５７】また、表１３８の変化パスＰ２について
は、活性パス（Ｈ−１）に基づいて変化前の出力信号値
をＨに決定しておき、入力信号値を１つずつ変化させて
変化パスＰ２の変化前の入力パターンになるようなパス
（Ｈ−１），Ｃ１，Ｃ２の並びの候補を作成する。する
と、このパス並びのパスＣ１，Ｃ２は非活性パスである
ため、図２０（ｂ）に示すように出力信号値はＨから変
化しない。従って、変化パスＰ２に対するイニシャルパ
スを、図２０（ｂ）に示すパス並びに決定する。For the change path P2 in Table 138, the output signal value before the change is determined to be H based on the active path (H-1), and the input signal value is changed one by one. A candidate for the arrangement of the paths (H-1), C1, and C2 that creates the input pattern before the change of P2 is created. Then, since the paths C1 and C2 in this path arrangement are inactive paths, the output signal value does not change from H as shown in FIG. Therefore, the initial paths for the change path P2 are determined as the paths shown in FIG.

【００５８】（手順４）表１３８のすべての変化パスに
ついてイニシャルパスを作成する。イニシャルパスが見
つからない変化パスはテストベクトルにしない。(Procedure 4) Initial paths are created for all the changed paths in the table 138. The change path for which the initial path cannot be found is not used as the test vector.

【００５９】テストベクトル変換部３６は、テストベク
トル生成装置４に取り込まれた真理値表に対応するセル
が組合せ回路セルの場合には、真理値表におけるすべて
の０，１入力パターンに対して、Ｘ入力パターン発生部
３３によって発生されたすべての不定値入力パターンを
加えることによりテストベクトル１４を生成して出力す
る。If the cell corresponding to the truth table fetched by the test vector generation device 4 is a combinational circuit cell, the test vector conversion section 36 responds to all 0, 1 input patterns in the truth table. The test vector 14 is generated and output by adding all the indefinite value input patterns generated by the X input pattern generation unit 33.

【００６０】例えば、図４に示す２入力ＮＡＮＤ回路セ
ル１７に対応する真理値表１３１（図６に示す）がテス
トベクトル生成装置４に取り込まれた場合には、図１０
に示す表１３５におけるすべての入力パターンをテスト
ベクトル１４に変換して出力する。For example, in the case where the truth table 131 (shown in FIG. 6) corresponding to the 2-input NAND circuit cell 17 shown in FIG.
All input patterns in the table 135 shown in are converted into the test vector 14 and output.

【００６１】また、テストベクトル変換部３６は、テス
トベクトル生成装置４に取り込まれた真理値表に対応す
るセルが順序回路セルの場合には、各入力変化パスにお
ける変化前及び変化後の０，１入力パターンに対して、
対応するイニシャルパスにおける変化前及び変化後の入
力パターンを先行させて付加することにより各テストベ
クトル１４を生成し、各Ｘ変化パスにおける変化前及び
変化後の入力パターンに対して、対応するイニシャルパ
スにおける変化前及び変化後の入力パターンを先行させ
て付加することにより各テストベクトル１４を生成す
る。When the cell corresponding to the truth table fetched by the test vector generation device 4 is a sequential circuit cell, the test vector conversion section 36 sets 0 before and after the change in each input change path. For one input pattern,
Each test vector 14 is generated by adding the input pattern before and after the change in the corresponding initial path in advance, and the test pattern 14 is generated for each input pattern before and after the change in each X change path. Each test vector 14 is generated by precedingly adding the input patterns before and after the change in.

【００６２】例えば、図５に示すＤＦＦセル１８に対応
する真理値表１３２（図７に示す）がテストベクトル生
成装置４に取り込まれた場合には、図１９（ｂ）に示す
ようにパス（Ｌ−１），Ｃ１よりなるイニシャルパスを
表１３８の変化パスＰ１に先行させて付加することによ
り、テストベクトルＴＶ１を生成し、図２０（ｂ）に示
すようにパス（Ｈ−１），Ｃ１，Ｃ２よりなるイニシャ
ルパスを表１３８の変化パスＰ２に先行させて付加する
ことにより、テストベクトルＴＶ２を生成する。表１３
８においてテストベクトルにすべき各変化パスについて
も対応するイニシャルパスを同様に付加することによ
り、各テストベクトルを生成する。For example, when the truth table 132 (shown in FIG. 7) corresponding to the DFF cell 18 shown in FIG. 5 is taken into the test vector generation device 4, the path (as shown in FIG. A test vector TV1 is generated by adding an initial path consisting of L-1) and C1 to the changing path P1 in Table 138 in advance, and as shown in FIG. 20B, paths (H-1) and C1 are generated. , C2 are added in advance of the change path P2 in Table 138 to generate the test vector TV2. Table 13
In step 8, each test vector is generated by similarly adding the corresponding initial path to each change path to be used as a test vector.

【００６３】さて、本実施の形態は、下記の（イ），
（ロ）の効果がある。（イ）真理値表入力部３１は真理値表１３を取り込み、
セルタイプ判定部３２は真理値表１３のメモリ情報に基
づいてにセルが組合せ回路セルか順序回路セルかを判定
する。セルが組合せ回路セルの場合、Ｘ入力パターン発
生部３３は取り込まれた真理値表１３におけるすべての
０，１入力パターンに基づいて複数のＸ入力パターンを
発生し、テストベクトル変換部３６は真理値表１３にお
けるすべての０，１入力パターンに対して、発生された
すべてのＸ入力パターンを加えてテストベクトルを生成
するので、セルの物理パターン上のすべての動作を表現
したテストベクトルを正確に短時間で生成できる。In the present embodiment, the following (a),
It has the effect of (b). (B) The truth table input unit 31 takes in the truth table 13 and
The cell type determination unit 32 determines whether the cell is a combinational circuit cell or a sequential circuit cell based on the memory information of the truth table 13. When the cell is a combinational circuit cell, the X input pattern generation unit 33 generates a plurality of X input patterns based on all the 0 and 1 input patterns in the taken truth value table 13, and the test vector conversion unit 36 makes the truth value. Since all generated X input patterns are added to all 0 and 1 input patterns in Table 13 to generate the test vector, the test vector expressing all the operations on the physical pattern of the cell is accurately shortened. Can be generated in time.

【００６４】（ロ）セルが順序回路セルの場合、Ｘ変化
パス発生部３４は取り込まれた真理値表１３におけるす
べての入力変化パスに基づいて複数のＸ変化パスを発生
し、イニシャルパス発生部３５は各入力変化パス及び各
Ｘ変化パスにおける変化前の入力パターンにするための
各イニシャルパスを発生する。テストベクトル変換部３
６は真理値表１３における各入力変化パス及び各不定値
変化パスに対して、対応するイニシャルパスを先行させ
て付加することにより各テストベクトルを生成するの
で、セルの物理パターン上のすべての動作を表現したテ
ストベクトルを正確に短時間で生成できる。(B) When the cell is a sequential circuit cell, the X change path generating unit 34 generates a plurality of X change paths based on all the input change paths in the truth table 13 thus fetched, and the initial path generating unit 34 Reference numeral 35 generates each initial pass for making the input pattern before the change in each input change path and each X change path. Test vector converter 3
Since 6 generates each test vector by adding the corresponding initial path to each input change path and each indefinite value change path in the truth table 13 in advance, all operations on the physical pattern of the cell are performed. It is possible to accurately generate a test vector expressing

【００６５】なお、本発明は次のように任意に変更して
具体化することも可能である。（１）上記形態において、論理シミュレーション装置６
が順序回路セルの各出力端子の出力信号値を初期設定で
きるものである場合には、上記イニシャルパス発生部３
４を省略し、テストベクトル変換部３６は各入力変化パ
スにおける変化前及び変化後の０，１入力パターンによ
り各テストベクトルを生成するとともに、Ｘ変化パスに
おける変化前及び変化後の入力パターンにより各テスト
ベクトルを生成するようにしてもよい。この場合には、
より短時間でテストベクトルを作成できる。The present invention can be arbitrarily modified and embodied as follows. (1) In the above embodiment, the logic simulation device 6
Is the one that can initialize the output signal value of each output terminal of the sequential circuit cell, the initial path generating unit 3
4 is omitted, the test vector conversion unit 36 generates each test vector by the 0 and 1 input patterns before and after the change in each input change path, and also generates each test vector by the input pattern before and after the change in the X change path. A test vector may be generated. In this case,
Test vectors can be created in a shorter time.

【００６６】（２）上記形態では、組合せ回路セルとし
てＮＡＮＤ回路セル１７のテストベクトルを作成するよ
うにしたが、これ以外の組合せ回路セル、例えば、ＮＯ
Ｒ回路セル、ＡＮＤ回路セル等の真理値表に基づいて対
応するテストベクトルを作成するようにしてもよい。ま
た、順序回路セルとしてＤＦＦセル１８のテストベクト
ルを作成するようにしたが、これ以外の順序回路セル、
例えば、ラッチ回路、カウンタ、レジスタ等の真理値表
に基づいてテストベクトルを生成するようにしてもよ
い。(2) In the above embodiment, the test vector of the NAND circuit cell 17 is created as a combination circuit cell, but other combination circuit cells, for example, NO.
The corresponding test vector may be created based on the truth table of the R circuit cell, the AND circuit cell, and the like. Although the test vector of the DFF cell 18 is created as a sequential circuit cell, other sequential circuit cells,
For example, the test vector may be generated based on the truth table of the latch circuit, the counter, the register, and the like.

【００６７】（３）上記形態において、図２に示すテス
トベクトル生成装置４の構成に、光ディスク等の装置を
接続して実施する。（４）上記形態では、ＣＭＯＳ構成のセルの真理値表に
基づいてテストベクトルを生成するようにしたが、他の
デバイス、例えばバイポーラ構成のセル又はＢｉ−ＣＭ
ＯＳ構成のセルの真理値表に基づいてテストベクトルを
生成するようにしてもよい。(3) In the above embodiment, an apparatus such as an optical disk is connected to the configuration of the test vector generator 4 shown in FIG. (4) In the above-described embodiment, the test vector is generated based on the truth table of the cell having the CMOS structure, but other devices such as the cell having the bipolar structure or the Bi-CM are used.
You may make it generate | occur | produce a test vector based on the truth table of the cell of OS structure.

【００６８】[0068]

【発明の効果】以上詳述したように、本発明は、セルの
物理パターン上のすべての動作を表現したテストベクト
ルを、正確かつ短時間で生成することができる。As described above in detail, according to the present invention, a test vector expressing all the operations on the physical pattern of a cell can be generated accurately and in a short time.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を具体化した論理シミュレーションシス
テムの構成図FIG. 1 is a block diagram of a logic simulation system embodying the present invention.

【図２】実施の一形態のテストベクトル生成装置を示す
ブロック図FIG. 2 is a block diagram showing a test vector generation device according to an embodiment.

【図３】図２のＣＰＵを機能的に示す概念図FIG. 3 is a conceptual diagram functionally showing the CPU of FIG.

【図４】ＮＡＮＤ回路セルの論理等価回路図FIG. 4 is a logical equivalent circuit diagram of a NAND circuit cell.

【図５】データフリップフロップセルの論理等価回路図FIG. 5 is a logical equivalent circuit diagram of a data flip-flop cell.

【図６】真理値表を示す説明図FIG. 6 is an explanatory diagram showing a truth table.

【図７】真理値表を示す説明図FIG. 7 is an explanatory diagram showing a truth table.

【図８】入力パターン表を示す説明図FIG. 8 is an explanatory diagram showing an input pattern table.

【図９】入力パターン表を示す説明図FIG. 9 is an explanatory diagram showing an input pattern table.

【図１０】テストベクトルを示す説明図FIG. 10 is an explanatory diagram showing test vectors.

【図１１】変化パス表を示す説明図FIG. 11 is an explanatory diagram showing a change path table.

【図１２】変化パス表を示す説明図FIG. 12 is an explanatory diagram showing a change path table.

【図１３】変化パスの発生方法の説明図FIG. 13 is an explanatory diagram of a method of generating a changing path.

【図１４】変化パスの発生方法の説明図FIG. 14 is an explanatory diagram of a method of generating a changing path.

【図１５】変化パスの発生方法の説明図FIG. 15 is an explanatory diagram of a method of generating a changing path.

【図１６】変化パスの発生方法の説明図FIG. 16 is an explanatory diagram of a method of generating a changing path.

【図１７】変化パス表を示す説明図FIG. 17 is an explanatory diagram showing a change path table.

【図１８】活性パス表を示す説明図FIG. 18 is an explanatory diagram showing an active path table.

【図１９】イニシャルパスの発生方法の説明図FIG. 19 is an explanatory diagram of a method of generating an initial path.

【図２０】イニシャルパスの発生方法の説明図FIG. 20 is an explanatory diagram of a method of generating an initial path.

【図２１】テストベクトルを示す説明図FIG. 21 is an explanatory diagram showing test vectors.

[Explanation of symbols]

４テストベクトル生成装置１３，１３１，１３２真理値表３１真理値表入力部３２セルタイプ判定部３３不定値（Ｘ）入力パターン発生部３４不定値（Ｘ）変化パス発生部３５イニシャルパス発生部３６テストベクトル変換部 4 Test Vector Generating Device 13, 131, 132 Truth Table 31 Truth Table Input Unit 32 Cell Type Judgment Unit 33 Indeterminate (X) Input Pattern Generator 34 Indeterminate (X) Change Path Generator 35 Initial Path Generator 36 Test vector converter

Claims

[Claims]

1. A truth table for a physical pattern of a cell having a plurality of input terminals and at least one output terminal and having a predetermined function, wherein an input signal value of the plurality of input terminals is 0 or 1. And a plurality of 0, 1 input patterns defined by the output signal values of the respective output terminals in the case of the combination, and a processing unit is used to generate a test vector for logic simulation of the cell based on the truth table. The input signal value of at least one input terminal of the plurality of input terminals is an indefinite value based on all 0 and 1 input patterns in the truth table, and the other input terminals Generating a plurality of indefinite value input patterns consisting of the output signal values of the output terminals when the input signal values of 0 and 1 are combined, Against 0,1 input pattern all, test vector generation method to generate a test vector by adding all the undefined value input pattern said generated.

2. A truth table for a physical pattern of a cell having a plurality of input terminals and at least one output terminal and having a predetermined function, wherein the input signal value of the plurality of input terminals is 0 or 1. 0, 1 before the change of the input signal value of one input terminal among the plurality of input terminals
The cell includes a plurality of input change paths each including an input pattern and a 0, 1 input pattern after the input signal value of the input terminal is changed to 0 or 1, and the cell is based on the truth table using a processing unit. A method of generating a test vector for logic simulation, wherein the input signal value of each of the input terminals is set to either 0 or 1 and an indefinite value based on all input change paths in the truth table, When the output signal value of each output terminal is 0, 1 or an indefinite value, the input pattern before the change of the input signal value of one of the plurality of input terminals and the input signal of the input terminal From the input pattern after the value changes from 0 or 1 to an indefinite value or after the indefinite value of the input signal value of the input terminal changes from 0 or 1 A plurality of indefinite value change paths are generated, and 0, 1 before and after change in each of the input change paths
A test vector generation method for generating each test vector by an input pattern and generating each test vector by an input pattern before and after a change in each indefinite value change path.

3. A truth table for a physical pattern of a cell having a plurality of input terminals and at least one output terminal and having a predetermined function is a combination of input signal values of each input terminal of 0 or 1. In the case of, the plurality of 0, 1 input patterns defined by the output signal value of each output terminal, or the output signal value of each output terminal when the input signal value of the plurality of input terminals is set to 0 or 1 And 0, 1 input pattern before the change of the input signal value of one input terminal among the plurality of input terminals, and 0, 1 after the change of the input signal value of the input terminal to 0 or 1. A method for generating a test vector for logic simulation of the cell based on the truth table using a processing unit, the method including a plurality of input change paths each including one input pattern, It is determined whether the cell is a combinational circuit cell or a sequential circuit cell based on whether or not the theoretical value table includes memory information. In the case of the combinational circuit cell, all 0, 1 input patterns in the truth table are determined. Based on this, the input signal value of at least one of the plurality of input terminals is set to an indefinite value, and the input signal values of the other input terminals are set to 0.
Or, a plurality of indefinite value input patterns consisting of output signal values of the respective output terminals in the case of a combination of 1 are generated, and for all 0, 1 input patterns in the truth table, all of the generated indefinite values are generated. A test vector is generated by adding an input pattern. In the case of a sequential circuit cell, the input signal values of the plurality of input terminals are set to 0 and 1 based on all the input change paths in the truth table. An input pattern before the change of the input signal value of one input terminal among the plurality of input terminals when the output signal value of each output terminal is set to any of 0 and 1 And after the change of the input signal value of the input terminal from 0 or 1 to an indefinite value or after the change of the input signal value of the input terminal from the indefinite value to 0 or 1. Generating a plurality of undefined value change path consisting of the input pattern, after the change before and the change in each input change paths 0,1
A test vector generation method for generating each test vector by an input pattern and generating each test vector by an input pattern before and after a change in each indefinite value change path.

4. An input pattern before and after a change, each of which is a 0,1 input pattern before a change in each input change path and an input pattern before a change in each indefinite value change path. The test vector is generated by generating an initial path and adding a corresponding initial path to each input change path and each indefinite value change path in advance.
The test vector generation method described in.

5. A truth table for a physical pattern of a cell having a plurality of input terminals and at least one output terminal and having a predetermined function is a combination of input signal values of each input terminal of 0 or 1. Test vector generation which is made up of a plurality of 0, 1 input patterns defined by the output signal value of each output terminal in the case of, and generates a test vector for logic simulation of the cell based on the truth table. A device, comprising: a truth table input unit for inputting the truth table; and all 0, 1 input patterns in the truth table inputted by the truth table input unit, based on all of the plurality of input terminals. Of the output signal value of each output terminal when the input signal value of at least one of the input terminals is an indefinite value and the input signal value of the other input terminals is a combination of 0 or 1 An indefinite value input pattern generating unit for generating a plurality of indefinite value input patterns, and a test vector by adding all the indefinite value input patterns to all 0, 1 input patterns in the truth table. And a test vector conversion unit that generates a test vector generation device.

6. A truth table for a physical pattern of a cell having a plurality of input terminals and at least one output terminal and having a predetermined function, wherein the input signal value of the plurality of input terminals is 0 or 1. 0, 1 before the change of the input signal value of one input terminal among the plurality of input terminals
It comprises a plurality of input change paths consisting of an input pattern and a 0,1 input pattern after the input signal value of the input terminal is changed to 0 or 1, and is used for logic simulation of the cell based on the truth table. A test vector generation device configured to generate a test vector, a truth table input unit for inputting the truth table, and all input change paths in the truth table, based on the plurality of input terminals When the input signal value is set to either 0 or 1 and an indefinite value, and the output signal value of each output terminal is set to 0, 1 or an indefinite value, the input of one of the plurality of input terminals is input. The input pattern before the change of the signal value and the change of the input signal value of the input terminal from 0 or 1 to an indefinite value or from the indefinite value of the input signal value of the input terminal to 0 And indefinite value change path generator for generating a plurality of undefined value change path consisting of the input pattern after the change to 1, after the change before and the change in each input change paths 0,1
A test vector generation device comprising: a test vector conversion unit that generates each test vector from an input pattern, and generates each test vector from an input pattern before and after a change in each indefinite value change path.

7. A truth table for a physical pattern of a cell having a plurality of input terminals and at least one output terminal and having a predetermined function is a combination of input signal values of 0 or 1 for each input terminal. In the case of, the plurality of 0, 1 input patterns defined by the output signal value of each output terminal, or the output signal value of each output terminal when the input signal value of the plurality of input terminals is set to 0 or 1 And 0, 1 input pattern before the change of the input signal value of one input terminal among the plurality of input terminals, and 0, 1 after the change of the input signal value of the input terminal to 0 or 1. A test vector generating device configured to generate a test vector for logic simulation of the cell based on the truth table, the test vector generating device including a plurality of input change paths each including one input pattern, A truth table input section for inputting a table and determining whether the cell is a combinational circuit cell or a sequential circuit cell based on whether or not memory information is included in the truth table input by the truth value table input section. When the cell type determining unit determines that the cell is a combinational circuit cell by the cell type determining unit, based on all 0 and 1 input patterns in the truth table, at least one of the plurality of input terminals is selected. Generates a plurality of indeterminate value input patterns consisting of the output signal values of each output terminal when the input signal value of the input terminal is an indeterminate value and the input signal value of the other input terminals is a combination of 0 or 1. An indefinite value input pattern generation unit, when the cell is determined to be a sequential circuit cell by the cell type determination unit, based on all input change paths in the truth table In the case where the input signal values of the plurality of input terminals are 0 and 1 and an indefinite value, and the output signal values of the output terminals are 0 and 1 and an indefinite value, The input pattern before the change of the input signal value of one of the input terminals, and the change of the input signal value of the input terminal from 0 or 1 to an indefinite value or from the indefinite value of the input signal value of the input terminal to 0
Or an indefinite value change path generating unit that generates a plurality of indefinite value change paths consisting of an input pattern after changing to 1, and all 0, 1 inputs in the truth table when the cell is a combinational circuit cell A test vector is generated by adding all generated indefinite value input patterns to the pattern, and when the cell is a sequential circuit cell, 0 before and after change in each input change path,
A test vector generation device comprising: a test vector conversion unit that generates each test vector from one input pattern, and generates each test vector from each input pattern before and after change in each indefinite value change path.

8. An input pattern before and after a change, each of which is a 0,1 input pattern before a change in each input change path and an input pattern before a change in each indefinite value change path. An initial path generation unit that generates an initial path, and the test vector conversion unit generates each test vector by precedingly adding a corresponding initial path to each input change path and each indefinite value change path. The test vector generation device according to claim 6, further comprising: