JPH0964344A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0964344A JPH0964344A JP22188795A JP22188795A JPH0964344A JP H0964344 A JPH0964344 A JP H0964344A JP 22188795 A JP22188795 A JP 22188795A JP 22188795 A JP22188795 A JP 22188795A JP H0964344 A JPH0964344 A JP H0964344A
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- insulating film
- diffusion layer
- gate electrode
- field insulating
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Abstract
(57)【要約】
【課題】半導体チップ面積が縮小しコスト低減が容易に
なる高耐圧ＭＯＳＦＥＴを搭載した半導体装置を実現す
る。 【解決手段】半導体基板の所定の領域に形成された一導
電型の第１の拡散層と、第１の拡散層を内側としてその
周りに形成され環状のパターン形状をもつ厚い絶縁膜
と、厚い絶縁膜下の前記半導体基板表面に形成され第１
の拡散層より不純物低濃度で同導電型の第２の拡散層と
を有し、第１の拡散層と第２の拡散層とをドレイン領域
とし、厚い絶縁膜パターンの外側に形成された半導体基
板上の薄い絶縁膜と厚い絶縁膜とをゲート絶縁膜とし、
ゲート絶縁膜上に形成され厚い絶縁膜の一部で切断され
た導電体薄膜パターンをゲート電極とし、前記ゲート電
極を挟んで前記厚い絶縁膜パターンの外側に形成された
同導電型の第３の拡散層をソース領域とする高耐圧ＭＯ
ＳＦＥＴを搭載する。
なる高耐圧ＭＯＳＦＥＴを搭載した半導体装置を実現す
る。 【解決手段】半導体基板の所定の領域に形成された一導
電型の第１の拡散層と、第１の拡散層を内側としてその
周りに形成され環状のパターン形状をもつ厚い絶縁膜
と、厚い絶縁膜下の前記半導体基板表面に形成され第１
の拡散層より不純物低濃度で同導電型の第２の拡散層と
を有し、第１の拡散層と第２の拡散層とをドレイン領域
とし、厚い絶縁膜パターンの外側に形成された半導体基
板上の薄い絶縁膜と厚い絶縁膜とをゲート絶縁膜とし、
ゲート絶縁膜上に形成され厚い絶縁膜の一部で切断され
た導電体薄膜パターンをゲート電極とし、前記ゲート電
極を挟んで前記厚い絶縁膜パターンの外側に形成された
同導電型の第３の拡散層をソース領域とする高耐圧ＭＯ
ＳＦＥＴを搭載する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＣＭＯＳ半導体装置でのＩＣ化が容易になる高耐圧
ＭＯＳＦＥＴに関する。
特にＣＭＯＳ半導体装置でのＩＣ化が容易になる高耐圧
ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】半導体装置においては、その高集積化お
よび高速化とともに、その用途の多様化が進んでいる。
そして、同一の半導体チップ上に一般論理回路用のＣＭ
ＯＳＦＥＴと高耐圧ＭＯＳＦＥＴとを並設する大規模の
半導体装置が実用化されている。例えば、蛍光表示管の
制御に用いられる半導体装置では、半導体チップから外
部への出力端子に接続する周辺回路に高耐圧ＭＯＳＦＥ
Ｔが用いられ、半導体チップの内部にこの高耐圧ＭＯＳ
ＦＥＴを制御する低電圧動作の高集積回路を構成するＣ
ＭＯＳＦＥＴが形成される。そして、この場合では高耐
圧ＭＯＳＦＥＴのドレインに高電圧が印加される。
よび高速化とともに、その用途の多様化が進んでいる。
そして、同一の半導体チップ上に一般論理回路用のＣＭ
ＯＳＦＥＴと高耐圧ＭＯＳＦＥＴとを並設する大規模の
半導体装置が実用化されている。例えば、蛍光表示管の
制御に用いられる半導体装置では、半導体チップから外
部への出力端子に接続する周辺回路に高耐圧ＭＯＳＦＥ
Ｔが用いられ、半導体チップの内部にこの高耐圧ＭＯＳ
ＦＥＴを制御する低電圧動作の高集積回路を構成するＣ
ＭＯＳＦＥＴが形成される。そして、この場合では高耐
圧ＭＯＳＦＥＴのドレインに高電圧が印加される。
【０００３】従来、このような高耐圧ＭＯＳＦＥＴの形
成においては、主に以下の３点を念頭に装置の構造、寸
法および製法等が設計される。
成においては、主に以下の３点を念頭に装置の構造、寸
法および製法等が設計される。
【０００４】即ち、（１）ドレインを形成する拡散層の
接合部の高耐圧化 （２）ゲートとドレイン間の絶縁破壊の防止 （３）ドレイン電圧による高耐圧ＭＯＳＦＥＴチャネル
部の反転防止 このような半導体集積回路に用いられている高耐圧ＭＯ
ＳＦＥＴの構造について、図５に基づいて説明する。こ
こで、図５（ａ）はＰチャネル型の高耐圧ＭＯＳＦＥＴ
の平面図であり、図５（ｂ）は、図５（ａ）に記すＡ’
−Ｂ’で切断した断面図である。
接合部の高耐圧化 （２）ゲートとドレイン間の絶縁破壊の防止 （３）ドレイン電圧による高耐圧ＭＯＳＦＥＴチャネル
部の反転防止 このような半導体集積回路に用いられている高耐圧ＭＯ
ＳＦＥＴの構造について、図５に基づいて説明する。こ
こで、図５（ａ）はＰチャネル型の高耐圧ＭＯＳＦＥＴ
の平面図であり、図５（ｂ）は、図５（ａ）に記すＡ’
−Ｂ’で切断した断面図である。
【０００５】図５（ａ）および図５（ｂ）に示すよう
に、導電型がＰ型のシリコン基板１０１の所定の領域に
Ｎウェル層１０２を形成する。そして、このＮウェル層
１０２の内部にＰウェル層を形成し低濃度ドレイン拡散
層１０３を形成する。さらに、このようなウェル層を形
成したシリコン基板の表面に選択的にフィールド絶縁膜
１０４，１０４ａを形成する。
に、導電型がＰ型のシリコン基板１０１の所定の領域に
Ｎウェル層１０２を形成する。そして、このＮウェル層
１０２の内部にＰウェル層を形成し低濃度ドレイン拡散
層１０３を形成する。さらに、このようなウェル層を形
成したシリコン基板の表面に選択的にフィールド絶縁膜
１０４，１０４ａを形成する。
【０００６】次に、高耐圧ＭＯＳＦＥＴのゲート絶縁膜
１０５を形成した後、ゲート電極１０６を設ける。そし
て、導電型がＰ型の高濃度ドレイン拡散層１０７とソー
ス拡散層１０８を形成する。先述したフィールド絶縁膜
１０４，１０４ａ、ゲート電極１０６、高濃度ドレイン
拡散層１０７およびソース拡散層１０８を被覆する層間
絶縁膜１０９を形成する。
１０５を形成した後、ゲート電極１０６を設ける。そし
て、導電型がＰ型の高濃度ドレイン拡散層１０７とソー
ス拡散層１０８を形成する。先述したフィールド絶縁膜
１０４，１０４ａ、ゲート電極１０６、高濃度ドレイン
拡散層１０７およびソース拡散層１０８を被覆する層間
絶縁膜１０９を形成する。
【０００７】そして、ドレインコンタクト孔１１０を通
して高濃度ドレイン拡散層１０７に接続するドレイン電
極１１１、ソースコンタクト孔１１２を通してソース拡
散層１０８に接続するソース電極１１３を形成して従来
のＰチャネル型の高耐圧ＭＯＳＦＥＴが完成する。
して高濃度ドレイン拡散層１０７に接続するドレイン電
極１１１、ソースコンタクト孔１１２を通してソース拡
散層１０８に接続するソース電極１１３を形成して従来
のＰチャネル型の高耐圧ＭＯＳＦＥＴが完成する。
【０００８】このような構造においては、ドレイン領域
は先述した低濃度ドレイン拡散層１０３と高濃度ドレイ
ン拡散層１０７とで構成される。このため、ドレイン領
域の接合部はＮウェル層１０２と低濃度ドレイン拡散層
１０３の接合領域に形成される。そして、ドレイン電極
１１１に負の高電圧、例えば−３０Ｖが印加されると、
先述したＮウェル層１０２および低濃度ドレイン拡散層
１０３の不純物の濃度が低いので空乏層は両方向に拡が
る。このために、拡散層の接合部の降伏電圧は向上し先
述の高電圧に耐えるようになり、先述した（１）の要求
は満足されるようになる。
は先述した低濃度ドレイン拡散層１０３と高濃度ドレイ
ン拡散層１０７とで構成される。このため、ドレイン領
域の接合部はＮウェル層１０２と低濃度ドレイン拡散層
１０３の接合領域に形成される。そして、ドレイン電極
１１１に負の高電圧、例えば−３０Ｖが印加されると、
先述したＮウェル層１０２および低濃度ドレイン拡散層
１０３の不純物の濃度が低いので空乏層は両方向に拡が
る。このために、拡散層の接合部の降伏電圧は向上し先
述の高電圧に耐えるようになり、先述した（１）の要求
は満足されるようになる。
【０００９】また、ゲート電極１０６と低濃度ドレイン
拡散層１０３との間にフィールド絶縁膜１０４ａが形成
される。通常、このフィールド絶縁膜１０４ａの膜厚は
厚くゲート電極１０６とドレイン電極１１１に印加され
る高電圧で絶縁破壊することはない。すなわち、先述し
た（２）の要求も満足している。
拡散層１０３との間にフィールド絶縁膜１０４ａが形成
される。通常、このフィールド絶縁膜１０４ａの膜厚は
厚くゲート電極１０６とドレイン電極１１１に印加され
る高電圧で絶縁破壊することはない。すなわち、先述し
た（２）の要求も満足している。
【００１０】図５（ａ）の平面図で判るように、ゲート
電極１０６、ドレイン電極１１１およびソース電極１１
３は共に平行に配置される。すなわち、この構造ではド
レイン電極１１１がゲート電極１０６と絶縁膜を介して
交差することはない。すなわち、ドレイン電極１１１が
高耐圧ＭＯＳＦＥＴのチャネル領域上部に配設されるこ
とはない。このようにして、先述した（３）の要求も満
足している。
電極１０６、ドレイン電極１１１およびソース電極１１
３は共に平行に配置される。すなわち、この構造ではド
レイン電極１１１がゲート電極１０６と絶縁膜を介して
交差することはない。すなわち、ドレイン電極１１１が
高耐圧ＭＯＳＦＥＴのチャネル領域上部に配設されるこ
とはない。このようにして、先述した（３）の要求も満
足している。
【００１１】
【発明が解決しようとする課題】このような高耐圧ＭＯ
ＳＦＥＴを搭載する半導体装置では、その用途により、
例えば、先述した蛍光表示管の制御のような場合に大出
力電流が必要とされるため、その駆動能力の向上が要求
されるようになる。このような場合には、従来の技術で
説明した高耐圧ＭＯＳＦＥＴでは、ＭＯＳＦＥＴのゲー
ト幅が増大し、半導体チップ内でのこれらの配置が難し
くなる。
ＳＦＥＴを搭載する半導体装置では、その用途により、
例えば、先述した蛍光表示管の制御のような場合に大出
力電流が必要とされるため、その駆動能力の向上が要求
されるようになる。このような場合には、従来の技術で
説明した高耐圧ＭＯＳＦＥＴでは、ＭＯＳＦＥＴのゲー
ト幅が増大し、半導体チップ内でのこれらの配置が難し
くなる。
【００１２】あるいは、この駆動能力を増大させるた
め、複数の高耐圧ＭＯＳＦＥＴを並列に電気接続させる
ようになるが、全体の高耐圧ＭＯＳＦＥＴの占有面積が
増加し半導体チップ面積の増大を招くようになる。
め、複数の高耐圧ＭＯＳＦＥＴを並列に電気接続させる
ようになるが、全体の高耐圧ＭＯＳＦＥＴの占有面積が
増加し半導体チップ面積の増大を招くようになる。
【００１３】本発明の目的は、先述したような問題を解
決し、半導体チップ面積が縮小しコスト低減が容易な高
耐圧ＭＯＳＦＥＴを搭載した半導体装置を提供すること
にある。
決し、半導体チップ面積が縮小しコスト低減が容易な高
耐圧ＭＯＳＦＥＴを搭載した半導体装置を提供すること
にある。
【００１４】
【課題を解決するための手段】このために本発明の半導
体装置は、半導体基板の所定の領域に形成された一導電
型の第１の拡散層と、前記第１の拡散層を内側としてそ
の周りに形成され環状パターン形状をもつ厚い絶縁膜
と、前記厚い絶縁膜下の前記半導体基板表面に形成され
前記第１の拡散層より不純物低濃度で同導電型の第２の
拡散層とを有し、前記第１の拡散層と前記第２の拡散層
とをドレイン領域とし、前記厚い絶縁膜パターンの外側
に形成された前記半導体基板上の薄い絶縁膜と前記厚い
絶縁膜とをゲート絶縁膜とし、前記ゲート絶縁膜上に形
成され前記厚い絶縁膜の一部で切断され半環状のハター
ン形状をもつ導電体薄膜をゲート電極とし、前記ゲート
電極を挟んで前記厚い絶縁膜パターンの外側に形成され
た同導電型の第３の拡散層をソース領域とする高耐圧Ｍ
ＯＳＦＥＴを搭載する。
体装置は、半導体基板の所定の領域に形成された一導電
型の第１の拡散層と、前記第１の拡散層を内側としてそ
の周りに形成され環状パターン形状をもつ厚い絶縁膜
と、前記厚い絶縁膜下の前記半導体基板表面に形成され
前記第１の拡散層より不純物低濃度で同導電型の第２の
拡散層とを有し、前記第１の拡散層と前記第２の拡散層
とをドレイン領域とし、前記厚い絶縁膜パターンの外側
に形成された前記半導体基板上の薄い絶縁膜と前記厚い
絶縁膜とをゲート絶縁膜とし、前記ゲート絶縁膜上に形
成され前記厚い絶縁膜の一部で切断され半環状のハター
ン形状をもつ導電体薄膜をゲート電極とし、前記ゲート
電極を挟んで前記厚い絶縁膜パターンの外側に形成され
た同導電型の第３の拡散層をソース領域とする高耐圧Ｍ
ＯＳＦＥＴを搭載する。
【００１５】この半導体装置では、前記第１の拡散層と
電気接続され前記厚い絶縁膜パターンの外側に引き出さ
れるドレイン電極が、前記切断されたゲート電極上の層
間絶縁膜上に配設され、前記層間絶縁膜を介して前記ゲ
ート電極と交差することのないように形成される。
電気接続され前記厚い絶縁膜パターンの外側に引き出さ
れるドレイン電極が、前記切断されたゲート電極上の層
間絶縁膜上に配設され、前記層間絶縁膜を介して前記ゲ
ート電極と交差することのないように形成される。
【００１６】あるいは、この半導体装置では、前記高耐
圧ＭＯＳＦＥＴが複数個並列に電気接続されて搭載され
る。
圧ＭＯＳＦＥＴが複数個並列に電気接続されて搭載され
る。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。図１は本発明の実施形態を示すた
めの高耐圧ＭＯＳＦＥＴの平面図である。図１に示すよ
うに、導電型がＰ型のシリコン基板の表面の所定の領域
にＮウェル層１を設ける。そして、このＮウェル層１内
の中心の領域に低濃度ドレイン拡散層２を形成する。こ
こで、この低濃度ドレイン拡散層２の外周の形状が８角
形に図示されているが、この形状は円形でもよいしその
他の多角形でもよい。
を参照して説明する。図１は本発明の実施形態を示すた
めの高耐圧ＭＯＳＦＥＴの平面図である。図１に示すよ
うに、導電型がＰ型のシリコン基板の表面の所定の領域
にＮウェル層１を設ける。そして、このＮウェル層１内
の中心の領域に低濃度ドレイン拡散層２を形成する。こ
こで、この低濃度ドレイン拡散層２の外周の形状が８角
形に図示されているが、この形状は円形でもよいしその
他の多角形でもよい。
【００１８】そして、フィールド絶縁膜３を形成する。
ここで、フィールド絶縁膜３の一部は環状に形成され
る。すなわち、前述した低濃度ドレイン拡散層２の内部
に位置するように環状フィールド絶縁膜３ａが設けられ
る。さらに、フィールド絶縁膜３の一部には、引き出し
フィールド絶縁膜３ｂが形成される。これは、図１に示
すように環状フィールド絶縁膜３ａと接続されている。
ここで、フィールド絶縁膜３の一部は環状に形成され
る。すなわち、前述した低濃度ドレイン拡散層２の内部
に位置するように環状フィールド絶縁膜３ａが設けられ
る。さらに、フィールド絶縁膜３の一部には、引き出し
フィールド絶縁膜３ｂが形成される。これは、図１に示
すように環状フィールド絶縁膜３ａと接続されている。
【００１９】高耐圧ＭＯＳＦＥＴのゲート電極４は、図
１に示すような半環状の形状であり先述した環状フィー
ルド絶縁膜３ａの外周部の領域を被覆する。そして、先
述した引き出しフィールド絶縁膜３ｂの領域上で開かれ
た形状になる。図１では、このゲート電極４は８角形に
なるように図示されているが、この形状は先述した低濃
度ドレイン拡散層２の外周の形状に合わせて設計すれば
よい。
１に示すような半環状の形状であり先述した環状フィー
ルド絶縁膜３ａの外周部の領域を被覆する。そして、先
述した引き出しフィールド絶縁膜３ｂの領域上で開かれ
た形状になる。図１では、このゲート電極４は８角形に
なるように図示されているが、この形状は先述した低濃
度ドレイン拡散層２の外周の形状に合わせて設計すれば
よい。
【００２０】そして、先述した環状フィールド絶縁膜３
ａの内部には、導電型がＰ型の高濃度ドレイン拡散層５
を形成する。ここで、この高濃度ドレイン拡散層５の形
状は、先述した環状フィールド絶縁膜３ａの形状と同一
になる。そして、フィールド絶縁膜３に囲われる領域で
ありゲート電極４の形成された領域以外のシリコンの活
性領域にソース拡散層６を設ける。ここで、このソース
拡散層６の導電型もＰ型になるように構成される。
ａの内部には、導電型がＰ型の高濃度ドレイン拡散層５
を形成する。ここで、この高濃度ドレイン拡散層５の形
状は、先述した環状フィールド絶縁膜３ａの形状と同一
になる。そして、フィールド絶縁膜３に囲われる領域で
ありゲート電極４の形成された領域以外のシリコンの活
性領域にソース拡散層６を設ける。ここで、このソース
拡散層６の導電型もＰ型になるように構成される。
【００２１】前述の高濃度ドレイン拡散層５には、ドレ
インコンタクト孔７を通してドレイン電極８を電気接続
させる。そして、このドレイン電極８は、図１に示すよ
うに、前述の環状フィールド絶縁膜３ａの一部および引
き出しフィールド絶縁膜３ｂ上の層間絶縁膜表面に配設
されるようになる。また、ソース拡散層６には、ソース
コンタクト孔９を通してソース電極１０を電気接続させ
る。以上のようにして、本発明の高耐圧ＭＯＳＦＥＴが
形成される。
インコンタクト孔７を通してドレイン電極８を電気接続
させる。そして、このドレイン電極８は、図１に示すよ
うに、前述の環状フィールド絶縁膜３ａの一部および引
き出しフィールド絶縁膜３ｂ上の層間絶縁膜表面に配設
されるようになる。また、ソース拡散層６には、ソース
コンタクト孔９を通してソース電極１０を電気接続させ
る。以上のようにして、本発明の高耐圧ＭＯＳＦＥＴが
形成される。
【００２２】次に、図２および図３に基づいて本発明の
高耐圧ＭＯＳＦＥＴの断面構造を説明するとともにその
製造方法を説明する。ここで、図２および図３はそれぞ
れ図１に記すＡ−ＢおよびＣ−Ｄで切断したところの断
面図である。
高耐圧ＭＯＳＦＥＴの断面構造を説明するとともにその
製造方法を説明する。ここで、図２および図３はそれぞ
れ図１に記すＡ−ＢおよびＣ−Ｄで切断したところの断
面図である。
【００２３】図２に示すように、導電型がＰ型で不純物
濃度が１０15原子／ｃｍ3 のシリコン基板１１の表面の
所定の領域にＮウェル層１を形成する。ここで、このＮ
ウェル層１はリン不純物のイオン注入とその後の熱処理
で形成される。このリン不純物のイオン注入は、注入エ
ネルギーが１５０ｋｅＶであり、ドーズ量が１×１０13
／ｃｍ2 となる条件で行われる。最終的なＮウェル層の
深さは１０μｍ程度であり、リン不純物の濃度は１０16
原子／ｃｍ3 程度である。
濃度が１０15原子／ｃｍ3 のシリコン基板１１の表面の
所定の領域にＮウェル層１を形成する。ここで、このＮ
ウェル層１はリン不純物のイオン注入とその後の熱処理
で形成される。このリン不純物のイオン注入は、注入エ
ネルギーが１５０ｋｅＶであり、ドーズ量が１×１０13
／ｃｍ2 となる条件で行われる。最終的なＮウェル層の
深さは１０μｍ程度であり、リン不純物の濃度は１０16
原子／ｃｍ3 程度である。
【００２４】次に、低濃度ドレイン拡散層２を形成す
る。ここで、この低濃度ドレイン拡散層２はホウ素不純
物のイオン注入とその後の熱処理で形成される。このホ
ウ素不純物のイオン注入は、注入エネルギーが１００ｋ
ｅＶであり、ドーズ量が１．５×１０13／ｃｍ2 となる
ような条件で行われる。そして、最終的な低濃度ドレイ
ン拡散層２の深さは３μｍ程度であり、ホウ素不純物の
濃度は１０17原子／ｃｍ3 程度である。
る。ここで、この低濃度ドレイン拡散層２はホウ素不純
物のイオン注入とその後の熱処理で形成される。このホ
ウ素不純物のイオン注入は、注入エネルギーが１００ｋ
ｅＶであり、ドーズ量が１．５×１０13／ｃｍ2 となる
ような条件で行われる。そして、最終的な低濃度ドレイ
ン拡散層２の深さは３μｍ程度であり、ホウ素不純物の
濃度は１０17原子／ｃｍ3 程度である。
【００２５】このようにした後、フィールド絶縁膜３を
形成する。さらに、低濃度ドレイン拡散層２内に環状フ
ィールド絶縁膜３ａを形成する。ここで、これらのフィ
ールド絶縁膜はシリコン基板表面の公知の選択酸化法で
形成され、その膜厚は６００ｎｍ程度に設定される。
形成する。さらに、低濃度ドレイン拡散層２内に環状フ
ィールド絶縁膜３ａを形成する。ここで、これらのフィ
ールド絶縁膜はシリコン基板表面の公知の選択酸化法で
形成され、その膜厚は６００ｎｍ程度に設定される。
【００２６】次に、膜厚が１５ｎｍ程度のシリコン酸化
膜を形成しゲート絶縁膜１２を設ける。そして、一部が
環状フィールド絶縁膜３ａを被覆するようにゲート電極
４を形成する。ここで、このゲート電極４はタングステ
ン・ポリサイドで形成される。このようにした後、高濃
度ドレイン拡散層５とソース拡散層６とを形成する。こ
れらの拡散層は、ＢＦ2 のイオン注入と熱処理で形成さ
れる。ここで、注入エネルギーは７０ｋｅＶ程度でその
ドーズ量は１０15／ｃｍ2 程度である。このようにして
これらの拡散層の深さは１μｍ程度に設定される。
膜を形成しゲート絶縁膜１２を設ける。そして、一部が
環状フィールド絶縁膜３ａを被覆するようにゲート電極
４を形成する。ここで、このゲート電極４はタングステ
ン・ポリサイドで形成される。このようにした後、高濃
度ドレイン拡散層５とソース拡散層６とを形成する。こ
れらの拡散層は、ＢＦ2 のイオン注入と熱処理で形成さ
れる。ここで、注入エネルギーは７０ｋｅＶ程度でその
ドーズ量は１０15／ｃｍ2 程度である。このようにして
これらの拡散層の深さは１μｍ程度に設定される。
【００２７】次に、膜厚が５００ｎｍ程度のシリコン酸
化膜で層間絶縁膜１３を形成する。ここで、このシリコ
ン酸化膜は公知の化学気相成長（ＣＶＤ）法で堆積され
る。そして、高濃度ドレイン拡散層５上の層間絶縁膜１
３およびソース拡散層６上の層間絶縁膜１３にコンタク
ト孔を形成し、高濃度ドレイン拡散層５に電気接続する
ドレイン電極８とソース拡散層６に電気接続するソース
電極１０を形成する。このようにして、本発明の高耐圧
ＭＯＳＦＥＴは形成される。
化膜で層間絶縁膜１３を形成する。ここで、このシリコ
ン酸化膜は公知の化学気相成長（ＣＶＤ）法で堆積され
る。そして、高濃度ドレイン拡散層５上の層間絶縁膜１
３およびソース拡散層６上の層間絶縁膜１３にコンタク
ト孔を形成し、高濃度ドレイン拡散層５に電気接続する
ドレイン電極８とソース拡散層６に電気接続するソース
電極１０を形成する。このようにして、本発明の高耐圧
ＭＯＳＦＥＴは形成される。
【００２８】次に、図３で本発明の構造を説明する。図
３に示すように、シリコン基板１１の表面にＮウェル層
１を形成している。図２で説明したように、このＮウェ
ル層の不純物濃度は１×１０16原子／ｃｍ3 である。そ
して、Ｎウェル層１の表面部で前述の引き出しフィール
ド絶縁膜３ｂとの境界領域にチャネル防止層１ａを形成
する。ここで、このチャネル防止層１ａのリン不純物濃
度は５×１０16原子／ｃｍ3 程度に設定される。次に、
低濃度ドレイン拡散層２を形成する。ここで、この拡散
層深さは３μｍ程度であり、その不純物濃度は１０17原
子／ｃｍ3 程度である。そして、シリコン基板１１の表
面にフィールド絶縁膜３あるいは環状フィールド絶縁膜
３ａおよび引き出しフィールド絶縁膜３ｂが形成されて
いる。
３に示すように、シリコン基板１１の表面にＮウェル層
１を形成している。図２で説明したように、このＮウェ
ル層の不純物濃度は１×１０16原子／ｃｍ3 である。そ
して、Ｎウェル層１の表面部で前述の引き出しフィール
ド絶縁膜３ｂとの境界領域にチャネル防止層１ａを形成
する。ここで、このチャネル防止層１ａのリン不純物濃
度は５×１０16原子／ｃｍ3 程度に設定される。次に、
低濃度ドレイン拡散層２を形成する。ここで、この拡散
層深さは３μｍ程度であり、その不純物濃度は１０17原
子／ｃｍ3 程度である。そして、シリコン基板１１の表
面にフィールド絶縁膜３あるいは環状フィールド絶縁膜
３ａおよび引き出しフィールド絶縁膜３ｂが形成されて
いる。
【００２９】次に、シリコン酸化膜でゲート絶縁膜１２
を設ける。そして、ゲート電極４を形成する。ここで、
このゲート電極４はタングステン・ポリサイドで形成さ
れる。このようにした後、高濃度ドレイン拡散層５を形
成する。この拡散層の深さは１μｍ程度に設定される。
を設ける。そして、ゲート電極４を形成する。ここで、
このゲート電極４はタングステン・ポリサイドで形成さ
れる。このようにした後、高濃度ドレイン拡散層５を形
成する。この拡散層の深さは１μｍ程度に設定される。
【００３０】次に、膜厚が５００ｎｍ程度のシリコン酸
化膜で層間絶縁膜１３を形成する。ここで、このシリコ
ン酸化膜は公知のＣＶＤ法で堆積される。そして、高濃
度ドレイン拡散層５上の層間絶縁膜１３にコンタクト孔
を形成し、高濃度ドレイン拡散層５に電気接続するドレ
イン電極８ａを形成する。このようにして、本発明の高
耐圧ＭＯＳＦＥＴは形成されている。
化膜で層間絶縁膜１３を形成する。ここで、このシリコ
ン酸化膜は公知のＣＶＤ法で堆積される。そして、高濃
度ドレイン拡散層５上の層間絶縁膜１３にコンタクト孔
を形成し、高濃度ドレイン拡散層５に電気接続するドレ
イン電極８ａを形成する。このようにして、本発明の高
耐圧ＭＯＳＦＥＴは形成されている。
【００３１】以上、平面図とその２方向での断面図で説
明したように本発明の高耐圧ＭＯＳＦＥＴでは、環状に
閉じた形状の環状フィールド絶縁膜に囲まれたシリコン
基板表面に高濃度ドレイン拡散層が形成される。そし
て、チャネル領域はこのような環状フィールド絶縁膜の
外周領域に沿って形成される。また、ソースとなる拡散
層はこのチャネル領域の外側に形成される。このため
に、例えば、ゲート電極の幅が３５μｍであり蛍光表示
管制御に必要な３０ｍＡ電流の駆動力を有する高耐圧Ｍ
ＯＳＦＥＴの場合に、この高耐圧ＭＯＳＦＥＴの占有す
る面積は従来の場合より８０％程度にまで縮小するよう
になる。
明したように本発明の高耐圧ＭＯＳＦＥＴでは、環状に
閉じた形状の環状フィールド絶縁膜に囲まれたシリコン
基板表面に高濃度ドレイン拡散層が形成される。そし
て、チャネル領域はこのような環状フィールド絶縁膜の
外周領域に沿って形成される。また、ソースとなる拡散
層はこのチャネル領域の外側に形成される。このため
に、例えば、ゲート電極の幅が３５μｍであり蛍光表示
管制御に必要な３０ｍＡ電流の駆動力を有する高耐圧Ｍ
ＯＳＦＥＴの場合に、この高耐圧ＭＯＳＦＥＴの占有す
る面積は従来の場合より８０％程度にまで縮小するよう
になる。
【００３２】なお、本発明の構造ではドレイン電極の引
き出しにおいてドレイン電極８ａがゲート電極４の上層
部に配設されることもない。そして、従来の技術と同様
に、先述した（１）、（２）および（３）の条件は満足
される。
き出しにおいてドレイン電極８ａがゲート電極４の上層
部に配設されることもない。そして、従来の技術と同様
に、先述した（１）、（２）および（３）の条件は満足
される。
【００３３】次に、図４で本発明の構造の高耐圧ＭＯＳ
ＦＥＴを複数個並列して接続する場合の実施の形態を簡
単に説明する。ここでは簡明にするために、先述した低
濃度ドレイン拡散層の記載は省略されている。
ＦＥＴを複数個並列して接続する場合の実施の形態を簡
単に説明する。ここでは簡明にするために、先述した低
濃度ドレイン拡散層の記載は省略されている。
【００３４】図４に示すように、複数の高耐圧ＭＯＳＦ
ＥＴに共通して使用されるＮウェル層２１を形成する。
そして、フィールド絶縁膜２２を形成し、さらに、複数
のゲート電極に接続するゲート電極配線２３を形成す
る。
ＥＴに共通して使用されるＮウェル層２１を形成する。
そして、フィールド絶縁膜２２を形成し、さらに、複数
のゲート電極に接続するゲート電極配線２３を形成す
る。
【００３５】そして、高濃度ドレイン拡散層２４とソー
ス拡散層２５とを形成する。また、それぞれの高耐圧Ｍ
ＯＳＦＥＴに形成された高濃度ドレイン拡散層２４に、
ドレインコンタクト孔２６を通して電気接続するドレイ
ン電極配線２７を形成する。さらに、ソースコンタクト
孔２８を通してソース拡散層２５に電気接続するソース
電極配線２９を形成する。
ス拡散層２５とを形成する。また、それぞれの高耐圧Ｍ
ＯＳＦＥＴに形成された高濃度ドレイン拡散層２４に、
ドレインコンタクト孔２６を通して電気接続するドレイ
ン電極配線２７を形成する。さらに、ソースコンタクト
孔２８を通してソース拡散層２５に電気接続するソース
電極配線２９を形成する。
【００３６】このようにして、本発明の構造の高耐圧Ｍ
ＯＳＦＥＴを複数個並列に接続すると、従来の場合より
駆動能力の高い高耐圧ＭＯＳＦＥＴが半導体チップ内に
高密度に搭載できるようになる。
ＯＳＦＥＴを複数個並列に接続すると、従来の場合より
駆動能力の高い高耐圧ＭＯＳＦＥＴが半導体チップ内に
高密度に搭載できるようになる。
【００３７】以上の発明の実施を形態では、高耐圧ＭＯ
ＳＦＥＴがＰチャネル型の場合について説明したが、Ｎ
チャネル型の場合ではその導電型を逆にすることで同様
に形成できることに言及しておく。
ＳＦＥＴがＰチャネル型の場合について説明したが、Ｎ
チャネル型の場合ではその導電型を逆にすることで同様
に形成できることに言及しておく。
【００３８】また、この実施の形態でソースコンタクト
孔を半環状のゲート電極の外側に等間隔に沿って形成し
ソース拡散層をソース電極に電気接続すると、ソース側
の電気抵抗は低減し、高耐圧ＭＯＳＦＥＴの駆動能力は
さらに向上することに触れておく。
孔を半環状のゲート電極の外側に等間隔に沿って形成し
ソース拡散層をソース電極に電気接続すると、ソース側
の電気抵抗は低減し、高耐圧ＭＯＳＦＥＴの駆動能力は
さらに向上することに触れておく。
【００３９】
【発明の効果】本発明の半導体装置では、搭載される高
耐圧ＭＯＳＦＥＴが半導体基板の所定の領域に形成され
た一導電型の第１の拡散層と、前記第１の拡散層を内側
としてその周りに形成され一定の幅をもち閉じたパター
ン形状の厚い絶縁膜と、前記厚い絶縁膜下の前記半導体
基板表面に形成され前記第１の拡散層より不純物低濃度
で同導電型の第２の拡散層とを有し、前記第１の拡散層
と前記第２の拡散層とをドレイン領域とし、前記厚い絶
縁膜パターンの外側に形成された前記半導体基板上の薄
い絶縁膜と前記厚い絶縁膜とをゲート絶縁膜とし、前記
ゲート絶縁膜上に形成され前記厚い絶縁膜の一部で切断
された導電体薄膜パターンをゲート電極とし、前記ゲー
ト電極を挟んで前記厚い絶縁膜パターンの外側に形成さ
れた同導電型の第３の拡散層をソース領域とする。
耐圧ＭＯＳＦＥＴが半導体基板の所定の領域に形成され
た一導電型の第１の拡散層と、前記第１の拡散層を内側
としてその周りに形成され一定の幅をもち閉じたパター
ン形状の厚い絶縁膜と、前記厚い絶縁膜下の前記半導体
基板表面に形成され前記第１の拡散層より不純物低濃度
で同導電型の第２の拡散層とを有し、前記第１の拡散層
と前記第２の拡散層とをドレイン領域とし、前記厚い絶
縁膜パターンの外側に形成された前記半導体基板上の薄
い絶縁膜と前記厚い絶縁膜とをゲート絶縁膜とし、前記
ゲート絶縁膜上に形成され前記厚い絶縁膜の一部で切断
された導電体薄膜パターンをゲート電極とし、前記ゲー
ト電極を挟んで前記厚い絶縁膜パターンの外側に形成さ
れた同導電型の第３の拡散層をソース領域とする。
【００４０】このために、高耐圧ＭＯＳＦＥＴの占有面
積が減少するとともに、その駆動能力は大幅に向上す
る。そして、本発明の半導体装置の半導体チップ面積は
縮小しそのコスト低減が容易になる。
積が減少するとともに、その駆動能力は大幅に向上す
る。そして、本発明の半導体装置の半導体チップ面積は
縮小しそのコスト低減が容易になる。
【図１】本発明を説明するための高耐圧ＭＯＳＦＥＴの
平面図である。
平面図である。
【図２】本発明を説明するための高耐圧ＭＯＳＦＥＴの
断面図である。
断面図である。
【図３】本発明を説明するための高耐圧ＭＯＳＦＥＴの
断面図である。
断面図である。
【図４】本発明の並列した高耐圧ＭＯＳＦＥＴの平面図
である。
である。
【図５】従来の技術を説明するための高耐圧ＭＯＳＦＥ
Ｔ図である。
Ｔ図である。
１，２１，１０２ Ｎウェル層 １ａ チャネル防止層 ２，１０３ 低濃度ドレイン拡散層 ３，２２，１０４，１０４ａ フィールド絶縁膜 ３ａ 環状フィールド絶縁膜 ３ｂ 引き出しフィールド絶縁膜 ４，１０６ ゲート電極 ５，２４，１０７ 高濃度ドレイン拡散層 ６，２５，１０８ ソース拡散層 ７，２６，１１０ ドレインコンタクト孔 ８，１１１ ドレイン電極 ９，２８，１１２ ソースコンタクト孔 １０，１１３ ソース電極 １１，１０１ シリコン基板 １２，１０５ ゲート絶縁膜 １３，１０９ 層間絶縁膜 ２３ ゲート電極配線 ２７ ドレイン電極配線 ２９ ソース電極配線
Claims (3)
- 【請求項１】 半導体基板の所定の領域に形成された一
導電型の第１の拡散層と、前記第１の拡散層を内側とし
てその周りに形成され環状のパターン形状をもつ厚い絶
縁膜と、前記厚い絶縁膜下の前記半導体基板表面に形成
され前記第１の拡散層より低不純物濃度で同導電型の第
２の拡散層とを有し、前記第１の拡散層と前記第２の拡
散層とをドレイン領域とし、前記厚い絶縁膜パターンの
外側に形成された前記半導体基板上の薄い絶縁膜と前記
厚い絶縁膜とをゲート絶縁膜とし、前記ゲート絶縁膜上
に形成され前記厚い絶縁膜の一部で切断され半環状のパ
ターン形状をもつ導電体薄膜をゲート電極とし、前記ゲ
ート電極を挟んで前記厚い絶縁膜パターンの外側に形成
された同導電型の第３の拡散層をソース領域とする高耐
圧ＭＯＳＦＥＴを搭載してなることを特徴とする半導体
装置。 - 【請求項２】 前記第１の拡散層と電気接続され前記厚
い絶縁膜パターンの外側に引き出されるドレイン電極
が、前記切断されたゲート電極の上部に配設され、層間
絶縁膜を介して前記ゲート電極とは交差しないように形
成されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記高耐圧ＭＯＳＦＥＴが複数個並列に
電気接続されて搭載してなることを特徴とする請求項１
または請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22188795A JPH0964344A (ja) | 1995-08-30 | 1995-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22188795A JPH0964344A (ja) | 1995-08-30 | 1995-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964344A true JPH0964344A (ja) | 1997-03-07 |
Family
ID=16773739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22188795A Pending JPH0964344A (ja) | 1995-08-30 | 1995-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140687A (en) * | 1996-11-28 | 2000-10-31 | Matsushita Electric Industrial Co., Ltd. | High frequency ring gate MOSFET |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816572A (ja) * | 1981-07-06 | 1983-01-31 | エヌ ベー フイリップス フルーイランペンフアブリケン | 半導体装置 |
-
1995
- 1995-08-30 JP JP22188795A patent/JPH0964344A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816572A (ja) * | 1981-07-06 | 1983-01-31 | エヌ ベー フイリップス フルーイランペンフアブリケン | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140687A (en) * | 1996-11-28 | 2000-10-31 | Matsushita Electric Industrial Co., Ltd. | High frequency ring gate MOSFET |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |