JPH09503886A - プログラマブル論理回路のアーキテクチャおよび相互接続技術 - Google Patents

Abstract

(57)【要約】 フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のためのアーキテクチャおよび分散階層相互接続技法である。このＦＰＧＡは、入力信号に対して論理関数を実行するいくつかのセルから成る。プログラマブル内部接続によって、論理クラスタに属するセルの各出力とその論理クラスタに属する他の各セルの少なくとも１つの入力との接続を行うことができるようにする。１組のプログラマブル・ブロック・コネクタを使用して、セルの論理クラスタ間の接続と、階層ルーティング網へのアクセスとを可能にする。均一に分散した第１の層のルーティング網線を使用して、ブロック・コネクタの組の間の接続を可能にする。均一に分散した第２の層のルーティング網線を実装して、様々な第１の層のルーティング網線の間の接続を可能にする。スイッチング網を使用して、ブロック・コネクタと、第１の層に対応するルーティング網線との間の接続を可能にする。他のスイッチング網によって、第１の層に対応するルーティング網線と第２の層に対応するルーティング網線との間の接続を可能にする。追加の均一に分散された層のルーティング網線を実装して、様々な前の層のルーティング網線間の接続を可能にする。セルの数をアレイ内の前のセル数の２の２乗の関数として増やすと同時に、ルーティング線の長さとルーティング線の本数を２の一次関数として増やす場合には、追加のルーティング層を追加する。プログラマブル双方向パスゲートをスイッチとして使用して、どのルーティング網線を接続するかを制御する。

Description

【発明の詳細な説明】 プログラマブル論理回路のアーキテクチャおよび相互接続技術発明の分野 本発明はプログラマブル論理回路の分野に関する。具体的には、本発明はプロ グラマブル論理回路のアーキテクチャおよび相互接続技術に関する。発明の背景 集積回路（ＩＣ）が初めて導入されたときは、きわめて高価であり機能が限定 されていた。半導体技術の急速な進歩により、コストが大幅に低下したと同時に 、ＩＣチップのパフォーマンスが向上した。しかし、専用のカスタム・ビルトＩ Ｃの設計、レイアウト、および製造工程のコストは依然としてかなり高い。少量 のカスタム設計ＩＣを製造する場合には特に高い。さらに、ターンアラウンド・ タイム（すなわち、初期設計から完成品までに要する時間）が相当長くなること が多く、複雑な回路設計の場合には特に長くなる。電子製品やコンピュータ製品 の場合、市場で最初の製品であることは重要である。さらに、カスタムＩＣの場 合、初期設計に変更を加えることはかなり難しい。必要な変更を行うには時間、 労力、費用を要する。 カスタムＩＣに付きものの短所を考慮すると、多くの場合、フィールド・プロ グラマブル・ゲート・アレイ（ＦＰＧＡ）が魅力的な解決策となる。基本的には 、ＦＰＧＡは、ユーザが所望の構成にプログラムすることができる標準高密度既 製ＩＣである。まず回路設計者が所望の論理機能を定義し、それに従って入力信 号を処理するようにＦＰＧＡをプログラムする。それによって、実装ＦＰＧＡを 迅速かつ効率的に設計、検証、修正することができる。論理密度要件と製造量に よっては、ＦＰＧＡはコストと市場に出荷するまでの時間の点ですぐれた代替策 である。 典型的なＦＰＧＡは基本的に、構成可能な論理ブロックの内部マトリックスを 取り囲む入出力ブロックの外環から成る。ＦＰＧＡの周縁部にある入出力ブロッ クはユーザがプログラムすることが可能で、各ブロックを入力または出力として プログラムすることができ、トライステートとすることもできる。各論理ブロッ クは一般に、プログラマブル組合せ論理回路と記憶レジスタを備えている。組合 せ論理回路を使用して、その入力変数についてブール関数を行う。多くの場合、 レジスタには論理ブロックの入力から直接ロードするか、または組合せ論理回路 からロードすることができる。 論理ブロックの行と列の間と、論理ブロックと入出力ブロックの間のチャンネ ルを相互接続資源が占有する。これらの相互接続資源は、チップ上の指定された ２点間の相互接続を制御する柔軟性を備えている。通常は、論理ブロック間を金 属配線網が行と列の形で水平方向と垂直方向に走っている。論理ブロックおよび 入出力ブロックの入力と出力は、プログラマブル・スイッチによってこれらの金 属配線と接続されている。行と列の交差点にあるクロスポイント・スイッチと交 換機構を使用して、信号を１つの線から他の線に切り換える。多くの場合、長い 線を使用してチップの全長または全幅あるいはその両方にわたって張り巡らせる 。 入出力ブロック、論理ブロック、およびそれぞれの相互接続部の機能はすべて プログラム可能である。一般に、これらの機能はオンチップ・メモリに記憶され ている構成プログラムによって制御される。構成プログラムは、電源投入時、コ マンド入力時、またはマイクロプロセッサによってシステム初期設定の一部とし てプログラムされて、外部メモリから自動的にロードされる。 ＦＰＧＡの概念は、セルとセルラ・アレイの概念を再構成可能素子として説明 したミニックによって、６０年代に以下の資料で概説されている。ミニック，Ｒ ．Ｃ．およびショート，Ｒ．Ａ．，”Ｃｅｌｌｕｌａｒ Ｌｉｎｅａｒ−Ｉｎｐ ｕｔ Ｌｏｇｉｃ，Ｆｉｎａｌ Ｒｅｐｏｒｔ，”ＳＲＩ Ｐｒｏｊｅｃｔ ４ １２２，Ｃｏｎｔｒａｃｔ ＡＦ １９（６２８）−４９８，Ｓｔａｎｆｏｒｄ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ，Ｍｅｎｌｏ Ｐａｒｋ，Ｃａｌｉｆ ｏｒｎｉａ，ＡＦＣＲＬ ６４−６，ＤＤＣ Ｎｏ．ＡＤ ４３３８０２（Ｆｅ ｂｒｕａｒｙ １９６４）；Ｍｉｎｎｉｃｋ，Ｒ．Ｃ．，”Ｃｏｂｗｅｂ Ｃｅ ｌｌｕｌａｒ Ａｒｒａｙｓ，”Ｐｒｏｃｅｅｄｉｎｇｓ ＡＦＩＰＳ １９６ ５ Ｆａｌｌ Ｊｏｉｎｔ Ｃｏｍｐｕｔｅｒ Ｃｏｎｆｅｒｅｎｃｅ，Ｖｏｌ ． ２７，Ｐａｒｔ １ ｐｐ．３２７−３４１（１９６５）；Ｍｉｎｎｉｃｋ，Ｒ ．Ｃ．ｅｔ ａｌ．，”Ｃｅｌｌｕｌａｒ Ｌｏｇｉｃ，Ｆｉｎａｌ Ｒｅｐｏ ｒｔ，”ＳＲＩ Ｐｒｏｊｅｃｔ ５０８７，Ｃｏｎｔｒａｃｔ ＡＦ１９（６ ２８）−４２３３，Ｓｔａｎｆｏｒｄ Ｒｅｓｅｒｃｈ Ｉｎｓｔｉｔｕｔｅ， Ｍｅｎｌｏ Ｐａｒｋ，Ｃａｌｉｆｏｒｎｉａ，ＡＦＣＲＬ ６６−６１３，（ Ａｐｒｉｌ １９６６）；およびＭｉｎｎｉｃｋ，Ｒ．Ｃ．，”Ａ Ｓｕｒｖｅ ｙ ｏｆ Ｍｉｃｒｏｃｅｌｌｕｌａｒ Ｒｅｓｅａｒｃｈ，”Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ａｓｓｏｃｉａｔｉｏｎ ｆｏｒ Ｃｏｍｐｕｔｉｎｇ Ｍａ ｃｈｉｎｅｒｙ Ｖｏｌ．１４，Ｎｏ．２，ｐｐ．２０３−２４１（Ａｐｒｉｌ １９６７）。素子間の相互接続を可能にするメモリ・ベース（たとえばＲＡＭ ベース、ヒューズ・ベース、またはアンチヒューズ・ベース）の手段に加えて、 ミニックは、近隣セル間の直接接続ともう一つのルーティング技法としてのバス の使用についても述べている。スパンドルファ、Ｌ．Ｍ．による論文”Ｓｙｎｔ ｈｅｓｉｓ ｏｆ Ｌｏｇｉｃ Ｆｕｎｃｔｉｏｎ ｏｎ ａｎ Ａｒｒａｙ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ，”Ｓｔａｎｆｏｒｄ Ｒｅｓ ｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ，Ｍｅｎｌｏ Ｐａｒｋ，Ｃａｌｉｆ．，Ｃｏ ｎｔｒａｃｔ ＡＦ １９（６２８）２９０７，ＡＦＣＲＬ ６４−６，ＤＤＣ Ｎｏ．ＡＤ ４３３８０２（Ｎｏｖｅｍｂｅｒ １９６５）は、２本の相互接 続線の間のスイッチ手段として、メモリ手段とそれに隣接する近隣セル相互接続 とを介してプログラムすることが可能な相補形ＭＯＳ双方向パスゲートを使用す る方法について述べている。ワールシュトローム、Ｓ．Ｅの”Ｐｒｏｇｒａｍｍ ａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙｓ−Ｃｈｅａｐｅｒ ｂｙ ｔｈｅ Ｍｉｌ ｌｉｏｎｓ，”Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．４０，Ｎｏ．２５，１１，ｐ ｐ．９０−９５（Ｄｅｃｅｍｂｅｒ １９６７）では、近隣セル間の相互接続と データ・バス網の両方を使用した、同じセルの２次元アレイのＲＡＭベースの再 構成可能論理アレイについて述べられている。 シャウプ、Ｒ．Ｇ．の”Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｅｌｌｌｕｌａｒ Ｌ ｏｇｉｃ Ａｒｒａｙｓ，”Ｐｈ．Ｄ．ｄｉｓｓｅｒｔａｔｉｏｎ，Ｃａｒｎｅ ｇｉｅ−Ｍｅｌｌｏｎ Ｕｎｉｖｅｒｓｉｔｙ，Ｐｉｔｔｓｂｕｒｇｈ，ＰＡ （Ｍａｒｃｈ １９７０）は、プログラマブル・セルラ論理アレイについて述べ 、ミニックと同じ概念と用語の多くを繰り返し、ワールシュトロームのアレイを 繰り返している。シャウプの論旨では、近隣接続の概念は、単純２入力１出力最 近隣接続から８近隣２方向接続に及んでいる。シャウプはさらに、相互接続構造 の一部としてバスを使用してアレイの性能と柔軟性を向上させる方法についても 述べている。通常の近隣接続では長すぎる距離または不都合な方向に信号を送る ために、バスを使用することができる。これは特に、アレイの外部からの入力信 号や出力信号を内部のセルに渡すのに有用である。 米国特許第４０２０４６９号では、それ自身をプログラム、試験、および修復 することができるプログラマブル論理アレイについて述べている。米国特許第４ ８７０３０２号は、チャネル・アーキテクチャにおいて、プログラムされたすべ ての接続が３組のバスを使用して行われる、近隣直接相互接続を使用しない粗粒 度（coarse grain）アーキテクチャを開示している。粗粒度セル（構成可能論理 ブロックまたはＣＬＢと呼ぶ）は、ＲＡＭベースの論理テーブル参照組合せ論理 回路と、ＣＬＢ内部のフリップフロップの両方を備え、ユーザ定義論理をＣＬＢ 内部で使用可能な関数にマップしなければならない。米国特許第４９３５７３４ 号は、各セル内部でＮＡＮＤ、ＮＯＲまたは同様のタイプの単純論理関数として 定義された単純論理関数セルを開示している。相互接続方式は、直接近隣接続お よび方向性バス接続を使用する。米国特許第４７００１８７号および第４９１８ ４４０号は、排他的ＯＲおよびＡＮＤ関数とレジスタ・ビットが使用可能で、セ ル内で選択可能である、より複雑な論理関数セルを定義している。好適な接続方 式は、直接近隣接続によるものである。接続機構として双方向バスを使用する方 法も含まれている。 現在のＦＰＧＡ技法にはいくつかの欠点がある。それらの問題は、製造業者か ら供給されるオンチップで使用可能なトランジスタが大量である場合に、回路利 用レベルの低さによるものである。回路利用度は３つの要因によって影響される 。トランジスタ・レベルまたは細粒度（fine grain）セル・レベルでの第１の要 因は、ユーザが容易に使用することができる基本論理素子の機能と柔軟性である 。第２の要因は、最小限の回路面積を使用し、第１の論理素子を使用して意味の あ るマクロ論理関数を形成する容易さである。最後の要因は、チップ・レベルの設 計を効率的に実施するための、それらのマクロ論理関数の相互接続である。上記 のような細粒度セル・アーキテクチャによって、設計者は基本論理素子レベルで 容易に使用することができる柔軟性のある論理関数を使用することができるよう になった。 しかし、稠密で複雑なマクロ関数およびチップ・レベルのルーティングの場合 、セルの出力からの多数の信号を他のセルの入力に接続するのに必要な相互接続 資源がすぐに使い尽くされてしまう可能性があり、そのような資源を追加すると シリコン面積の点できわめて不経済になることがある。その結果、細粒度アーキ テクチャ設計では、アクセス不能なためにセルの大部分が未使用のままであった り、セルが論理回路ではなく相互配線として使用されたりする。これによって、 論理回路の利用度が低くなるだけでなくルーティング遅延が増大したり、過度の 量のルーティング資源の付加によって回路のサイズが大幅に増大したりする。粗 粒度アーキテクチャを拡張ルーティング・バスと組み合わせることによって、１ つのＣＬＢの出力を他のＣＬＢの入力に接続する信号にとって大幅な改善になる 。ＣＬＢ相互接続での利用度は高くなる。しかし、問題は、ＣＬＢに厳密に合わ せるための複雑な論理回路の区分化とマッピングである。ＣＬＢ内部の論理回路 の一部が未使用のままであれば、ＣＬＢ内部の利用度（単位面積当たりの使用有 効ゲート数）が低くなる可能性がある。 従来の技術のＦＰＧＡのもう一つの問題は、各論理ブロックに設けられる入力 と出力の数が固定していることによる。偶然に特定の論理ブロックのすべての出 力を使い果たした場合、その論路ブロックの残りの部分は役に立たなくなる。 したがって、従来の技術のＦＰＧＡでは、ＦＰＧＡの利用度を最大限にすると 同時に、ダイのサイズへの影響を最小限にする、新しいアーキテクチャが必要で ある。この新しいアーキテクチャは、ユーザによる使用の機能性と柔軟性の点で 最下位の論理素子レベルでの柔軟性と、ユーザが基本論理素子を使用して複雑な 論理関数を容易に形成することができるマクロ・レベルでの単位面積当たり高密 度の機能性と、チップ・レベルでのマクロと基本論理素子を接続する信号の階層 的で均一に分散されたルーティング網による相互接続可能性の割合の高さとを備 えていなければならない。さらに新しいアーキテクチャは、個々の論理ブロック の入力と出力の数を選択可能かつプログラム可能にする柔軟性と、いくつかのＦ ＰＧＡサイズに対応するスケーラブル・アーキテクチャをユーザに提供する必要 がある。発明の概要 本発明は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）用など 、プログラマブル論理回路のための論理のアーキテクチャと接続方式に関する。 プログラマブル論理回路は、入力信号に対して関数を実行するいくつかのセルか ら成る。ユーザの特定の設計に応じて、所望の論理関数を実現するために特定の セルが特定の構成にプログラム可能に相互接続される。 現在のところ好ましい実施形態では、４個の論理セル（４個の２入力１出力ゲ ートとＤフリップフロップ）が１つの論理クラスタ（すなわち２×２セル・アレ イ）を形成し、４組のクラスタが１つの論理ブロック（すなわち４×４セル・ア レイ）を形成する。各クラスタ内には、内部接続マトリックス（Ｉマトリックス ）と呼ぶ５本の内部接続線が１組あり、４個のゲートのそれぞれの出力と、他の セルの入力に接続可能なＤフリップフロップとに１本付随している。各論理ブロ ック内では、パスゲートを使用して各クラスタ内のＩマトリックスを隣接するク ラスタまで延ばして、論理ブロック内の（内部接続範囲を延長する）接続を形成 することができる。各論理ブロック内には、ブロック・コネクタ（ＢＣ）と呼ぶ 関連する１組のアクセス線がある。ブロック・コネクタによって、同じ論理ブロ ックの様々なセルへのアクセスとそれらのセルの間の接続を行う。言い換えると 、論理ブロックの各セルの入力と出力は、その論理ブロックに対応する１組のブ ロック・コネクタに接続することができる。同じ論理ブロック内のＩマトリック スとブロック・コネクタを賢明に使用することによって、論理ブロック外部の資 源を使用せずに１組の信号を内部接続することができる。いくつかのプログラマ ブル・スイッチを使用して、現行論理ブロックの外部の信号に外部アクセス接続 するためにどのブロック接続を一緒に、論理ブロック内のセルの１組の入力また は出力、あるいはその両方に接続するかを制御する。言い換えると、現行論理ブ ロ ックの外部に外部接続する、論理ブロック内の入力ピンまたは出力ピンあるいは その両方が、現行論理ブロック内のブロック・コネクタを介してアクセスまたは 接続される。 様々な論理ブロック間で信号をルーティングするために、均一に分散された多 重レベル・アーキテクチャ（ＭＬＡ）ルーティング網を使用して、個々の組のブ ロック・コネクタ間を接続可能にする。第１のレベルのＭＬＡルーティング網線 のいずれを一緒に接続するかを制御するために、プログラマブル・スイッチを用 いる。追加のプログラマブル・スイッチを使用して、どのブロック・コネクタを 特定の第１のレベルのＭＬＡルーティング線に接続するかを制御する。たとえば 、このスイッチをプログラムして、１つの論理ブロックに属する送信元セルを別 の論理ブロックに属する宛先セルに接続することができる。これは、送信元セル を、そのセルの１つまたは複数のブロック・コネクタを介して、第１のレベルの ＭＬＡ上に接続し、距離に応じて他の１つまたは複数のレベルのＭＬＡ上に接続 し、降下方向レベルのＭＬＡを降下して第１のレベルのＭＬＡに戻り、最後に宛 先セルのブロック・コネクタを介して接続することによって行うことができる。 これによって、ブロック・コネクタと第１のレベルのＭＬＡルーティング網は、 ブロック・クラスタと呼ぶ８×８セル・アレイを相互接続することができる。 本発明では、追加のレベルのＭＬＡルーティング網を実装することによって、 より大きなセル・アレイを相互接続することができる。たとえば、第２のレベル のＭＬＡルーティング網線を実装して、様々な第１のレベルのＭＬＡルーティン グ線間を接続可能にし、それによって様々なブロック・クラスタ間の接続を行い 、ブロック・セクタと呼ぶ１６×１６のセル・アレイの接続可能性を実現するこ とができる。各レベルのＭＬＡは、そのレベルのルーティング網のプログラマブ ル相互接続を行うための、対応する数のスイッチを持っている。追加のスイッチ 交換網を使用して、様々なレベルのＭＬＡ間を接続することができる。 １つの実施形態では、スイッチを使用して、異なる２組のブロック・コネクタ 間を接続可能にすることができる。さらに、特定のレベルの、異なる組のＭＬＡ のＭＬＡルーティング線間を接続可能にするようにスイッチを組み込むこともで きる。これによって、ルーティングの柔軟性が増す。 本発明では、すべてのＭＬＡルーティング網線が双方向線である。スイッチは 、プログラマブル双方向パスゲートから成る。レベル数を増やした場合、ルーテ ィング線、パスゲート、および関連する負荷などを駆動するための必要なスイッ チング速度を実現するためにドライバが必要な場合がある。１つの実施形態では 、スイッチを使用して、様々な組のブロック・コネクタ間でのプログラマブル接 続を可能にすることができる。追加のスイッチを実装して、様々な組の第１のレ ベルのＭＬＡ間でプログラマブル接続を可能にすることができる。この方式はさ らに高いレベルのＭＬＡについて繰り返すことができる。図面の簡単な説明 本発明を、限定的なものではなく例示的なものとして添付図面の図に示す。図 面では、同様の参照番号は同様の要素を示す。 第１図は、本発明を実施することができるフィールド・プログラマブル・ゲー ト・アレイ論理回路のブロック図である。 第２Ａ図は、個別のセルを示す一実施形態の図である。 第２Ｂ図は、別個のセルを示す他の実施形態の図である。 第３Ａ図は、論理クラスタの図である。 第３Ｂ図は、１つの論理クラスタのＩマトリックス内部接続を近隣論理クラス タに延長する様子を示す図である。 第４Ａ図は、垂直ブロック・コネクタを備えた論理クラスタの実施形態を示す 図である。 第４Ｂ図は、水平ブロック・コネクタを備えた論理クラスタの実施形態を示す 図である。 第５Ａ図は、論理ブロックに関連するレベル１ＭＬＡ交換網に接続する８ブロ ック・コネクタとレベル１ＭＬＡ転換点を示す図である。 第５Ｂ図は、レベル１ＭＬＡ転換点を示す図である。 第５Ｃ図は、交換網を示す図である。 第６図は、ブロック・クラスタのルーティング網を示す図である。 第７Ａ図は、ブロック・セクタのブロック図である。 第７Ｂ図は、レベル１からレベル２へのＭＬＡルーティング交換網を示す図で ある。 第８Ａ図はセクタ・クラスタを示す図である。 第８Ｂ図は、レベル２からレベル３へのＭＬＡルーティング交換網を示す図で ある。詳細な説明 プログラマブル論理回路のアーキテクチャと相互接続方式について説明する。 以下の説明では、本発明を十分に理解することができるように、組合せ論理回路 、セル構成、セルの番号など、説明のために多くの特定の詳細を記載する。しか し、当業者には、これらの特定の詳細がなくても本発明を実施することができる ことが明らかであろう。他の場合には、本発明を不必要にあいまいにするのを避 けるために、公知の構造および素子はブロック図の形で示してある。また、本発 明はスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ ランダム・アクセス・メモリ（ＤＲＡＭ）、ヒューズ、アンチヒューズ、消去可 能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマ ブル読取り専用メモリ（ＥＥＰＲＯＭ）、ＦＬＡＳＨ、および強誘電プロセスな ど、様々なプロセスに関係していることに留意されたい。 第１図を参照すると、本発明を実施することができるフィールド・プログラマ ブル・ゲート・アレイ論理回路のブロック図が１００として示してある。入出力 論理ブロック１０２、１０３、１１１、および１１２は、ＦＰＧＡの外部パッケ ージ・ピンと内部ユーザ論理回路との間に、直接的に、または入出力論理ブロッ クとコアとのインタフェース１０４、１０５、１１３、１１４を介して、インタ フェースを備える。４つのインタフェース・ブロック１０４、１０５、１１３、 および１１４は、コア１０６と入出力論理ブロック１０２、１０３、１１１、お よび１１２との間の減結合を行う。コア１０６は、Ｉマトリックス１０１によっ て内部接続され、ＭＬＡルーティング網１０８によって相互接続されているいく つかのクラスタ１０７から成る。 制御／プログラミング論理回路１０９を使用して、ビット線とワード線をプロ グラムするすべてのビットを制御する。アンチヒューズ技法またはヒューズ技法 の場合、高圧／高電流を加えてヒューズをザップまたは接続する。ＥＥＰＲＯＭ 、フラッシュ、または強誘電技法の場合、消去サイクルの後に、メモリ・ビット の論理状態をプログラムするプログラミング・サイクルがある。スキューを最小 限にするために、別個のクロック／リセット論理回路１１０を使用して、グルー プごとにクロック線とリセット線を形成する。 現在のところ好ましい実施形態では、各クラスタ１０７は論理クラスタと呼ぶ ２×２階層の４個のセルから成る。第２Ａ図および第２Ｂ図に、個別のセル２０ ０および２５０の例を示す。セル２００は、２つの入力信号（ＡおよびＢ）に対 して複数の論理関数を実行し、出力信号Ｘを出力する。現在のところ好ましい実 施形態では、セル２００は、ＸＯＲゲート２０１、２入力ＮＡＮＤゲート２０２ 、および２入力ＮＯＲゲート２０３から成る。しかし、他の実施形態では、セル ２００は他の様々なタイプまたは組合せのゲートを備えることもできる。セル２ ５０は、Ｄフリップフロップ・セル２６０と結合されたセル２００から成る。セ ル２００の出力信号Ｘは、スイッチ２１８を起動してＤフリップフロップ・ゲー ト２０４のデータ入力Ｄに直接接続するようにプログラムすることができる。デ ータ入力Ｄには、組合せセル２５０の第３の入力信号としてアクセスすることが できる。 ２つの入力信号ＡおよびＢのそれぞれと、ＤフリップフロップのＤ入力信号は 、スイッチ２０６ないし２１１の状態に応じて反転または非反転される。スイッ チ２０６、２０８、および２１０を起動すると、信号Ａ、Ｂ、およびＤがドライ バ２１２ないし２１４によって駆動されてゲート２０１ないし２０４に非反転の 形で送られる。スイッチ２０７、２０９、および２１１を起動すると、入力信号 Ａ、Ｂ、およびＤはインバータ２１５ないし２１６によって反転されてからゲー ト２０１ないし２０４に渡される。６個のスイッチ２１２ないし２１７は、ユー ザによるプログラムに従って、個別にオンおよびオフすることができる。 出力信号を次段に伝搬することによってＸＯＲゲート２０１、ＮＡＮＤゲート ２０２、およびＮＯＲゲート２０３を使用してＸＮＯＲ、ＡＮＤおよびＯＲを実 行することもでき、それによって信号を上述のように反転させることができるこ とに留意されたい。 ３個のスイッチ２１９ないし２２１は３個のゲート２０１ないし２０３の出力 にそれぞれ結合されている。この場合も、このスイッチはユーザがプログラムす ることができる。それによって、ユーザはゲート２０１ないし２０３からのどの 出力信号を、セル２００からの出力信号Ｘとしてドライバ２２４に送るかを指定 することができる。 上記のスイッチ２０６ないし２１１、２１８ないし２２１は双方向プログラム 制御パスゲートから成る。これらのスイッチは、制御信号の状態に応じて、導通 （すなわち線で信号を通す）状態になったり非導通（すなわち線で信号を通さな い）状態になったりする。以下で述べるスイッチも同様にプログラム制御パスゲ ートから成る。 次に第３Ａ図を参照すると、論理クラスタ１０７が示されている。現在のとこ ろ好ましい実施形態では、論理クラスタ１０７はセル３０１ないし３０４とＤフ リップフロップ３０５、２５個のスイッチ３０６ないし３３０、および５本の内 部接続線３３１ないし３３５から成る。内部接続線３３１ないし３３５とスイッ チ３０６ないし３３０は、Ｉマトリックスを形成している。Ｉマトリックスは、 ４個のセル３０１ないし３０４のそれぞれの出力信号ＸおよびＤフリップ・フロ ップ３０５の出力信号Ｘを、他の３個のセルおよびＤフリップフロップのそれぞ れの少なくとも１つの入力と接続できるようにする。たとえば、スイッチ３０６ および３０７をイネーブルすることによって、セル３０１の出力Ｘをセル３０２ の入力Ａに接続することができる。同様に、スイッチ３０６および３１０をイネ ーブルすることによって、セル３０１の出力Ｘをセル３０３の入力Ｂと接続する ことができる。スイッチ３０６および３０８をイネーブルすることによって、セ ル３０１の出力Ｘをセル３０４の入力Ａと接続することができる。スイッチ３０ ６および３０９をイネーブルすることによって、セル３０１の出力ＸをＤフリッ プフロップ・セル３０５の入力Ｄと接続することができる。 同様に、スイッチ３１１および３１２をイネーブルすることによって、セル３ ０２からの出力Ｘをセル３０１の入力Ａと接続することができる。スイッチ３１ １および３１５をイネーブルすることによって、セル３０２からの出力Ｘをセル ３０３の入力Ａと接続することができる。スイッチ３１１および３１３をイネー ブルすることによって、セル３０２からの出力Ｘをセル３０４の入力Ｂと接続す ることができる。スイッチ３１１および３１４をイネーブルすることによって、 セル３０２の出力ＸをＤフリップフロップ・セル３０５の入力Ｄと接続すること ができる。 同様に、スイッチ３２６および３２７をイネーブルすることによって、セル３ ０３からの出力Ｘをセル３０１の入力Ｂと接続することができる。スイッチ３２ ６および３２８をイネーブルすることによって、セル３０３からの出力Ｘをセル ３０２の入力Ａに接続することができる。スイッチ３２６および３２９をイネー ブルすることによって、セル３０３からの出力Ｘをセル３０４の入力Ｂに接続す ることができる。スイッチ３２６および３３０をイネーブルすることによって、 セル３０３の出力ＸをＤフリップフロップ・セル３０５の入力Ｄに接続すること ができる。 セル３０４の場合、スイッチ３１６および３１７をイネーブルすることによっ て、セル３０４からの出力Ｘをセル３０１の入力Ｂに接続することができる。ス イッチ３１６および３１８をイネーブルすることによって、セル３０４からの出 力Ｘをセル３０２の入力Ｂに接続することができる。スイッチ３１６および３１ ９をイネーブルすることによって、セル３０４からの出力Ｘをセル３０３の入力 Ａに接続することができる。第２Ａ図のスイッチ２１８をイネーブルすることに よって、セル３０４の出力ＸをＤフリップフロップ・セル３０５の入力Ｄに接続 することができる。 セル３０５については、スイッチ３２０および３２１をイネーブルすることに よって、その出力をセル３０１のＡ入力に接続することができ、スイッチ３２０ および３２２をイネーブルすればセル３０２のＢ入力、スイッチ３２０および３ ２５をイネーブルすればセル３０３のＢ入力、スイッチ３２０および３２３をイ ネーブルすればセル３０４のＡ入力、スイッチ３２０および３２４をイネーブル すればセル３０５のＤ入力に接続することができる。 セル３０１ないし３０４およびＤフリップフロップ３０５の各出力は、その近 隣セルまたはクラスタ内のフリップフロップあるいはその両方のそれぞれの入力 と接続可能である。 本発明の現在のところ好ましい実施形態では、各論理クラスタは、各論理ブロ ック内の隣り合うクラスタからＩマトリックスを延長するパスゲート・スイッチ を介して各論理ブロック内の他のすべての論理クラスタに接続可能である。第３ Ｂ図に、論理クラスタ１０７のセル３０１ないし３０４およびＤフリップフロッ プ３０５のＩマトリックス内部接続線３３１ないし３３５を、同じ論理ブロック 内のパスゲート・スイッチ３３６ないし３５５を介して近隣論理クラスタ１０７ まで延長する様子を示す。 本発明の現在のところ好ましい実施形態では、各論理ブロックはＦＰＧＡの他 のすべての論理ブロックに接続可能である。これは、多層相互接続を有するアー キテクチャを実行することによって実現される。この多層ルーティング・アーキ テクチャは、プロセス階層でも技術階層でもなく概念階層であり、したがって現 在のシリコン・プロセス技術で容易に実現可能であることに留意することが重要 である。相互接続の最下位層を「ブロック・コネクタ」と呼ぶ。１組のブロック ・コネクタによって、関連する（４個の論理クラスタまたは１６個のセルから成 る）論理ブロック内の信号のアクセスと相互接続とを実現する。それによって、 同じ論理ブロック内の様々な組の論理クラスタを、延長されたＩマトリックスま たはブロック・コネクタあるいはその両方を使用して、そのグループ内の他の任 意の論理クラスタと接続することができる。この場合も、プログラマブル双方向 パスゲートをスイッチとして使用して、ユーザにルーティングの柔軟性を与える 。 その次のレベルの接続を「レベル１多重レベルアーキテクチャ（ＭＬＡ）」ル ーティング網と呼ぶ。レベル１ＭＬＡルーティング網は、数組のブロック・コネ クタ間を相互接続する。プログラマブル・パスゲート・スイッチを使用して、ど のブロック・コネクタを接続するかをユーザが選択できるようにする。したがっ て、１組の論理ブロック・グループ内の第１の論理ブロックを、同じグループに 属する第２の論理ブロックに接続することができる。適切なスイッチをイネーブ ルして、第１の論理ブロックのブロック・コネクタをレベル１ＭＬＡルーティン グ網のルーティング線に接続する。レベル１ＭＬＡルーティング網の適切なスイ ッチをイネーブルして、レベル１ＭＬＡルーティング網のルーティング線と第２ の論理ブロックのブロック・コネクタとの接続を行う。適切なスイッチをイネー ブルして、第１および第２の論理ブロックのブロック・コネクタに接続されてい るレベル１ＭＬＡルーティング網のルーティング線を接続する。さらに、ユーザ は任意の論理ブロック内の様々なスイッチをプログラムして、任意の論理ブロッ クの各セル間の所望の内部接続を行う柔軟性も持っている。 次のレベルの接続を「レベル２多重レベルアーキテクチャ（ＭＬＡ）」ルーテ ィング網と呼ぶ。レベル２ＭＬＡは、様々なレベル１ＭＬＡの相互接続を行って 、ブロック・クラスタのアクセスと接続を果たす。この場合も、ユーザが双方向 パスゲート・スイッチをプログラムして、所望の接続を行うことができる。レベ ル２ＭＬＡルーティング網を実装することによって、さらに多くの論理ブロック 間のプログラマブル相互接続も実現することができる。 追加のレベルのＭＬＡルーティング網を実装して、さらに多くの数とグループ の論理ブロック、ブロック・クラスタ・ブロック・セクタなどのプログラマブル 相互接続を行うことができる。基本的に、本発明はルーティングの実施に３次元 手法を用いる。信号は論理ブロックの内部接続間でルーティングされる。これら の信号には、ブロック・コネクタを介してアクセスすることができ、プログラム されたブロック・コネクタ接続に従ってルーティングすることができる。必要で あれば、信号をレベル１ＭＬＡに「上げ」、レベル１ＭＬＡルーティング網を介 してルーティングし、適切なブロック・コネクタに「下げ」てから、宛先論理ブ ロックに渡す。 レベル２ＭＬＡルーティング網が必要な場合は、信号の一部をもう一度レベル １ＭＬＡルーティング網線からレベル２ＭＬＡルーティング網に上げて、異なる 組のレベル２ＭＬＡルーティング網線までルーティングし、そのレベル２ＭＬＡ ルーティング網線からレベル１ＭＬＡルーティング網線に「下げる」。そこで信 号をもう一度「下げ」て、レベル１ＭＬＡから宛先論理ブロックの適切なブロッ ク・コネクタに信号を渡す。ＦＰＧＡのサイズと密度に従って必要に応じてレベ ル３、４、５などのＭＬＡについてもこれと同じ手法を行う。上述の方法を使用 して、部分ｎレベルＭＬＡを実行し、所与のセル・アレイ数のＦＰＧＡを実行す ることができる。 第４Ａ図に、論理ブロック内の論理クラスタとそれに関連する垂直ブロック・ コネクタの例を示す。現在のところ好ましい実施形態では、論理クラスタ内の各 セルは２つの垂直ブロック・コネクタによって入力からアクセス可能であり、論 理クラスタ内のセルの各出力には２つの垂直ブロック・コネクタでアクセス可能 である。たとえば、セル３０１の入力Ａは、それぞれスイッチ４６７、４６２を 介して垂直ブロック・コネクタ４５１（ＢＣ−Ｖ１１）および４５３（ＢＣ−Ｖ ２１）でアクセス可能で、セル３０１の入力Ｂは、それそれスイッチ４６６、４ ６８を介して垂直ブロック・コネクタ４５２（ＢＣ−Ｖ１２）および４５４（Ｂ Ｃ−Ｖ２２）でアクセス可能で、セル３０１の出力Ｘはそれぞれスイッチ４６０ 、４５９を介して垂直ブロック・コネクタ４５５（ＢＣ−Ｖ３１）および４５８ （ＢＣ−Ｖ４２）でアクセス可能である。セル３０２の入力Ａは、それぞれスイ ッチ４６３、４６４を介して垂直ブロック・コネクタ４５３（ＢＣ−Ｖ２１）お よび４５５（ＢＣ−Ｖ３１）でアクセス可能で、セル３０２の入力Ｂはそれぞれ スイッチ４６９、４７０を介して垂直ブロック・コネクタ４５４（ＢＣ−Ｖ２２ ）および４５６（ＢＣ−Ｖ３２）でアクセス可能で、セル３０２の出力Ｘはそれ ぞれスイッチ４６１、４６５を介して垂直ブロック・コネクタ４５２（ＢＣ−Ｖ １２）および４５７（ＢＣ−Ｖ４１）でアクセス可能である。セル３０３の入力 Ａは、それぞれスイッチ４８５、４７６を介して垂直ブロック・コネクタ４５１ （ＢＣ−Ｖ１１）および４５３（ＢＣ−Ｖ２１）でアクセス可能で、セル３０３ の入力Ｂは、それぞれスイッチ４８０、４７６を介して垂直ブロック・コネクタ ４５２（ＢＣ−Ｖ１２）および４５４（ＢＣ−Ｖ２２）でアクセス可能で、セル ３０３の出力Ｘは、それぞれスイッチ４７２、４７１を介して垂直ブロック・コ ネクタ４５５（ＢＣ−Ｖ３１）および４５８（ＢＣ−Ｖ４２）でアクセス可能で ある。セル３０４の入力Ａは、それぞれスイッチ４７７、４７８を介して垂直ブ ロック・コネクタ４５３（ＢＣ−Ｖ２１）および４５５（ＢＣ−Ｖ３１）でアク セス可能で、セル３０４の入力Ｂはそれぞれスイッチ４８２、４８４を介して垂 直ブロック・コネクタ４５４（ＢＣ−Ｖ２２）および４５６（ＢＣ−Ｖ３２）で アクセス可能であり、セル３０４の出力Ｘはそれぞれスイッチ４７５、４７４を 介して垂直ブロック・コネクタ４５２（ＢＣ−Ｖ１２）および４５７（ＢＣ−Ｖ ４１）でアクセス可能である。Ｄフリップフロップ・セル３０５の入力には、そ れぞれスイッチ４７３、４７９を介して垂直ブロック・コネクタ４５４（ＢＣ− Ｖ２２）および４５５（ＢＣ−Ｖ３１）でアクセス可能であり、セル３０５の出 力Ｘはそれそれスイッチ４８３、４８６を介して垂直ブロック・コネクタ４５２ （ＢＣ−Ｖ１２）および４５７（ＢＣ−Ｖ４１）でアクセス可能である。 同様にして、第４Ｂ図に、水平ブロック・コネクタと第４Ａ図の論理クラスタ とに対応する可能な接続を示す。セル３０１の入力Ａは、それぞれスイッチ４０ ９、４１３を介して水平ブロック・コネクタ４０２（ＢＣ−Ｈ１２）および４０ ４（ＢＣ−Ｈ２２）でアクセス可能であり、セル３０１の入力Ｂはそれぞれスイ ッチ４１５、４１６を介して水平ブロック・コネクタ４０１（ＢＣ−Ｈ１１）お よび４０３（ＢＣ−Ｈ２１）でアクセス可能で、セル３０１の出力Ｘはそれぞれ スイッチ４２１および４２８を介して水平ブロック・コネクタ４０５（ＢＣ−Ｈ ３１）および４０８（ＢＣ−Ｈ４２）でアクセス可能である。セル３０２の入力 Ａは、それぞれスイッチ４１１、４１４を介して水平ブロック・コネクタ４０２ （ＢＣ−Ｈ１２）および４０４（ＢＣ−Ｈ２２）でアクセス可能で、セル３０２ の入力Ｂはそれぞれスイッチ４３３、４１７を介して水平ブロック・コネクタ４ ０１（ＢＣ−Ｈ１１）および４０３（ＢＣ−Ｈ２１）でアクセス可能で、セル３ ０２の出力Ｘはそれぞれスイッチ４１８、４２４を介して水平ブロック・コネク タ４０５（ＢＣ−Ｈ３１）および４０８（ＢＣ−Ｈ４２）でアクセス可能である 。セル３０３の入力Ａは、それぞれスイッチ４１９、４２６を介して水平ブロッ ク・コネクタ４０４（ＢＣ−Ｈ２２）および４０６（ＢＣ−Ｈ３２）でアクセス 可能であり、セル３０３の入力Ｂはそれぞれスイッチ４２０、４２５を介して水 平ブロック・コネクタ４０３（ＢＣ−Ｈ２１）および４０５（ＢＣ−Ｈ３１）で アクセス可能で、セル３０３の出力Ｘはそれぞれスイッチ４１０、４２７を介し て水平ブロック・コネクタ４０２（ＢＣ−Ｈ１２）および４０７（ＢＣ−Ｈ４１ ）でアクセス可能である。セル３０４の入力Ａは、それぞれスイッチ４２２、４ ３０を介して水平ブロック・コネクタ（ＢＣ−Ｈ２２）および４０６（ＢＣ−Ｈ ３２）でアクセス可能で、セル３０４の入力Ｂはそれぞれスイッチ４２３、４２ ９を介して水平ブロック・コネクタ４０３（ＢＣ−Ｈ２１）および４０５（ＢＣ − Ｈ３１）でアクセス可能で、セル３０４の出力Ｘはそれぞれスイッチ４１２、４ ３４を介して水平ブロック・コネクタ４０２（ＢＣ−Ｈ１２）および４０７（Ｂ Ｃ−Ｈ４１）でアクセス可能である。Ｄフリップフロップ・セル３０５の入力は 、それぞれスイッチ４３６、４３１を介して水平ブロック・コネクタ４０３（Ｂ Ｃ−Ｈ２１）および４０６（ＢＣ−Ｈ３２）でアクセス可能で、セル３０５の出 力Ｘはそれぞれスイッチ４３２、４３５を介して水平ブロック・コネクタ４０１ （ＢＣ＝Ｈ１１）および４０８（ＢＣ−Ｈ４２）でアクセス可能である。 第４Ａ図および４Ｂ図には、現在のところ好ましい実施形態における論理ブロ ック内部の左上（北西）の論理クラスタへの水平および垂直のブロック・コネク タのアクセス方法が示されている。左下（南西）のクラスタの垂直ブロック・コ ネクタへのアクセス方法も、北西のクラスタと同じである。右上（北東）クラス タのアクセス方法も、垂直ブロック・コネクタについては北西クラスタのアクセ ス方法と同様であるが、水平ブロック・コネクタ・アクセスのシーケンスがシフ トされる。垂直ブロック・コネクタ４５１ないし４５８は、１つの円柱（４５１ 、４５２、．．．、４５８）として連鎖しているように見る。たとえば４だけシ フトさせると、新しいシーケンス（４５５、４５６、４５７、４５８、４５１、 ４５２、４５３、４５４）が形成される。第４Ａ図に示すように北西クラスタ内 のセル３０１のアクセスを垂直ブロック・コネクタ４５１および４５３から開始 する代わりに、北東クラスタ内のセル３０１は垂直ブロック・コネクタ４５５お よび４５７でアクセス可能である。番号は４だけ「シフト」される。右下（南東 ）クラスタの垂直ブロック・コネクタへのアクセス・ラベル付けは、北東クラス タと同じである。 同様に、北西クラスタへの水平ブロック・コネクタ・アクセスは北東クラスタ と同じであり、南西クラスタは南東クラスタと同じであるが、南西クラスタへの 水平ブロック・コネクタ・アクセスは北西クラスタの水平ブロック・コネクタ・ アクセスと比較して４だけシフトされる。 現在のところ好ましい実施形態では、１つの論理ブロックについて１６本のブ ロック・コネクタ（すなわち４個のクラスタ、または１つの４×４セル・アレイ ）を使用する。レベル１ＭＬＡルーティング網を追加することによって、ブロッ ク ・クラスタ（８×８セル・アレイ）の接続が可能になる。レベル２ＭＬＡルーテ ィング網を追加すると、接続がブロック・セクタ（１６×１６セル・アレイ）ま で拡大される。追加レベルのＭＬＡルーティング網によって、ブロック・セクタ 数が４倍に増加すると同時に、ＭＬＡルーティング網内の各線の長さ（または到 達距離）が２倍に増加する。レベル２ＭＬＡのルーティング線の本数は、２倍に 増加する。単位面積当たりブロック・セクタ数が４倍に増えるため、階層の次の レベルのルーティング線の数は実際には２分の１に減る。 第５Ａ図に、付随する１６本のブロック・コネクタを持つ論理ブロックと、そ の論理ブロックに付随するレベル１ＭＬＡルーティング線を示す。１６本のブロ ック・コネクタ５０１ないし５１６は太い線で図示し、１６本のレベル１ＭＬＡ ルーティング網線５１７−５３２は細い線で図示してある。ブロック・コネクタ の長さすなわち全長は論理ブロック内で終わっているが、レベル１ＭＬＡルーテ ィング網線の長さは近隣論理ブロックまで延びている（ブロック・コネクタの長 さの２倍）ことに留意されたい。 ブロック・コネクタとレベル１ＭＬＡルーティング網線は両方とも、水平グル ープと垂直グループ、すなわち垂直ブロック・コネクタ５０１ないし５０８、水 平ブロック・コネクタ５０９ないし５１６、垂直レベル１ＭＬＡルーティング網 線５１７ないし５２４、および水平レベル１ＭＬＡルーティング網線５２５ない し５３２に細分されている。 現在のところ好ましい実施形態では、論理ブロック内の１６本のＭＬＡルーテ ィング網線について２４個のレベル１ＭＬＡ転換点がある。第５Ａ図では、２４ 個の転換点が明確な点５４１ないし５６４として図示されている。 ＭＬＡ転換点は、水平ＭＬＡルーティング網線と垂直ＭＬＡルーティング網線 の間の接続を可能にするプログラマブル双方向パスゲートである。たとえば、レ ベル１ＭＬＡ転換点５４１をイネーブルすると、水平レベル１ＭＬＡルーティン グ網線５２６と垂直レベル１ＭＬＡルーティング網線５２０とが接続される。第 ５Ｂ図に、レベル１ＭＬＡ転換点５４１を示す。レベル１ＭＬＡルーティング網 線５２６をレベル１ＭＬＡルーティング網線５２０に接続するかどうかが、スイ ッチ５８３によって制御される。スイッチがイネーブルされると、レベル１ＭＬ Ａルーティング網線５２６はレベル１ＭＬＡルーティング網線５２０と接続され る。イネーブルされない場合、線５２６は線５２０と接続されない。スイッチ５ ８３はユーザがプログラムすることができる。転換点は、２つ以上のブロック・ コネクタを、まずブロック・コネクタを介してレベル１ＭＬＡ交換網に接続し、 次にスイッチをイネーブルすることによって選択されたレベル１ＭＬＡルーティ ング線を接続するスイッチング・アクセスを提供することを目的として、対にな ったグループとして配置されている。レベル１ＭＬＡ線を使用して、同じブロッ ク・クラスタ内の別々の論理ブロックにあるブロック・コネクタを接続する。 再び第５Ａ図を参照すると、各論理ブロックについてレベル１ＭＬＡ交換網５ ３３ないし５４０に接続する８本のブロック・コネクタがある。これらの交換網 は、ユーザによるプログラムに従って特定のブロック・コネクタをレベル１ＭＬ Ａ線に接続するように動作する。第５Ｃ図に、交換網５３７を詳細に示す。レベ ル１ＭＬＡルーティング交換網に接続するブロック・コネクタは、８個のドライ バ５７５ないし５８２を有している。この８個のドライバ５７５ないし５８２を 使用して、ブロック・コネクタ５０１、５０２およびレベル１ＭＬＡ線５１７、 ５１８を双方向に駆動する。たとえば、スイッチ５６５をイネーブルすると、ド ライバ５７５によってブロック・コネクタ５０１上の信号が駆動されてレベル１ ＭＬＡ線５１７に送られる。スイッチ５６６をイネーブルすると、ドライバ５７ ６によってレベル１ＭＬＡ線５１７上の信号が駆動されてブロック・コネクタ５ ０１に送られる。スイッチ５６７をイネーブルすると、ドライバ５７７によって ブロック・コネクタ５０１上の信号が駆動されてレベル１ＭＬＡ線５１８に送ら れる。スイッチ５６８をイネーブルすると、ドライバ５７８によってレベル１Ｍ ＬＡ線５１８上の信号が駆動されてブロック・コネクタ５０１に送られる。 同様に、スイッチ５６９をイネーブルすると、ドライバ５７９によってブロッ ク・コネクタ５０２上の信号が駆動されてレベル１ＭＬＡ線５１７に送られる。 スイッチ５７０をイネーブルすると、ドライバ５８０によってレベル１ＭＬＡ線 ５１７上の信号が駆動されてブロック・コネクタ５０２に送られる。スイッチ５ ７１をイネーブルすると、ドライバ５８１によってブロック・コネクタ５０２上 の信号が駆動されてレベル１ＭＬＡ線５１８に送られる。スイッチ５７２をイネ ーブルすると、ドライバ５８２によってレベル１ＭＬＡ線５１８上の信号が駆動 されてブロック・コネクタ５０２に送られる。スイッチ５７３を使用して、１つ のブロック・コネクタ５０１から隣接する論理ブロックに属する隣接するブロッ ク・コネクタ５８４に信号を渡すかどうかを制御する。 同様に、スイッチ５７４を使用して、１つのブロック・コネクタ５０２から隣 接論理ブロックに属する隣接ブロック・コネクタ５８５に信号を渡すかどうかを 制御する。 第６図に、ブロック・クラスタのルーティング網を示す。このブロック・クラ スタは基本的に、レベル１ＭＬＡ交換網５３３ないし５４０によって相互接続す ることができる４つの論理ブロックから成る。３２本のレベル１ＭＬＡルーティ ング網線があるのがわかる。 第７Ａ図に、ブロック・セクタのブロック図を示す。このブロック・セクタは ４つのブロック・クラスタ７０１ないし７０４から成る。前述のように、ブロッ ク・クラスタはブロック・コネクタおよびレベル１ＭＬＡルーティング網線によ って相互接続される。さらに、このブロック・セクタは、６４本のレベル２ＭＬ Ａルーティング網線と６４本のレベル２からレベル１への交換網を備え、レベル １ＭＬＡルーティング網とレベル２ＭＬＡルーティング網とを接続可能にする。 レベル１からレベル２へのＭＬＡルーティング交換網は、第７Ａ図で矩形で図示 されている。さらに、ブロック・セクタ内の４つの論理ブロックのそれぞれに関 連する４８個のレベル２ＭＬＡ転換点がある。したがって、このブロック・セク タには１９２個のレベル２ＭＬＡ転換点があることになる。 第７Ｂ図に、レベル１からレベル２へのＭＬＡルーティング交換網７０５のサ ンプルを示す。スイッチ７１０を使用して、レベル１ＭＬＡ線７０９とレベル２ ＭＬＡ線７０８の間で信号を受け渡しするかどうかを制御する様子がわかる。ス イッチ７１１を使用して、レベル１ＭＬＡ線７０９とレベル２ＭＬＡ線７０７の 間で信号の受け渡しをするかどうかを制御する。スイッチ７１２を使用して、レ ベル１ＭＬＡ線７０６とレベル２ＭＬＡ線７０８の間で信号を受け渡しするかど うかを制御する。スイッチ７１３を使用して、レベル１ＭＬＡ線７０６とレベル ２ＭＬＡ線７０７の間で信号を受け渡しするかどうかを制御する。スイッチ７１ ４を使用して、１本のレベル１ＭＬＡ線７０９から隣接ブロック・クラスタに属 する隣接レベル１ＭＬＡ線７１６に信号を渡すかどうかを制御する。同様に、ス イッチ７１５を使用して、１つのレベル１ＭＬＡ線７０６から隣接ブロック・ク ラスタに属する隣接レベル１ＭＬＡ線７１５に信号を渡すかどうかを制御する。 第８Ａ図にセクタ・クラスタを示す。このセクタ・クラスタは、４つのブロッ ク・セクタ８０１ないし８０４とそれに関連するブロック・コネクタ、レベル１ およびレベル２のＭＬＡルーティング網線および交換網からなる。さらに、１２ ８本のレベル３ＭＬＡルーティング網線があり、同じセクタ・クラスタ８００内 の異なるブロック・セクタ８０１ないし８０４に属するレベル２ＭＬＡ線間を接 続することができる。ブロック・セクタ８０１ないし８０４のそれぞれについて レベル３ＭＬＡ線に関連する９６個のレベル３ＭＬＡ転換点がある（すなわちセ クタ・クラスタには合計３８４個のレベル３ＭＬＡ転換点がある）。さらに、４ つのブロック・セクタ８０１ないし８０４のそれぞれに関連する３２本のレベル ２からレベル３へのＭＬＡルーティング交換網がある。したがって、合計１２８ のレベル３ＭＬＡルーティング交換網があって、様々なレベル２およびレベル３ ＭＬＡ線の間のプログラマブル接続を行うことができる。 第８Ｂ図に、レベル２からレベル３へのＭＬＡルーティング交換網８０５の例 を示す。スイッチ８１０をイネーブルするとレベル２ＭＬＡ線８０８上の信号が レベル３ＭＬＡ線８０６に接続されることがわかる。スイッチ８１０をディスエ ーブルすると、レベル２ＭＬＡ線８０８がレベル３ＭＬＡ線８０６から切断され る。スイッチ８１１をイネーブルすると、レベル２ＭＬＡ線８０８上の信号がレ ベル３ＭＬＡ線８０７に接続される。スイッチ８１１をディスエーブルすると、 レベル２ＭＬＡ線８０８がレベル３ＭＬＡ線８０７から切断される。同様に、ス イッチ８１２をイネーブルするとレベル２ＭＬＡ線８０９上の信号がレベル３Ｍ ＬＡ線８０６に接続される。スイッチ８１２をディスエーブルすると、レベル２ ＭＬＡ線８０９がレベル３ＭＬＡ線８０６から切断される。スイッチ８１３をイ ネーブルすると、レベル２ＭＬＡ線８０９上の信号がレベル３ＭＬＡ線８０７に 接続される。スイッチ８１３をディスエーブルすると、レベル２ＭＬＡ線８０９ がレベル３ＭＬＡ線８０７から切断される。 本発明では、対応するＭＬＡ転換点および交換網を有する追加のレベルのＭＬ Ａルーティング網によって接続された、追加の論理セクタ・クラスタを付加する ことによって、さらに大規模でさらに強力なＦＰＧＡを実現することができる。 本発明の１つの実施形態では、５本のＩマトリクス線（第３Ａ図の３３１ない し３３５）のそれぞれを延長して、２つの異なるクラスタに属する２つの隣接す るＩマトリックス線間を接続可能にすることができる。第３Ｂ図のパスゲート・ スイッチ３３６ないし３４０、３４１ないし３４５、３４６ないし３５０、およ び３５１ないし３５５は、異なる４組のＩマトリックス線延長スイッチの例であ る。これにより、ブロック・コネクタを使用してルーティングしなくても２つの 隣接クラスタ間で信号をルーティングすることができるようにすることによって 柔軟性がさらに増す。 同様に、ブロック・コネクタを延長して、２つの異なる論理ブロックに属する ２つの隣接するブロック・コネクタ間を接続可能にすることができる。第５Ｃ図 のスイッチ５７３は、ブロック・コネクタ５０１をブロック・コネクタ５８４に スイッチ５７３を介して接続するこの種のブロック・コネクタ延長を示している 。これにより、レベル１ＭＬＡ線とそれに関連するＭＬＡ交換網を介してルーテ ィングしなくても２つの隣接論理ブロック間で信号のルーティングができるよう になることによって、柔軟性がさらに増す。この概念はレベル１ＭＬＡ線にも同 様に適用することができる。第７Ｂ図のスイッチ７１４は、スイッチ７１４をイ ネーブルすることによってレベル１ＭＬＡ線７０９が延長されてレベル１ＭＬＡ 線７１６に接続する例を示している。これにより、レベル２ＭＬＡ線とそれに関 連するＭＬＡ交換網を介してルーティングしなくても２つの隣接するブロック・ クラスタ間で信号をルーティングすることができるようになり、柔軟性がさらに 増す。 以上のように、プログラマブル論理回路のための内部接続および相互接続手段 を備えたアーキテクチャを開示する。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年８月１４日 【補正内容】 補正明細書 次に第３Ａ図を参照すると、論理クラスタ１０７が示されている。現在のとこ ろ好ましい実施形態では、論理クラスタ１０７はセル３０１ないし３０４とＤフ リップフロップ３０５、２５個のスイッチ３０６ないし３３０、および５本の内 部接続線３３１ないし３３５から成る。Ｄフリップフロップ３０５とセル３０４ とは、第２ａ図について説明したセル２５０のようなセル３６１を形成する。内 部接続線３３１ないし３３５とスイッチ３０６ないし３３０は、Ｉマトリックス を形成している。Ｉマトリックスは、４個のセル３０１ないし３０４のそれぞれ の出力信号ＸおよびＤフリップ・フロップ３０５の出力信号Ｘを、他の３個のセ ルおよびＤフリップフロップのそれぞれの少なくとも１つの入力と接続できるよ うにする。たとえば、スイッチ３０６および３０７をイネーブルすることによっ て、セル３０１の出力Ｘをセル３０２の入力Ａに接続することができる。同様に 、スイッチ３０６および３１０をイネーブルすることによって、セル３０１の出 力Ｘをセル３０３の入力Ｂと接続することができる。スイッチ３０６および３０ ８をイネーブルすることによって、セル３０１の出力Ｘをセル３０４の入力Ａと 接続することができる。スイッチ３０６および３０９をイネーブルすることによ って、セル３０１の出力ＸをＤフリップフロップ・セル３０５の入力Ｄと接続す ることができる。 同様に、スイッチ３１１および３１２をイネーブルすることによって、セル３ ０２からの出力Ｘをセル３０１の入力Ａと接続することができる。スイッチ３１ １および３１５をイネーブルすることによって、セル３０２からの出力Ｘをセル ３０３の入力Ａと接続することができる。スイッチ３１１および３１３をイネー ブルすることによって、セル３０２からの出力Ｘをセル３０４の入力Ｂと接続す ることができる。スイッチ３１１および３１４をイネーブルすることによって、 セル３０２の出力ＸをＤフリップフロップ・セル３０５の入力Ｄと接続すること ができる。 補正請求の範囲 １．プログラマブル論理回路に信号を入力する入力手段と、 前記入力手段に結合され、各セルが前記信号に対してデジタル関数を実行する ことができる前記複数のセルと、 複数のセルを結合してセルの論理クラスタを形成する第１の組のルーティング 線であって、各論理クラスタの前記各セルの各出力がそのの論理クラスタの他の セルのそれぞれの少なくとも１つの入力とプログラム可能に結合することができ 、前記論理クラスタの前記各セルが第１の組のルーティング線を介して他の論理 クラスタの他の各セルの少なくとも１つの入力にプログラム可能にさらに結合さ れる第１の組のルーティング線と、 複数の論理クラスタを結合してセルの論理クラスタの論理ブロックを形成し、 その論理ブロックのどのセルの各入力および各出力もプログラム可能に結合する ことができる第２の組のルーティング線と、 第１の論理クラスタに関連する前記第１の組のルーティング線のうちの１本の ルーティング線を選択することによって、前記第１の論理クラスタの１つのセル の出力を前記第１の論理クラスタの少なくとも１つのセルの入力に結合する第１ の組のスイッチと、 前記第２の組のルーティング線のうちの１本のルーティング線を前記第２の組 のルーティング線のうちのもう１つのルーティング線に結合することができる、 前記第１の論理ブロックの前記セルの出力または入力を前記関連する第２の組の ルーティング線の前記ルーティング線に結合する第２の組のスイッチと、 前記第１の論理クラスタの前記第１の組のルーティング線のうちの１本のルー ティング線を隣接する前記第２の論理クラスタの前記第１の組のルーティング線 の隣接するルーティング線に結合する第３のスイッチと、 前記第１の論理ブロックの前記第２の組のルーティング線のうちの１つのルー ティング線を前記隣接する第２の論理ブロックの前記第２の組のルーティング線 の隣接するルーティング線に結合する第４の組のスイッチとを備えるプログラマ ブル論理回路。 ２．前記論理クラスタの前記セルの少なくとも１つの出力を、前記論理クラスタ の前記セルの少なくとも１つの入力にプログラム可能に結合きる請求項１に記載 のプログラマブル論理回路。 ３．出力信号または入力信号を伝えるために前記第２の組のルーティング線をプ ログラム可能に選択できる請求項１に記載のプログラマブル論理回路。 ４．前記セルのそれぞれに結合され、前記セルへの入力信号を反転させる複数の 反転ドライバおよび非反転ドライバと、 前記セルへの前記入力信号を前記ドライバを介してルーティングするかどうか を決定する複数のプログラマブル・スイッチとをさらに含む請求項１に記載のプ ログラマブル論理回路。 ５．前記第１の組のスイッチ、前記第２の組のスイッチ、前記第３の組のスイッ チ、前記第４の組のスイッチ、および前記複数のプログラマブル・スイッチがプ ログラマブル・パスゲートから成る請求項４に記載のプログラマブル論理回路。 ６．前記論理クラスタが４個の２入力組合せ論理回路とフリップフロップを含む 請求項５に記載のプログラマブル論理回路。 ７．前記論理ブロックが４個の前記論理クラスタを含み、前記論理クラスタのそ れぞれが少なくとも４個の前記セルから成る請求項６に記載のプログラマブル論 理回路。 ８．追加の組の論理ブロックが追加の組の階層ルーティング網によって相互接続 されている請求項７に記載のプログラマブル論理回路。 ９．前記第１の組のルーティング線と前記第２の組のルーティング線が１ビット 幅の双方向データ・バスから成る請求項８に記載のプログラマブル論理回路。 １０．前記データ・バスを双方向に駆動する複数のドライバをさらに備える請求 項９に記載のプログラマブル論理回路。 １１．前記回路がＳＲＡＭ、ＤＲＡＭ、ヒューズ、アンチヒューズ、強誘電体、 ＥＥＰＲＯＭ、ＥＰＲＯＭ、およびＦＬＡＳＨプロセスのうちの少なくとも１つ によって実施される請求項１０に記載のプログラマブル論理回路。 １２．フィールド・プログラマブル・ゲート・アレイに信号を入力し、前記フィ ールド・プログラマブル・ゲート・アレイから信号を出力する入出力インタフェ ースと、 前記フィールド・プログラマブル・ゲート・アレイに入力された信号にセルが デジタル処理を行う、前記入出力インタフェースに結合された前記セルの複数の 論理クラスタと、 前記複数の論理クラスタのうちの少なくとも２つが同じ論理ブロックに関連づ けられ、複数の前記論理クラスタのセルの入力および出力をもう１つの前記複数 の論理クラスタのセルの入力および出力に結合する複数のブロック・コネクタと 、 前記論理ブロックの前記セルの出力または入力を前記ブロック・コネクタにプ ログラム可能に結合する第１の組のスイッチと、 １つの前記論理ブロックのセルの入力および出力をもう１つの前記論理ブロッ クのセルの入力および出力に結合する複数の第１のレベルのルーティング網線と 、 前記複数の第１のレベルのルーティング網線のルーティング網線をプログラム 可能に結合する第２の組のスイッチと、 前記複数の第１のレベルのルーティング網線の第１のルーティング網線を、前 記複数の第１のレベルのルーティング網線の第２のルーティング網線に結合する 、複数の第２のレベルのルーティング網線と、 前記複数の第２のレベルのルーティング網線のルーティング網線をプログラム 可能に結合する第３の組のスイッチと、 前記複数の第２のレベルのルーティング網線の第２のルーティング網線を、前 記第２のレベルのルーティング網線の第２のルーティング網線に結合する複数の 第３のレベルのルーティング網線と、 前記第３のレベルのルーティング網線のルーティング網線をプログラム可能に 接続する第４の組のスイッチと、 前記複数の第１のレベルのルーティング網線の少なくとも１本のルーティング 網線を前記複数の第２のレベルのルーティング網線の１本のルーティング網線に プログラム可能に結合する第５の組のスイッチと、 前記第２のレベルのルーティング網線の少なくとも１本のルーティング線を前 記複数の第３のレベルのルーティング網線の１本のルーティング網線にプログラ ム可能に結合する第６の組のスイッチとを備える、フィールド・プログラマブル ・ゲート・アレイ。 １３．１つの前記セルの出力を同じ論理クラスタの他のセルの少なくとも１つの 入力に結合する複数の内部接続と、 前記論理クラスタの前記内部接続をプログラム可能に制御する第７の組のスイ ッチとをさらに備える請求項１２に記載のフィールド・プログラマブル・ゲート ・アレイ。 １４．前記セルの入力に結合された複数の反転ドライバおよび非反転ドライバと 、 信号を前記セルに入力される前に前記ドライバを介してプログラム可能にルー ティングする第８の組のスイッチとをさらに備える請求項１３に記載のフィール ド・プログラマブル・ゲート・アレイ。 １５．前記第１、前記第２、前記第３、前記第４、前記第５、前記第６、前記第 ７、および前記第８の組のスイッチが双方向パスゲートから成る請求項１４に記 載のフィールド・プログラマブル・ゲート・アレイ。 １６．前記第１、前記第２、および前記第３のレベルのルーティング網が１ビッ ト幅の双方向データ・バスから成る請求項１５に記載のフィールド・プログラマ ブル・ゲート・アレイ。 １７．ドライバが前記データ・バスを双方向に駆動することができる、前記デー タ・バスを駆動する複数のドライバをさらに備える請求項１６に記載のフィール ド・プログラマブル・ゲート・アレイ。 １８．前記ゲート・アレイがＳＲＡＭ、ＤＲＡＭ、ヒューズ、アンチヒューズ、 強誘電体、ＥＥＰＲＯＭ、ＥＰＲＯＭ、およびＦＬＡＳＨプロセスのうちの少な くとも１つによって実施される請求項１７に記載のフィールド・プログラマブル ・ゲート・アレイ。 １９．前記プログラマブル・ゲート・アレイに信号インタフェースを提供する入 出力と、 前記入出力に結合され、前記フィールド・プログラマブル・ゲート・アレイへ の入力信号をデジタル処理する複数のセルと、 ブロック・コネクタの各組が４×４セル・アレイを含む論理ブロックの結合を 行う、前記複数のセルを結合する複数組のブロック・コネクタと、 前記論理ブロックに関連するブロック・コネクタの各組に対応するブロック・ コネクタをプログラム可能に結合する第１の組のスイッチと、 第１のレベルのルーティング網線の各組が８×８セル・アレイを含むブロック ・クラスタの結合を行う、前記複数組のブロック・コネクタを結合する複数組の 前記第１のレベルのルーティング網と、 前記第１のレベルのルーティング網の各組に対応するルーティング網線をプロ グラム可能に結合する第２の組のスイッチと、 第２のレベルのルーティング網が１６×１６セル・アレイを含むブロック・ク ラスタの接続を行う、前記複数組の前記第１のレベルのルーティング網線を結合 する第２のレベルのルーティング網と、 前記第２のレベルのルーティング網の各組に対応するルーティング網線をプロ グラム可能に結合する第３の組のスイッチと、 前記の組のブロック・コネクタに対応するブロック・コネクタを、前記第１の レベルのルーティング網に対応するルーティング網線にプログラム可能に結合す る第４の組のスイッチと、 前記第１のレベルのルーティング網に対応するルーティング網線を前記第２の レベルのルーティング網に対応するルーティング網線にプログラム可能に結合す る第５の組のスイッチとを備えるフィールド・プログラマブル・ゲート・アレイ 。 ２０．２×２セル・アレイを含む論理クラスタの結合を行う複数の内部接続マト リックス線と、 前記論理クラスタの各セルの各出力が前記論理クラスタの他の各セルの少なく とも１つの入力と出力セルの少なくとも１つの入力とにプログラム可能に接続す ることができる、前記内部接続マトリックス線をプログラム可能に結合する第６ の組のスイッチとをさらに備える請求項１９に記載のフィールド・プログラマブ ル・ゲート・アレイ。 ２１．ドライバが反転または非反転であることができる、信号を前記セルに入力 される前に駆動する複数のドライバと、 どの前記信号を前記ドライバを介してルーティングするかをプログラム可能に 制御する第７の組のスイッチとをさらに備える請求項２０に記載のフィールド・ プログラマブル・ゲート・アレイ。 ２２．第１の組のブロック・コネクタに対応するブロック・コネクタを第２の組 のブロック・コネクタに対応するブロック・コネクタにプログラム可能に結合す る第８の組のスイッチをさらに備える請求項２１に記載のフィールド・プログラ マブル・ゲート・アレイ。 ２３．第１の組の前記第１のレベルのルーティング網に対応するルーティング網 線を、第２の組の前記第１のレベルのルーティング網に対応するルーティング網 線にプログラム可能に結合する第９の組のスイッチをさらに備える請求項２２に 記載のフィールド・プログラマブル・ゲート・アレイ。 ２４．各追加レベルのルーティング網について前記セル・アレイが４倍に増加し 、各追加レベルのルーティング網についてルーティング網線の数が２倍に増加す る、追加のレベルのルーティング網をさらに備える請求項２３に記載のフィール ド・プログラマブル・ゲート・アレイ。 ２５．前記追加レベルのルーティング網線と前記セル・アレイが、部分レベルの ルーティング網線によって大きさを決定することができる請求項２４に記載のフ ィールド・プログラマブル・ゲート・アレイ。 ２６．前記ブロック・コネクタ、前記第１のレベルのルーティング網線、および 前記第２のレベルのルーティング網線が双方向である請求項２４に記載のフィー ルド．プログラマブル・ゲート・アレイ。 ２７．前記第１、前記第２、前記第３、前記第４、前記第５、前記第６、前記第 ７、前記第８、および前記第９の組のスイッチが、プログラマブル双方向パスゲ ートから成る請求項２６に記載のフィールド・プログラマブル・ゲート・アレイ 。 ２８．フィールド・プログラマブル・ゲート・アレイに信号を入力するステップ と、 前記フィールド・プログラマブル・ゲート・アレイに入力された信号のデジタ ル処理を行う複数のセルを結合するステップと、 １組の前記複数のセルを含む論理クラスタを結合する複数の内部接続マトリッ クス線を形成するステップと、 前記内部接続マトリックス線をプログラム可能に制御して、前記論理クラスタ の各セルの各出力を前記論理クラスタの他の各セルの少なくとも１つの入力にプ ログラム可能に結合するステップと、 複数のブロック・コネクタによって１組の前記論理クラスタを含む論理ブロッ クの結合を行うステツプと、 前記論理ブロックに関連するブロック・コネクタの各組に対応するブロック・ コネクタをプログラム可能に接続するステップと、 複数組の前記第１のレベルのルーティング網線によって前記複数組のブロック ・コネクタを結合し、その第１のレベルのルーティング網線の各組がブロック・ クラスタの結合を行うステップと、 前記第１のレベルのルーティング網線の各組に対応するルーティング網線をプ ログラム可能に接続するステップと、 １組の前記ブロック・クラスタを含むセル・アレイを含むブロック・セクタの 結合を行う、前記複数組の前記第１のレベルのルーティング網線を結合する第２ のレベルのルーティング網線を設けるステップと、 前記第２のレベルのルーティング網線の各組に対応するルーティング網線をプ ログラム可能に接続するステップと、 前記の組のブロック・コネクタに対応する前記ブロック・コネクタを、前記第 １のレベルのルーティング網線に対応するルーティング網線にプログラム可能に 接続するステップと、 前記第１のレベルのルーティング網線に対応するルーティング網線を、前記第 ２のレベルのルーティング網線に対応するルーティング網線にプログラム可能に 結合するステップと、 第１の組のブロック・コネクタに対応するブロック・コネクタを第２の組のブ ロック・コネクタに対応するブロック・コネクタにプログラム可能に接続するス テップと、 第１の組の前記第１のレベルのルーティング網線に対応するルーティング網線 を、第２の組の前記第１のレベルのルーティング網線に対応するルーティング網 線にプログラム可能に接続するステップと を含むフィールド・プログラマブル・ゲート・アレイにおいて信号を処理する方 法。 ２９．前記セル・アレイが各追加レベルのルーティング網線ごとに前記セル・ア レイの面積の増大に比例する倍率で増大し、前記ルーティング網線の数が各追加 レベルのルーティング網線ごとに前記セル・アレイの長さの増大に比例する倍率 で増加する追加レベルのルーティング網線を実装するステップと、 前記追加レベルのルーティング網線の各組に対応するルーティング網線をプロ グラム可能に接続し、第１の組の前記追加レベルのルーティング網線に対応する ルーティング網線を、前記追加のレベルのルーティング網線の階層で１レベル下 にある第２の組の前記レベルのルーティング網線に対応するルーティング網線に プログラム可能に接続する追加の組のスイッチを実装するステップとをさらに含 む請求項２８に記載の方法。 ３０．セル・アレイの大きさに応じて、前記追加レベルのルーティング網線およ び前記セル・アレイの大きさを部分レベルのルーティング網線によって決めるこ とができる請求項２９に記載の方法。 ３１．前記ブロック・コネクタ、前記第１のレベルのルーティング網線、前記第 ２のレベルのルーティング網線、および追加レベルのルーティング網線が双方向 である請求項２９に記載の方法。 ３２．前記第１、前記第２、前記第３、前記第４、前記第５、前記第６、前記第 ７、前記第８、および追加の組のスイッチがプログラマブル双方向パスゲートか ら成る請求項２９に記載の方法。 ３３．各追加レベルのルーティング網線ごとに前記セル・アレイの面積の増大に 比例する倍率で新しいセル・アレイが増加し、前記セル・アレイの長さの増大に 比例する倍率で前記ルーティング網線の本数が増加する、追加レベルのルーティ ング網を追加するステップをさらに含む請求項２９に記載の方法。 ３４．電気信号のデジタル処理を行う複数のセルを有するプログラマブル論理回 路において、ユーザによって定義された論理関数に従って前記プログラマブル論 理回路に入力される信号を処理するように前記複数のセルを接続する方法であっ て、 １組の前記セルを結合する第１の組の内部接続線を設けることによって論理ク ラスタを形成するステップであって、その論理クラスタの各前記セルの各出力が 前記論理クラスタの他の各セルの少なくとも１つの入力にプログラム可能に結合 することができ、他の論理クラスタの他のセルの少なくとも１つの入力にプログ ラム可能に結合することによって、前記第１の組の内部接続線がさらに論理クラ スタのセルを相互接続するステップと、 １組の前記論理クラスタを結合する前記第２の組のブロック・コネクタを設け て論理ブロックを形成するステップであって、論理クラスタのすべてのセルの各 入力および各出力を第２の組のブロック・コネクタにプログラム可能に結合する ステップと、 第１の論理クラスタに対応する前記第１の組の内部接続線のうちの１本の前記 内部接続線を選択するステップと、 前記第１の論理クラスタの１つのセルの出力を前記第１の論理クラスタのもう １つのセルの入力に結合するように第１のスイッチを制御するステップと、 第１の論理ブロックの前記セルの１つの入力または出力を前記第２の組のブロ ック・コネクタのブロック・コネクタに結合するように第２のスイッチを制御す るステップと、 前記第１の論理クラスタに対応する前記第１の組の内部接続線の１つの内部接 続線を、隣接する第２の論理クラスタの前記第１の組の内部接続線の隣接する内 部接続線に結合するように第３のスイッチを制御するステップと、 前記第１の論理ブロックに対応する前記第２の組のブロック・コネクタの１つ のブロック・コネクタを、前記隣接する第２の論理ブロックの前記第２の組のブ ロック・コネクタの隣接するブロック・コネクタに結合するように第４のスイッ チを制御するステップとを含む方法。 ３５．１つの前記論理クラスタの１つの前記セルの出力を前記１つの前記論理ク ラスタの１つの前記セルの少なくとも１つの入力に結合するように第５のスイッ チを制御するステップをさらに含む、請求項３４に記載の方法。 ３６．前記第２の組のブロック・コネクタが入力信号または出力信号を伝えるか どうかを選択するステップをさらに含む請求項３４に記載の方法。 ３７．第１の組のルーティング線のルーティング線数が論理クラスタのセル数よ りも多い請求項１に記載のプログラマブル論理回路。 ３８．プログラマブル論理回路に信号を入力する入力手段と、 前記入力手段に結合され、各セルが前記信号に対してデジタル関数を実行する ことができる前記複数のセルと、 複数のセルを結合してセルの前記論理クラスタを形成するものであって、ルー ティング線数がセル数よりも多く、各論理クラスタの各前記セルの各出力が論理 クラスタの他の各セルの複数の入力に結合される第１の組のルーティング線と、 複数の論理クラスタを結合してセルの論理クラスタの論理ブロックを形成する ものであって、その論理ブロックのどのセルの各入力および各出力も第２の組の ルーティング線にプログラム可能に結合することができる前記第２の組のルーテ ィング線と を備えるプログラマブル論理回路。 ３９．前記論理クラスタの前記セルの少なくとも１つの出力を、前記論理クラス タの前記セルの少なくとも１つの入力にプログラム可能に結合することができる 請求項３８に記載のプログラマブル論理回路。 ４０．出力信号または入力信号を伝えるために前記第２の組のルーティング線を プログラム可能に選択することができる請求項３８に記載のプログラマブル論理 回路。 ４１．プログラマブル・ゲート・アレイに信号を入力し、プログラマブル・ゲー ト・アレイから信号を出力する入出力インタフェースと、 フィールド・プログラマブル・ゲート・アレイに入力された信号に対してデジ タル処理を行うセルのアレイを含む複数のブロックと、 複数の第１のレベルのルーティング網線と、 各ブロックのセルの入力および出力を第１のレベルのルーティング網線に結合 する複数のブロック・コネクタと、 各ブロックのセルの出力および入力とブロック・コネクタとの間に結合されて 、前記論理ブロックの前記セルの出力または入力を前記ブロック・コネクタにプ ログラム可能に結合する第１の組のスイッチと、 第１のレベルのルーティング網線をブロック・コネクタにプログラム可能に結 合する第２の組のスイッチと、 第１のレベルのルーティング網線をプログラム可能に結合する第３の組のスイ ッチと、 より高いレベルの各ルーティング網線がいくつかの線を含み、その線が長さを 有し、より高いレベルの各ルーティング網線がより高いレベルのグループのセル ・アレイを結合し、より高いレベルのグループのセル・アレイの数が前のより低 いレベルのグループのセル・アレイの数から第１の倍率だけ増加し、より高いレ ベルのルーティング網線の線の長さがより高いレベルのグループによって規定さ れる面積にわたるように延長され、より高いレベルのルーティング網線の線数が 前のより低いレベルのルーティング網線の線数から第２の倍率だけ比例して増加 する、複数のより高いレベルのルーティング網線と、 より高いレベルの各ルーティング網線に対して第１の組のスイッチと第２の組 のスイッチを含み、前記第１の組のスイッチがより高いレベルのルーティング網 線の少なくとも１本の線をより高いレベルのルーティング網線の少なくとも１本 の他の線にプログラム可能に結合し、第２の組のスイッチがより高いレベルのル ーティング網線の少なくとも１本を前のより低いレベルのルーティング網線の少 なくとも１本の線にプログラム可能に結合する、複数のより高いレベルのスイッ チとを備え、 より高いレベルの各ルーティング網線によって、ルーティング線の長さが長く なるが、単位面積当たりの線数が減少するフィールド・プログラマブル・ゲート ・アレイ。 ４２．第１の倍率が２であり、第２の倍率が２である請求項４１に記載のフィー ルド・プログラマブル・ゲート・アレイ。 ４３．第１の倍率が２であり、第２の倍率が１から２までの範囲の値である請求 項４１に記載のフィールド・プログラマブル・ゲート・アレイ。 ４４．前記プログラマブル論理回路に信号を入力する入力手段と、 各セルが前記信号に対してデジタル関数を実行することができる、前記入力手 段に結合された複数のセルと、 複数のセルを結合してセルの論理クラスタを形成し、各論理クラスタの各前記 セルの各出力が前記論理クラスタの他の各セルの少なくとも１つの入力にプログ ラム可能に接続することができ、前記論理クラスタの各前記セルが第１の組のル ーティング線を介して他のセル論理クラスタの他の各セルの少なくとも１つの入 力にプログラム可能にさらに結合される第１の組のルーティング線と、 前記論理ブロックのすべてのセルの各入力および各出力が前記第２の組のルー ティング線にプログラム可能に接続することができる、複数の論理クラスタを形 成してセルの論理クラスタの論理ブロックを形成する第２の組のルーティング線 と、 大域ルーティング線の各組が複数の論理ブロックにわたり、より高いレベルの 大域ルーティング線の各組が、第２の組のルーティング線を介して第２の組のル ーティング線、前記第１の組のルーティング線、およびセルにプログラム可能に 結合することができる、複数のより高いレベルの大域ルーティング線と を備えるプログラマブル論理回路。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＫ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ， ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，Ｓ Ｅ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．プログラマブル論理回路に信号を入力する入力手段と、 前記入力手段に結合され、各セルが前記信号に対してデジタル関数を実行する ことができる前記複数のセルと、 論理クラスタの各前記セルの各出力が前記論理クラスタの他の各セルの少なく とも１つの入力とプログラム可能に結合することができる、複数の前記セルを結 合してセルの前記論理クラスタを形成する第１の組のルーティング線と、 論理ブロックのどのセルの各入力および各出力も第２の組のルーティング線に プログラム可能に結合することができる、複数の論理クラスタを結合してセルの 論理クラスタの前記論理ブロックを形成する前記第２の組のルーティング線とを 備えるプログラマブル論理回路。 ２．前記論理クラスタの前記セルの少なくとも１つの出力を、前記論理クラスタ の前記セルの少なくとも１つの入力にプログラム可能に結合することができる請 求項１に記載のプログラマブル論理回路。 ３．出力信号または入力信号を伝えるために前記第２の組のルーティング線をプ ログラム可能に選択することができる請求項１に記載のプログラマブル論理回路 。 ４．第１の論理クラスタに関連する前記第１の組のルーティング線のうちの１本 のルーティング線を選択することによって、前記第１の論理クラスタの１つのセ ルの出力を前記第１の論理クラスタの少なくとも１つのセルの入力に結合する第 １の組のスイッチと、 第２の組のスイッチを使用して前記第２の組のルーティング線のうちの１本の ルーティング線を前記第２の組のルーティング線のうちのもう１つのルーティン グ線に結合することができる、前記第１の論理ブロックの前記セルの出力または 入力を前記関連する第２の組のルーティング線の前記ルーティング線に結合する 第２の組のスイッチと、 前記第１の論理クラスタと第２の論理クラスタが同じ論理ブロックに属し、前 記関連する第１の論理クラスタの前記第１の組のルーティング線のうちの１本の ルーティング線を隣接する前記第２の論理クラスタの前記第１の組のルーティン グ線の隣接するルーティング線に結合する第３のスイッチと、 前記関連する第１の論理ブロックの前記第２の組のルーティング線のうちの１ つのルーティング線を前記隣接する第２の論理ブロックの前記第２の組のルーテ ィング線の隣接するルーティング線に結合する第４の組のスイッチとをさらに備 える、請求項１に記載のプログラマブル論理回路。 ５．前記セルのそれぞれに結合され、前記セルへの入力信号を反転させる複数の 反転ドライバおよび非反転ドライバと、 前記セルへの前記入力信号を前記ドライバを介してルーティングするかどうか を決定する複数のプログラマブル・スイッチとをさらに含む請求項４に記載のプ ログラマブル論理回路。 ６．前記第１の組のスイッチ、前記第２の組のスイッチ、前記第３の組のスイッ チ、前記第４の組のスイッチ、および前記複数のプログラマブル・スイッチがプ ログラマブル・パスゲートから成る請求項５に記載のプログラマブル論理回路。 ７．前記論理クラスタの前記セルが４個の２入力組合せ論理回路とフリップフロ ップを含む請求項６に記載のプログラマブル論理回路。 ８．前記論理ブロックが４個の前記論理クラスタを含み、前記論理クラスタのそ れぞれが少なくとも４個の前記セルから成る請求項７に記載のプログラマブル論 理回路。 ９．追加の組の論理ブロックが追加の組の階層ルーティング網によって相互接続 される請求項８に記載のプログラマブル論理回路。 １０．前記第１の組のルーティング線と前記第２の組のルーティング線が１ビッ ト幅の双方向データ・バスから成る請求項９に記載のプログラマブル論理回路。 １１．前記データ・バスを双方向に駆動する複数のドライバをさらに備える請求 項１０に記載のプログラマブル論理回路。 １２．前記回路がＳＲＡＭ、ＤＲＡＭ、ヒューズ、アンチヒューズ、強誘電体、 ＥＥＰＲＯＭ、ＥＰＲＯＭ、およびＦＬＡＳＨプロセスのうちの少なくとも１つ によって実行される請求項１１に記載のプログラマブル論理回路。 １３．フィールド・プログラマブル・ゲート・アレイに信号を入力し、前記フィ ールド・プログラマブル・ゲート・アレイから信号を出力する、入出力インタフ ェースと、 前記フィールド・プログラマブル・ゲート・アレイに入力された信号にセルが デジタル処理を行う、前記入出力インタフェースに結合された前記セルの複数の 論理クラスタと、 前記論理クラスタのうちの少なくとも２つが同じ論理ブロックに関連づけられ 、１つの前記論理クラスタのセルの入力および出力をもう１つの前記論理クラス タのセルの入力および出力に結合する複数のブロック・コネクタと、 前記論理ブロックの前記セルの出力または入力を前記ブロック・コネクタにプ ログラム可能に結合する第１の組のスイッチと、 １つの前記論理ブロックのセルの入力および出力をもう１つの前記論理ブロッ クのセルの入力および出力に結合する複数の第１のレベルのルーティング網線と 、 前記第１のレベルのルーティング網線のルーティング線をプログラム可能に結 合する第２の組のスイッチと、 前記複数の第１のレベルのルーティング網線のうちの１本の第１のルーティン グ網線を、前記複数の第１のレベルのルーティング網線のうちの１本の第２のル ーティング網線に結合する、複数の第２のレベルのルーティング網線と、 前記第２のレベルのルーティング網線のルーティング線をプログラム可能に結 合する第３の組のスイッチと、 前記複数の第２のレベルのルーティング網線のうちの１本の第２のルーティン グ網線を、前記第２のレベルのルーティング網線のうちの１本の第２のルーティ ング網線に接続する、複数の第３のレベルのルーティング網線と、 前記第３のレベルのルーティング網線のルーティング線をプログラム可能に接 続する第４の組のスイッチと、 前記第１のレベルのルーティング網線の少なくとも１本のルーティング線を前 記第２のレベルのルーティング網線の１本のルーティング線にプログラム可能に 結合する第５の組のスイッチと、 前記第２のレベルのルーティング網線の少なくとも１本のルーティング線を前 記第３のレベルのルーティング網線の１本のルーティング線にプログラム可能に 結合する第６の組のスイッチとを備えるフィールド・プログラマブル・ゲート・ アレイ。 １４．１つの前記セルの出力を同じ論理クラスタの他のセルの少なくとも１つの 入力に結合する複数の内部接続と、 前記論理クラスタの前記内部接続をプログラム可能に制御する第７の組のスイ ッチとをさらに備える請求項１３に記載のフィールド・プログラマブル・ゲート ・アレイ。 １５．前記セルの入力に結合された複数の反転ドライバおよび非反転ドライバと 、 信号を前記セルに入力される前に前記ドライバを介してプログラム可能にルー ティングする第８の組のスイッチとをさらに備える請求項１４に記載のフィール ド・プログラマブル・ゲート・アレイ。 １６．前記第１、前記第２、前記第３、前記第４、前記第５、前記第６、前記第 ７、および前記第８の組のスイッチが双方向パスゲートから成る請求項１５に記 載のフィールド・プログラマブル・ゲート・アレイ。 １７．前記第１、前記第２、および前記第３のレベルのルーティング網が１ビッ ト幅の双方向データ・バスから成る請求項１６に記載のフィールド・プログラマ ブル・ゲート・アレイ。 １８．ドライバが前記データ・バスを双方向に駆動することができる、前記デー タ・バスを駆動する複数のドライバをさらに備える請求項１７に記載のフィール ド・プログラマブル・ゲート・アレイ。 １９．前記ゲート・アレイがＳＲＡＭ、ＤＲＡＭ、ヒューズ、アンチヒューズ、 強誘電体、ＥＥＰＲＯＭ、ＥＰＲＯＭ、およびＦＬＡＳＨプロセスのうちの少な くとも１つによって実装される請求項１８に記載のフィールド・プログラマブル ・ゲート・アレイ。 ２０．前記プログラマブル・ゲート・アレイに信号インタフェースを提供する入 出力と、 前記入出力に結合され、前記フィールド・プログラマブル・ゲート・アレイへ の入力信号をデジタル処理する複数のセルと、 ブロック・コネクタの各組が４×４セル・アレイを含む論理ブロックの結合を 行う、前記複数のセルを結合する複数組のブロック・コネクタと、 前記論理ブロックに関連するブロック・コネクタの各組に対応するブロック・ コネクタをプログラム可能に結合する第１の組のスイッチと、 第１のレベルのルーティング網線の各組が８×８セル・アレイを含むブロック ・クラスタの結合を行う、前記複数組のブロック・コネクタを結合する複数組の 前記第１のレベルのルーティング網と、 前記第１のレベルのルーティング網の各組に対応するルーティング網線をプロ グラム可能に結合する第２の組のスイッチと、 第２のレベルのルーティング網が１６×１６セル・アレイを含むブロック・ク ラスタの接続を行う、前記複数組の前記第１のレベルのルーティング網を結合す る第２のレベルのルーティング網と、 前記第２のレベルのルーティング網の各組に対応するルーティング網線をプロ グラム可能に結合する第３の組のスイッチと、 前記の組のブロック・コネクタに対応するブロック・コネクタを、前記第１の レベルのルーティング網に対応するルーティング網線にプログラム可能に結合す る、第４の組のスイッチと、 前記第１のレベルのルーティング網に対応するルーティング網線を前記第２の レベルのルーティング網に対応するルーティング網線にプログラム可能に結合す る、第５の組のスイッチとを備える、フィールド・プログラマブル・ゲート・ア レイ。 ２１．２×２セル・アレイを含む論理クラスタの結合を行う複数の内部接続マト リックス線と、 前記論理クラスタの各セルの各出力が前記論理クラスタの他の各セルの少なく とも１つの入力と出力セルの少なくとも１つの入力とにプログラム可能に接続す ることができる、前記内部接続マトリックス線をプログラム可能に結合する第６ の組のスイッチとをさらに備える請求項２０に記載のフィールド・プログラマブ ル・ゲート・アレイ。 ２２．ドライバが反転または非反転であることができる、信号を前記セルに入力 される前に駆動する複数のドライバと、 どの前記信号を前記ドライバを介してルーティングするかをプログラム可能に 制御する第７の組のスイッチとをさらに備える請求項２１に記載のフィールド・ プログラマブル・ゲート・アレイ。 ２３．第１の組のブロック・コネクタに対応するブロック・コネクタを第２の組 のブロック・コネクタに対応するブロック・コネクタにプログラム可能に結合す る第８の組のスイッチをさらに備える請求項２２に記載のフィールド・プログラ マブル・ゲート・アレイ。 ２４．第１の組の前記第１のレベルのルーティング網に対応するルーティング網 線を、第２の組の前記第１のレベルのルーティング網に対応するルーティング網 線にプログラム可能に結合する第９の組のスイッチをさらに備える請求項２３に 記載のフィールド・プログラマブル・ゲート・アレイ。 ２５．各追加レベルのルーティング網について前記セル・アレイが４倍に増加し 、各追加レベルのルーティング網についてルーティング網線の数が２倍に増加す る、追加のレベルのルーティング網をさらに備える請求項２４に記載のフィール ド・プログラマブル・ゲート・アレイ。 ２６．前記追加レベルのルーティング網線と前記セル・アレイが、部分レベルの ルーティング網線によって大きさを決定することができる請求項２５に記載のフ ィールド・プログラマブル・ゲート・アレイ。 ２７．前記ブロック・コネクタ、前記第１のレベルのルーティング網線、および 前記第２のレベルのルーティング網線が双方向である請求項２５に記載のフィー ルド・プログラマブル・ゲート・アレイ。 ２８．前記第１、前記第２、前記第３、前記第４、前記第５、前記第６、前記第 ７、前記第８、および前記第９の組のスイッチが、プログラマブル双方向パスゲ ートから成る請求項２７に記載のフィールド・プログラマブル・ゲート・アレイ 。 ２９．フィールド・プログラマブル・ゲート・アレイに信号を入力するステップ と、 前記フィールド・プログラマブル・ゲート・アレイに入力された信号のデジタ ル処理を行う複数のセルを結合するステップと、 １組の前記複数のセルを含む論理クラスタを結合する複数の内部接続マトリッ クス線を設けるステップと、 前記論理クラスタの各セルの各出力を、前記論理クラスタの他の各セルの少な くとも１つの入力にプログラム可能に結合することができる、前記内部接続マト リックス線をプログラム可能に制御するステップと、 複数のブロック・コネクタによって１組の前記論理クラスタを含む論理ブロッ クの結合を行うステップと、 前記論理ブロックに関連するブロック・コネクタの各組に対応するブロック・ コネクタをプログラム可能に接続するステップと、 第１のレベルのルーティング網線の各組がブロック・クラスタの結合を行う、 複数組の前記第１のレベルのルーティング網線によって前記複数組のブロック・ コネクタを結合するステップと、 前記第１のレベルのルーティング網線の各組に対応するルーティング網線をプ ログラム可能に接続するステップと、 第２のレベルのルーティング網線が１組の前記ブロック・クラスタを含むセル ・アレイを含むブロック・セクタの結合を行う、前記複数組の前記第１のレベル のルーティング網線を結合する前記第２のレベルのルーティング網線を設けるス テップと、 前記第２のレベルのルーティング網線の各組に対応するルーティング網線をプ ログラム可能に接続するステップと、 前記の組のブロック・コネクタに対応する前記ブロック・コネクタを、前記第 １のレベルのルーティング網線に対応するルーティング網線にプログラム可能に 接続するステップと、 前記第１のレベルのルーティング網線に対応するルーティング網線を、前記第 ２のレベルのルーティング網線に対応するルーティング網線にプログラム可能に 結合するステップと、 第１の組のブロック・コネクタに対応するブロック・コネクタを第２の組のブ ロック・コネクタに対応するブロック・コネクタにプログラム可能に接続するス テップと、 第１の組の前記第１のレベルのルーティング網線に対応するルーティング網線 を、第２の組の前記第１のレベルのルーティング網線に対応するルーティング網 線にプログラム可能に接続するステップとを含む、フィールド・プログラマブル ・ゲート・アレイにおいて信号を処理する方法。 ３０．前記セル・アレイが各追加レベルのルーティング網線ごとに前記セル・ア レイの面積の増大に比例する倍率で増大し、前記ルーティング網線の数が各追加 レベルのルーティング網線ごとに前記セル・アレイの長さの増大に比例する倍率 で増加する追加レベルのルーティング網線を実装するステップと、 前記追加レベルのルーティング網線の各組に対応するルーティング網線をプロ グラム可能に接続し、第１の組の前記追加レベルのルーティング網線に対応する ルーティング網線を、前記追加のレベルのルーティング網線の階層で１レベル下 にある第２の組の前記レベルのルーティング網線に対応するルーティング網線に プログラム可能に接続する、追加の組のスイッチを実装するステップとをさらに 含む請求項２７に記載の方法。 ３１．セル・アレイの大きさに応じて、前記追加レベルのルーティング網線およ び前記セル・アレイの大きさを部分レベルのルーティング網線によって決めるこ とができる請求項３０に記載の方法。 ３２．前記ブロック・コネクタ、前記第１のレベルのルーティング網線、前記第 ２のレベルのルーティング網線、および追加レベルのルーティング網線が双方向 である請求項３０に記載の方法。 ３３．前記第１、前記第２、前記第３、前記第４、前記第５、前記第６、前記第 ７、前記第８、および追加の組のスイッチがプログラマブル双方向パスゲートか ら成る請求項３０に記載の方法。 ３４．各追加レベルのルーティング網線ごとに前記セル・アレイの面積の増大に 比例する倍率で新しいセル・アレイが増加し、前記セル・アレイの長さの増大に 比例する倍率で前記ルーティング網線の本数が増加する、追加レベルのルーティ ング網を追加するステップをさらに含む請求項３０に記載の方法。 ３５．電気信号のデジタル処理を行う複数のセルを有するプログラマブル論理回 路において、ユーザによって定義された論理関数に従って前記プログラマブル論 理回路に入力される信号を処理するように前記複数のセルを接続する方法であっ て、 論理クラスタの各前記セルの各出力が前記論理クラスタの他の各セルの少なく とも１つの入力にプログラム可能に結合することができる、１組の前記セルを結 合する第１の組の内部接続線を設けることによって前記論理クラスタを形成する ステップと、 論理クラスタのすべてのセルの各入力および各出力を第２の組のブロック・コ ネクタにプログラム可能に結合することができる、１組の前記論理クラスタを結 合する前記第２の組のブロック・コネクタを設けることによって論理ブロックを 形成するステップと、 第１の論理クラスタに対応する前記第１の組の内部接続線のうちの１本の前記 内部接続線を選択するステップと、 前記第１の論理クラスタの１つのセルの出力を前記第１の論理クラスタのもう １つのセルの入力に結合するように第１のスイッチを制御するステップと、 前記第１の論理ブロックの前記セルの１つの入力または出力を前記第２の組の ブロック・コネクタのブロック・コネクタに結合するように第２のスイッチを制 御するステップと、 前記第１の論理クラスタに対応する前記第１の組の内部接続線の１つの内部接 続線を、隣接する第２の論理クラスタの前記第１の組の内部接続線の隣接する内 部接続線に結合するように第３のスイッチを制御するステップと、 前記第１の論理ブロックに対応する前記第２の組のブロック・コネクタの１つ のブロック・コネクタを、前記隣接する第２の論理ブロックの前記第２の組のブ ロック・コネクタの隣接するブロック・コネクタに結合するように第４のスイッ チを制御するステップとを含む方法。 ３６．１つの前記論理クラスタの１つの前記セルの出力を前記１つの前記論理ク ラスタの１つの前記セルの少なくとも１つの入力に結合するように第５のスイッ チを制御するステップをさらに含む、請求項３５に記載の方法。 ３７．前記第２の組のブロック・コネクタが入力信号または出力信号を伝えるか どうかを選択するステップをさらに含む、請求項３５に記載の方法。