JPH0950265A - カラー表示装置の駆動回路 - Google Patents
カラー表示装置の駆動回路Info
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Abstract
(57)【要約】
【課題】 アクティブマトリクス液晶表示装置のような
複数の画素を複数のデータ信号線と複数の走査信号線で
マトリクス配線したカラー表示装置に、映像信号をフリ
ッカがなく高解像度で表示できるようにする。 【解決手段】 カラー表示装置の駆動回路が、３本の入
力線から入力された１行分の３原色映像信号を所定の期
間ｔでサンプリングしメモリに書き込む入力手段と、あ
るｔ／２期間に前記３原色映像信号を前記メモリから読
み出して３本の出力線に出力し、さらに前記あるｔ／２
期間と別のｔ／２期間に前記３原色映像信号を前記メモ
リから読み出して前記３本の出力線に出力することがで
きる出力手段と、を有する。
複数の画素を複数のデータ信号線と複数の走査信号線で
マトリクス配線したカラー表示装置に、映像信号をフリ
ッカがなく高解像度で表示できるようにする。 【解決手段】 カラー表示装置の駆動回路が、３本の入
力線から入力された１行分の３原色映像信号を所定の期
間ｔでサンプリングしメモリに書き込む入力手段と、あ
るｔ／２期間に前記３原色映像信号を前記メモリから読
み出して３本の出力線に出力し、さらに前記あるｔ／２
期間と別のｔ／２期間に前記３原色映像信号を前記メモ
リから読み出して前記３本の出力線に出力することがで
きる出力手段と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、テレビ映像やコン
ピュータ映像の表示に用いる表示装置の駆動回路に関
し、特にカラー液晶表示装置の駆動回路に関する。
ピュータ映像の表示に用いる表示装置の駆動回路に関
し、特にカラー液晶表示装置の駆動回路に関する。
【０００２】
【従来の技術】図７に、従来より用いられている液晶表
示装置のシステム構成図を示す。図中、１はテレビジョ
ン信号等の信号入力端子、２はＲＧＢ色信号に変換する
デコーダ、４は信号を所定の期間毎に順次正転反転に切
り換えて液晶駆動用の信号とする反転制御及び信号増幅
部、５は反転制御及び液晶パネル駆動用のパルスを形成
するロジック部である。６は液晶パネルを示し、このう
ち７は水平方向の走査手段としての水平シフトレジスタ
（ＨＳＲ）、８は垂直方向の走査手段としての垂直シフ
トレジスタ（ＶＳＲ）、９は画素部である。
示装置のシステム構成図を示す。図中、１はテレビジョ
ン信号等の信号入力端子、２はＲＧＢ色信号に変換する
デコーダ、４は信号を所定の期間毎に順次正転反転に切
り換えて液晶駆動用の信号とする反転制御及び信号増幅
部、５は反転制御及び液晶パネル駆動用のパルスを形成
するロジック部である。６は液晶パネルを示し、このう
ち７は水平方向の走査手段としての水平シフトレジスタ
（ＨＳＲ）、８は垂直方向の走査手段としての垂直シフ
トレジスタ（ＶＳＲ）、９は画素部である。
【０００３】図２に上記液晶パネルの表示部の回路構成
を示す。図中７はＨＳＲ、８はＶＳＲ、９は画素部を示
す。１０は薄膜トランジスタ、１１は液晶、１２は保持
容量、１３は対向電極、１４はＶｉｄｅｏ線、１５はデ
ータ信号線、１６は走査信号線、１７は信号線選択スイ
ッチを示す。７１はＨＳＲのスタートパルス（ＨＳ
Ｔ）、７２−１，７２−２はＨＳＲの二相クロックパル
ス（Ｈ１，Ｈ２）、８１はＶＳＲのスタートパルス（Ｖ
ＳＴ）、８２−１，８２−２はＶＳＲのクロックパルス
（Ｖ１，Ｖ２）である。
を示す。図中７はＨＳＲ、８はＶＳＲ、９は画素部を示
す。１０は薄膜トランジスタ、１１は液晶、１２は保持
容量、１３は対向電極、１４はＶｉｄｅｏ線、１５はデ
ータ信号線、１６は走査信号線、１７は信号線選択スイ
ッチを示す。７１はＨＳＲのスタートパルス（ＨＳ
Ｔ）、７２−１，７２−２はＨＳＲの二相クロックパル
ス（Ｈ１，Ｈ２）、８１はＶＳＲのスタートパルス（Ｖ
ＳＴ）、８２−１，８２−２はＶＳＲのクロックパルス
（Ｖ１，Ｖ２）である。
【０００４】図４に、上記液晶表示装置が表示すべきイ
ンターレース信号の走査線を説明する模式図を示す。図
中Ｏn は奇数フィールドのｎ番目の行を示し、Ｅn は偶
数フィールドのｎ番目の行を示す。インターレース走査
においては、奇数フィールドにおいて波線に示すように
１行毎に飛び越し走査後、偶数フィールドにおいてその
間を埋める形で実線を走査し、３０Ｈｚで１枚の映像
（１フレーム）を完成させる。
ンターレース信号の走査線を説明する模式図を示す。図
中Ｏn は奇数フィールドのｎ番目の行を示し、Ｅn は偶
数フィールドのｎ番目の行を示す。インターレース走査
においては、奇数フィールドにおいて波線に示すように
１行毎に飛び越し走査後、偶数フィールドにおいてその
間を埋める形で実線を走査し、３０Ｈｚで１枚の映像
（１フレーム）を完成させる。
【０００５】ＮＴＳＣ方式の映像信号の場合、奇数フィ
ールドと偶数フィールドを識別するために、垂直帰線期
間を使う。垂直帰線期間での奇数フィールドと偶数フィ
ールドの違いを説明するために、図２１のＮＴＳＣ方式
における垂直帰線期間のタイムチャートを使って説明す
る。図中Ｔ１は垂直帰線期間、Ｔ２は垂直同期パルス期
間、Ｔ３は等化パルス期間を含む９水平走査期間を示し
ている。また、１Ｈは１水平走査期間であり、Ａ１、Ａ
２は各フィールドの開始位置であり、Ｔ４は有効信号期
間である。
ールドと偶数フィールドを識別するために、垂直帰線期
間を使う。垂直帰線期間での奇数フィールドと偶数フィ
ールドの違いを説明するために、図２１のＮＴＳＣ方式
における垂直帰線期間のタイムチャートを使って説明す
る。図中Ｔ１は垂直帰線期間、Ｔ２は垂直同期パルス期
間、Ｔ３は等化パルス期間を含む９水平走査期間を示し
ている。また、１Ｈは１水平走査期間であり、Ａ１、Ａ
２は各フィールドの開始位置であり、Ｔ４は有効信号期
間である。
【０００６】ここで図２１（ａ）のように、１水平走査
期間（１Ｈ）の始（終）点と垂直同期パルス期間Ｔ２の
終点Ｂ１が一致しているフィールドが奇数フィールド
（ＯＤＤ−Ｆｉｅｌｄ）、図２１（ｂ）のように、１水
平走査期間（１Ｈ）の１／２期間で垂直同期パルス期間
の終点Ｂ２が一致しているフィールドが偶数フィールド
（ＥＶＥＮ−Ｆｉｅｌｄ）である。このときＯ1、Ｏ2、
Ｏ3…Ｏnは奇数フィールドの１、２、３…ｎ行目であ
り、Ｅ1、Ｅ2、Ｅ3…Ｅnは偶数フィールドの１、２、３
…ｎ行目である。
期間（１Ｈ）の始（終）点と垂直同期パルス期間Ｔ２の
終点Ｂ１が一致しているフィールドが奇数フィールド
（ＯＤＤ−Ｆｉｅｌｄ）、図２１（ｂ）のように、１水
平走査期間（１Ｈ）の１／２期間で垂直同期パルス期間
の終点Ｂ２が一致しているフィールドが偶数フィールド
（ＥＶＥＮ−Ｆｉｅｌｄ）である。このときＯ1、Ｏ2、
Ｏ3…Ｏnは奇数フィールドの１、２、３…ｎ行目であ
り、Ｅ1、Ｅ2、Ｅ3…Ｅnは偶数フィールドの１、２、３
…ｎ行目である。
【０００７】一般に、ＴＮ型やＳＴＮ型の液晶は応答速
度が数〜数十ｍｓと言われている。従って、このインタ
ーレース走査をＣＲＴ同様に液晶表示装置で行なうと、
速い画面の動きに追従できず、動解像度が低下する。一
方、インターレース走査を行なうと、同じ画素への信号
の書き込みサイクルは３０Ｈｚ、また液晶が焼き付かな
いように行なっている信号極性の反転を考慮すると同じ
極性の液晶信号書き込みサイクルは１５Ｈｚとなる。画
素部の保持電位の低下や、共通電極に対する信号の非対
称性がこの周期での画面の輝度変化を起こし、人間の目
が３０Ｈｚ以下のちらつきに対して敏感なことから、フ
リッカが生じ、画質の低下を招く。
度が数〜数十ｍｓと言われている。従って、このインタ
ーレース走査をＣＲＴ同様に液晶表示装置で行なうと、
速い画面の動きに追従できず、動解像度が低下する。一
方、インターレース走査を行なうと、同じ画素への信号
の書き込みサイクルは３０Ｈｚ、また液晶が焼き付かな
いように行なっている信号極性の反転を考慮すると同じ
極性の液晶信号書き込みサイクルは１５Ｈｚとなる。画
素部の保持電位の低下や、共通電極に対する信号の非対
称性がこの周期での画面の輝度変化を起こし、人間の目
が３０Ｈｚ以下のちらつきに対して敏感なことから、フ
リッカが生じ、画質の低下を招く。
【０００８】こうしたインターレース走査における問題
点に対して、走査信号線数を半分とした液晶パネルの同
一の行に偶数フィールドで偶数フィールドのｎ番目の信
号Ｅnを、奇数フィールドで奇数フィールドのｎ番目の
信号Ｏnを書き込む方法が知られている。表１に、この
時に液晶パネル上に、フィールド毎に各行に書き込まれ
る信号を示す。ここで、Ｏn （ｍ）はｍフレーム目のイ
ンターレース信号の奇数フィールドのｎ番目の信号をパ
ネルの画素配列に合わせたタイミングでサンプリングし
たデータである。この場合、同じ画素への信号書き込み
サイクルは６０Ｈｚとなり、人間の目が画面の輝度変化
に追従できず、フリッカとしての画質低下が生じない。
また、画面全体が６０Ｈｚで書き換えられるため、速い
画面変化にも追従できる。
点に対して、走査信号線数を半分とした液晶パネルの同
一の行に偶数フィールドで偶数フィールドのｎ番目の信
号Ｅnを、奇数フィールドで奇数フィールドのｎ番目の
信号Ｏnを書き込む方法が知られている。表１に、この
時に液晶パネル上に、フィールド毎に各行に書き込まれ
る信号を示す。ここで、Ｏn （ｍ）はｍフレーム目のイ
ンターレース信号の奇数フィールドのｎ番目の信号をパ
ネルの画素配列に合わせたタイミングでサンプリングし
たデータである。この場合、同じ画素への信号書き込み
サイクルは６０Ｈｚとなり、人間の目が画面の輝度変化
に追従できず、フリッカとしての画質低下が生じない。
また、画面全体が６０Ｈｚで書き換えられるため、速い
画面変化にも追従できる。
【０００９】
【表１】
【００１０】また、別の方法として、フレームメモリを
用いて、インターレースされた偶数フィールドの信号と
奇数フィールドの信号をメモリ上で１枚の画像に合成
し、線順次走査信号に変換し、６０Ｈｚで表示する方法
も知られている。この場合、同じ映像信号が２フィール
ド連続表示される。表２にこの時液晶パネル上に、フィ
ールド毎に各行へ書き込まれる信号を示す。ここでＯn
（ｍ）はｍフレーム目のインターレース信号の奇数フィ
ールドのｎ番目の信号をパネルの画素配列に合わせたタ
イミングでサンプリングしたデータである。
用いて、インターレースされた偶数フィールドの信号と
奇数フィールドの信号をメモリ上で１枚の画像に合成
し、線順次走査信号に変換し、６０Ｈｚで表示する方法
も知られている。この場合、同じ映像信号が２フィール
ド連続表示される。表２にこの時液晶パネル上に、フィ
ールド毎に各行へ書き込まれる信号を示す。ここでＯn
（ｍ）はｍフレーム目のインターレース信号の奇数フィ
ールドのｎ番目の信号をパネルの画素配列に合わせたタ
イミングでサンプリングしたデータである。
【００１１】
【表２】
【００１２】図８にフレームメモリを用いた時のシステ
ム構成図を示す。図中、４４はＡ／Ｄ変換部、４５はフ
レームメモリ、４６はＤ／Ａ変換部である。この場合
も、同じ画素への信号の書き込みサイクルは６０Ｈｚと
なり、人間の目が画面の輝度変化に追従できず、フリッ
カとしての画質低下が生じない。また、画面全体が６０
Ｈｚで書き換えられるため、速い画面変化にも追従でき
る。
ム構成図を示す。図中、４４はＡ／Ｄ変換部、４５はフ
レームメモリ、４６はＤ／Ａ変換部である。この場合
も、同じ画素への信号の書き込みサイクルは６０Ｈｚと
なり、人間の目が画面の輝度変化に追従できず、フリッ
カとしての画質低下が生じない。また、画面全体が６０
Ｈｚで書き換えられるため、速い画面変化にも追従でき
る。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の液晶表示装置は以下の問題を有していた。先ず、走
査信号線を半減した液晶パネルの場合、低コストで容易
に実現可能である一方で、垂直解像度が半減してしま
う。特に字幕などの小さな文字表示や、映像の細部の画
質劣化が著しく、大画面表示時に問題となり易い。
来の液晶表示装置は以下の問題を有していた。先ず、走
査信号線を半減した液晶パネルの場合、低コストで容易
に実現可能である一方で、垂直解像度が半減してしま
う。特に字幕などの小さな文字表示や、映像の細部の画
質劣化が著しく、大画面表示時に問題となり易い。
【００１４】次に、フレームメモリを用いたタイプは、
垂直解像度の問題はないが、Ａ／Ｄ変換部やＤ／Ａ変換
部を必要とし、システム全体の規模が大きくなり、小型
化に対して不利である。また、フレームメモリ自体の価
格も高いため、コストが上昇してしまう問題点がある。
また消費電力も大きくなる。さらに、画質的には、デジ
タルメモリを用いた構成は、そのＢｉｔ数に制約を受け
るため、このことが、原理的にアナログ電圧に応じて無
限の階調表示可能な液晶を用いたディスプレイシステム
全体の階調を制限してしまう問題点がある。
垂直解像度の問題はないが、Ａ／Ｄ変換部やＤ／Ａ変換
部を必要とし、システム全体の規模が大きくなり、小型
化に対して不利である。また、フレームメモリ自体の価
格も高いため、コストが上昇してしまう問題点がある。
また消費電力も大きくなる。さらに、画質的には、デジ
タルメモリを用いた構成は、そのＢｉｔ数に制約を受け
るため、このことが、原理的にアナログ電圧に応じて無
限の階調表示可能な液晶を用いたディスプレイシステム
全体の階調を制限してしまう問題点がある。
【００１５】さらに、図９のように各データ信号線に対
応してサンプルホールド手段を形成し、１ライン分もし
くは２ライン分の信号を保持して６０Ｈｚで全画面を書
き換える方法も知られている。ここで４１は信号をメモ
リするためのコンデンサ、４２はメモリした映像信号を
データ信号線に転送するための制御端子である。
応してサンプルホールド手段を形成し、１ライン分もし
くは２ライン分の信号を保持して６０Ｈｚで全画面を書
き換える方法も知られている。ここで４１は信号をメモ
リするためのコンデンサ、４２はメモリした映像信号を
データ信号線に転送するための制御端子である。
【００１６】しかしながら、液晶パネル内にメモリ手段
を形成した場合、サンプルホールド手段とともに各デー
タ信号線分のバッファアンプを用意するか、もしくは信
号転送時の電位降下分の補正が必要とされる。また、液
晶パネル外に形成した場合は、サンプルホールド手段と
データ信号線を結ぶ数に相当する配線を必要とする等の
問題があった。さらに、こうしたパラレル出力において
は、サンプルホールド手段とデータ信号線が１対１に対
応してしまうため、こうしたサンプルホールド手段を利
用した水平方向の画面の拡大や縮小、左右反転などの特
殊な再生画の実現が困難であった。
を形成した場合、サンプルホールド手段とともに各デー
タ信号線分のバッファアンプを用意するか、もしくは信
号転送時の電位降下分の補正が必要とされる。また、液
晶パネル外に形成した場合は、サンプルホールド手段と
データ信号線を結ぶ数に相当する配線を必要とする等の
問題があった。さらに、こうしたパラレル出力において
は、サンプルホールド手段とデータ信号線が１対１に対
応してしまうため、こうしたサンプルホールド手段を利
用した水平方向の画面の拡大や縮小、左右反転などの特
殊な再生画の実現が困難であった。
【００１７】
【課題を解決するための手段】以上に挙げた問題を解決
するために、本発明者等が鋭意努力した結果、以下の発
明を得た。即ち、本発明のカラー表示装置の駆動回路
は、複数の画素を複数のデータ信号線と複数の走査信号
線でマトリクス配線したカラー表示装置の駆動回路にお
いて、３本の入力線から入力された１行分の３原色映像
信号を所定の期間ｔでサンプリングしメモリに書き込む
入力手段と、あるｔ／２期間に前記３原色映像信号を前
記メモリから読み出して３本の出力線に出力し、さらに
前記あるｔ／２期間と別のｔ／２期間に前記３原色映像
信号を前記メモリから読み出して前記３本の出力線に出
力することができる出力手段と、を有することを特徴と
する。ここで、前記所定の期間ｔは１水平走査期間であ
るのが望ましい。また、前記あるｔ／２期間と前記別の
ｔ／２期間は連続していることが好ましい。前記出力手
段は、前記あるｔ／２期間と前記別のｔ／２期間で３原
色の組み合わせを変えて前記３原色映像信号を前記３本
の出力線に出力しても、同じ３原色の映像信号を前記３
本の出力線に出力しても良い。また、前記カラー表示装
置の画素の配置に合わせて、前記メモリから読み出すタ
イミングを微調整できることが好ましい。前記カラー表
示装置の同じデータ配線に接続されている隣接する２行
の画素の色は異なっていても、同じであっても良い。前
記カラー表示装置の隣り合う２行間の画素は１．５画素
ずれているのが望ましい。前記あるｔ／２期間と前記別
のｔ／２期間に出力される映像信号は、前記１．５画素
のずれに合わせて出力されるのが好ましい。前記メモリ
はアナログメモリであるのが好ましい。また、前記入力
手段が前記映像信号をサンプリングしメモリするｔ期間
の後半のｔ／２期間は、前記あるｔ／２期間と一致する
のが好ましい。前記出力線に出力された映像信号は、前
記データ信号線にパラレルに出力されるのが好ましい。
奇数フィールドにｎ行目の映像信号は２ｎ行と２ｎ＋１
行の画素に書き込まれ、偶数フィールドのｎ行目の映像
信号は２ｎ−１行と２ｎ行の画素に書き込まれるのが好
ましい。前記カラー表示装置は、複数のデータ信号線と
複数の走査信号線で複数の画素をマトリクス配線したも
のなら何でも良いが、特に、前記複数の画素がそれぞれ
スイッチング素子を有するアクティブマトリクス液晶表
示装置であるのが望ましい。また、前記スイッチング素
子は、多結晶シリコンからなる薄膜トランジスタである
のが好ましい。
するために、本発明者等が鋭意努力した結果、以下の発
明を得た。即ち、本発明のカラー表示装置の駆動回路
は、複数の画素を複数のデータ信号線と複数の走査信号
線でマトリクス配線したカラー表示装置の駆動回路にお
いて、３本の入力線から入力された１行分の３原色映像
信号を所定の期間ｔでサンプリングしメモリに書き込む
入力手段と、あるｔ／２期間に前記３原色映像信号を前
記メモリから読み出して３本の出力線に出力し、さらに
前記あるｔ／２期間と別のｔ／２期間に前記３原色映像
信号を前記メモリから読み出して前記３本の出力線に出
力することができる出力手段と、を有することを特徴と
する。ここで、前記所定の期間ｔは１水平走査期間であ
るのが望ましい。また、前記あるｔ／２期間と前記別の
ｔ／２期間は連続していることが好ましい。前記出力手
段は、前記あるｔ／２期間と前記別のｔ／２期間で３原
色の組み合わせを変えて前記３原色映像信号を前記３本
の出力線に出力しても、同じ３原色の映像信号を前記３
本の出力線に出力しても良い。また、前記カラー表示装
置の画素の配置に合わせて、前記メモリから読み出すタ
イミングを微調整できることが好ましい。前記カラー表
示装置の同じデータ配線に接続されている隣接する２行
の画素の色は異なっていても、同じであっても良い。前
記カラー表示装置の隣り合う２行間の画素は１．５画素
ずれているのが望ましい。前記あるｔ／２期間と前記別
のｔ／２期間に出力される映像信号は、前記１．５画素
のずれに合わせて出力されるのが好ましい。前記メモリ
はアナログメモリであるのが好ましい。また、前記入力
手段が前記映像信号をサンプリングしメモリするｔ期間
の後半のｔ／２期間は、前記あるｔ／２期間と一致する
のが好ましい。前記出力線に出力された映像信号は、前
記データ信号線にパラレルに出力されるのが好ましい。
奇数フィールドにｎ行目の映像信号は２ｎ行と２ｎ＋１
行の画素に書き込まれ、偶数フィールドのｎ行目の映像
信号は２ｎ−１行と２ｎ行の画素に書き込まれるのが好
ましい。前記カラー表示装置は、複数のデータ信号線と
複数の走査信号線で複数の画素をマトリクス配線したも
のなら何でも良いが、特に、前記複数の画素がそれぞれ
スイッチング素子を有するアクティブマトリクス液晶表
示装置であるのが望ましい。また、前記スイッチング素
子は、多結晶シリコンからなる薄膜トランジスタである
のが好ましい。
【００１８】本発明のカラー表示装置によれば、フリッ
カがなく、高解像度の表示ができるばかりでなく、横方
向の画面の拡大、縮小、左右反転などの特殊な再生画を
容易に実現できる。また、カラー表示装置内の各々のデ
ータ信号線にサンプルホールド回路或いはバッファアン
プを設ける必要がないため、カラー表示装置の小型化及
び効率向上が実現できる。
カがなく、高解像度の表示ができるばかりでなく、横方
向の画面の拡大、縮小、左右反転などの特殊な再生画を
容易に実現できる。また、カラー表示装置内の各々のデ
ータ信号線にサンプルホールド回路或いはバッファアン
プを設ける必要がないため、カラー表示装置の小型化及
び効率向上が実現できる。
【００１９】
【発明の実施の形態】以下の実施形態により本発明を具
体的に説明する。
体的に説明する。
【００２０】図３に、本発明第１及び第２の実施形態で
用いる液晶パネルの画素の色配列の例を示す。ここで液
晶パネルの表示部の回路構成は図２に示す通りであり、
画素配置はモザイク型デルタ配列である。このため、図
２のデータ信号線１５には異なる色の画素が接続され
る。また、偶数行と奇数行で、同色の画素の水平方向の
位置を半周期（１．５画素）ずらせて配置しているた
め、各色の信号に対するタイミングを偶数行と奇数行で
変えてサンプリングを行なう。
用いる液晶パネルの画素の色配列の例を示す。ここで液
晶パネルの表示部の回路構成は図２に示す通りであり、
画素配置はモザイク型デルタ配列である。このため、図
２のデータ信号線１５には異なる色の画素が接続され
る。また、偶数行と奇数行で、同色の画素の水平方向の
位置を半周期（１．５画素）ずらせて配置しているた
め、各色の信号に対するタイミングを偶数行と奇数行で
変えてサンプリングを行なう。
【００２１】［実施形態１］図１に本発明の実施形態１
として読み出し用と書き込み用の２系統のシフトレジス
タを用いて、シリアルＩＮ−シリアルＯＵＴを実現する
ラインメモリを用いた液晶表示装置のシステム構成を示
す。図中、図７と同じ部材には同じ符号を付した。図１
において、３がアナログラインメモリ部で、入力端子１
に入力されたインターレース信号は、デコーダ２でカラ
ーデコードされた後、ラインメモリ部３により線順次走
査信号に変換され、液晶パネル６の画面全体が６０Ｈｚ
周期で書き換えられる。ここでは、メモリ部３におい
て、ＲＧＢの画素の空間的配置に合わせて、メモリに信
号情報をサンプリングして書き込んでいる。デコーダ２
においてＲＧＢの画素配列の順序に合わせて、ＲＧＢ信
号それぞれに異なる量の遅延をかけることも可能であ
る。この場合は、同一のサンプリングパルスで液晶上の
画素の空間的配置に合わせた信号情報を得ることが可能
になり、メモリ部及び液晶パネルのサンプリングクロッ
クの周波数を１／３にできる。
として読み出し用と書き込み用の２系統のシフトレジス
タを用いて、シリアルＩＮ−シリアルＯＵＴを実現する
ラインメモリを用いた液晶表示装置のシステム構成を示
す。図中、図７と同じ部材には同じ符号を付した。図１
において、３がアナログラインメモリ部で、入力端子１
に入力されたインターレース信号は、デコーダ２でカラ
ーデコードされた後、ラインメモリ部３により線順次走
査信号に変換され、液晶パネル６の画面全体が６０Ｈｚ
周期で書き換えられる。ここでは、メモリ部３におい
て、ＲＧＢの画素の空間的配置に合わせて、メモリに信
号情報をサンプリングして書き込んでいる。デコーダ２
においてＲＧＢの画素配列の順序に合わせて、ＲＧＢ信
号それぞれに異なる量の遅延をかけることも可能であ
る。この場合は、同一のサンプリングパルスで液晶上の
画素の空間的配置に合わせた信号情報を得ることが可能
になり、メモリ部及び液晶パネルのサンプリングクロッ
クの周波数を１／３にできる。
【００２２】図５に本実施形態における上記アナログラ
インメモリ部のブロック図を示す。図中、１８はメモリ
部の入力段、１９はメモリ書き込み用のシフトレジスタ
（ＷＳＲ）、２０はＷＳＲ用のスタートパルス（ＷＳ
Ｔ）、２１−１，２１−２はＷＳＲ用の二相クロックパ
ルス（ＷＣＬＫ１，ＷＣＬＫ２）、２２はメモリ読み出
し用シフトレジスタ（ＲＳＲ）、２３はＲＳＲ用のスタ
ートパルス（ＲＳＴ）、２４はＲＳＲ用のクロックパル
ス（ＲＣＬＫ）である。２５は液晶パネルの色配列に合
わせてＶｉｄｅｏ線に送る信号を切り換えるための切り
換え制御部である。３３はサンプルホールド回路であ
り、３４がサンプルホールドパルスの入力端子である。
２６はメモリ部の出力段である。２７Ｒ，２７Ｇ，２７
ＢはそれぞれＲＧＢ信号の入力端子であり、２８Ａ，２
８Ｂ，２８Ｃは、それぞれＲとＧ、ＧとＢ、ＢとＲを書
き込む液晶画面の偶数行と奇数行で２５のスイッチで切
り換えて出力する出力端子であり、２９が切り換え制御
信号の入力端子である。３５はメモリから読み出しタイ
ミングを微調整するための制御端子であり、この役割に
ついては後述する。３０ａ〜３０ｆはＲＧＢ各色の液晶
画面の偶数行、奇数行用のメモリ列であり、書き込み用
のシフトレジスタの１クロックおきに交互に同一水平信
号から振り分けられる。ここの部分の具体的な構成例を
図１０に示す。図１０中、４３Ａ，Ｂ，Ｃは図５におけ
る２５と３３の間のメモリの出力線を示す。また、３０
ａ〜ｆの１〜ｘは、それぞれのメモリ列の１ｂｉｔ〜ｘ
ｂｉｔまでを表わす。信号を読み出す時には２９の切り
換え制御信号により、３０ａ，３０ｃ，３０ｅか３０
ｂ，３０ｄ、３０ｆを選択する。
インメモリ部のブロック図を示す。図中、１８はメモリ
部の入力段、１９はメモリ書き込み用のシフトレジスタ
（ＷＳＲ）、２０はＷＳＲ用のスタートパルス（ＷＳ
Ｔ）、２１−１，２１−２はＷＳＲ用の二相クロックパ
ルス（ＷＣＬＫ１，ＷＣＬＫ２）、２２はメモリ読み出
し用シフトレジスタ（ＲＳＲ）、２３はＲＳＲ用のスタ
ートパルス（ＲＳＴ）、２４はＲＳＲ用のクロックパル
ス（ＲＣＬＫ）である。２５は液晶パネルの色配列に合
わせてＶｉｄｅｏ線に送る信号を切り換えるための切り
換え制御部である。３３はサンプルホールド回路であ
り、３４がサンプルホールドパルスの入力端子である。
２６はメモリ部の出力段である。２７Ｒ，２７Ｇ，２７
ＢはそれぞれＲＧＢ信号の入力端子であり、２８Ａ，２
８Ｂ，２８Ｃは、それぞれＲとＧ、ＧとＢ、ＢとＲを書
き込む液晶画面の偶数行と奇数行で２５のスイッチで切
り換えて出力する出力端子であり、２９が切り換え制御
信号の入力端子である。３５はメモリから読み出しタイ
ミングを微調整するための制御端子であり、この役割に
ついては後述する。３０ａ〜３０ｆはＲＧＢ各色の液晶
画面の偶数行、奇数行用のメモリ列であり、書き込み用
のシフトレジスタの１クロックおきに交互に同一水平信
号から振り分けられる。ここの部分の具体的な構成例を
図１０に示す。図１０中、４３Ａ，Ｂ，Ｃは図５におけ
る２５と３３の間のメモリの出力線を示す。また、３０
ａ〜ｆの１〜ｘは、それぞれのメモリ列の１ｂｉｔ〜ｘ
ｂｉｔまでを表わす。信号を読み出す時には２９の切り
換え制御信号により、３０ａ，３０ｃ，３０ｅか３０
ｂ，３０ｄ、３０ｆを選択する。
【００２３】図１０は図５のラインメモリの詳しい回路
構成図である。図中、２７Ｒ，２７Ｇ，２７Ｂは入力映
像信号、１９はメモリ書き込み用のシフトレジスタ（Ｗ
ＳＲ）、２２はメモリ読み出し用シフトレジスタ（ＲＳ
Ｒ）である。４３Ａ，４３Ｂ，４３Ｃは映像信号データ
の出力線である。
構成図である。図中、２７Ｒ，２７Ｇ，２７Ｂは入力映
像信号、１９はメモリ書き込み用のシフトレジスタ（Ｗ
ＳＲ）、２２はメモリ読み出し用シフトレジスタ（ＲＳ
Ｒ）である。４３Ａ，４３Ｂ，４３Ｃは映像信号データ
の出力線である。
【００２４】図１０の回路の前段のデコーダ２で液晶表
示に適したガンマ補正とラインメモリのダイナミックレ
ンジに合わせた中間増幅を施された映像信号２７Ｒ，２
７Ｇ，２７Ｂは、２×６００段のシフトレジスタ２４に
よってサンプリングされ、トランジスタ１３５，１３
６，１３７…を通してラインメモリ３０に書き込まれ
る。サンプリングは１水平期間に液晶パネルの水平画素
数の２倍に当たる１２００回行なわれる。サンプリング
は液晶パネルに合わせてＲ，Ｇ，Ｂの順で行ない、
Ｒa1、Ｇb1、Ｂa1、Ｒb1、Ｇa1、Ｂb1…（Ｒax、Ｇax、
Ｂaxは液晶パネルの偶数行に対応するｘｂｉｔ目のデー
タ、Ｒbx、Ｇbx、Ｂbxは液晶パネルの奇数行に対応する
ｘｂｉｔ目のデータを表わす）の順にラインメモリ３０
に書き込まれる。
示に適したガンマ補正とラインメモリのダイナミックレ
ンジに合わせた中間増幅を施された映像信号２７Ｒ，２
７Ｇ，２７Ｂは、２×６００段のシフトレジスタ２４に
よってサンプリングされ、トランジスタ１３５，１３
６，１３７…を通してラインメモリ３０に書き込まれ
る。サンプリングは１水平期間に液晶パネルの水平画素
数の２倍に当たる１２００回行なわれる。サンプリング
は液晶パネルに合わせてＲ，Ｇ，Ｂの順で行ない、
Ｒa1、Ｇb1、Ｂa1、Ｒb1、Ｇa1、Ｂb1…（Ｒax、Ｇax、
Ｂaxは液晶パネルの偶数行に対応するｘｂｉｔ目のデー
タ、Ｒbx、Ｇbx、Ｂbxは液晶パネルの奇数行に対応する
ｘｂｉｔ目のデータを表わす）の順にラインメモリ３０
に書き込まれる。
【００２５】一方、ラインメモリ３０からのデータの読
み出しは、液晶パネルの偶数行に対応するデータＲa1、
Ｇa1、Ｂa1、Ｒa2、Ｇa2、Ｂa2、…Ｒa200、Ｇa200、Ｂ
a200と奇数行に対応するデータＲb1、Ｇb1、Ｂb1、
Ｒb2、Ｇb2、Ｂb2、…Ｒb200、Ｇb200、Ｂb200とに分け
て行ない、１水平走査期間に両者を液晶パネル６に転送
する。尚、サンプリングの時点で、Ｒax、Ｇax、Ｂ
ax間、及び、Ｒbx、Ｇbx、Ｂbx間はそれぞれ、液晶パネ
ル６の１画素に対応する分、位相がずれるため、ライン
メモリ３０からの読み出し、及び液晶パネル６への書き
込みは上記３画素を同時に行う。即ち、液晶パネル６に
１行目のデータを転送する場合は、入力端子２９に印加
されるＯＤＤ信号が「Ｈ」になり、シフトレジスタ２２
の１段目の出力が「Ｈ」になり、ＡＮＤゲート１４０が
「Ｈ」となるため、トランジスタ１４２〜１４４が導通
し、データＲa1、Ｇa1、Ｂa1が同時に出力信号線４３
Ａ，４３Ｂ，４３Ｃに出力される。
み出しは、液晶パネルの偶数行に対応するデータＲa1、
Ｇa1、Ｂa1、Ｒa2、Ｇa2、Ｂa2、…Ｒa200、Ｇa200、Ｂ
a200と奇数行に対応するデータＲb1、Ｇb1、Ｂb1、
Ｒb2、Ｇb2、Ｂb2、…Ｒb200、Ｇb200、Ｂb200とに分け
て行ない、１水平走査期間に両者を液晶パネル６に転送
する。尚、サンプリングの時点で、Ｒax、Ｇax、Ｂ
ax間、及び、Ｒbx、Ｇbx、Ｂbx間はそれぞれ、液晶パネ
ル６の１画素に対応する分、位相がずれるため、ライン
メモリ３０からの読み出し、及び液晶パネル６への書き
込みは上記３画素を同時に行う。即ち、液晶パネル６に
１行目のデータを転送する場合は、入力端子２９に印加
されるＯＤＤ信号が「Ｈ」になり、シフトレジスタ２２
の１段目の出力が「Ｈ」になり、ＡＮＤゲート１４０が
「Ｈ」となるため、トランジスタ１４２〜１４４が導通
し、データＲa1、Ｇa1、Ｂa1が同時に出力信号線４３
Ａ，４３Ｂ，４３Ｃに出力される。
【００２６】同様に、液晶パネルに２行目のデータを転
送する場合は、入力端子２９に印加されるＯＤＤ信号が
「Ｌ」でインバータ１５０により「Ｈ」となるため、Ａ
ＮＤゲート１４１が「Ｈ」となり、トランジスタ１４５
〜１４７が導通し、データＲa1、Ｇa1、Ｂa1が同時に出
力信号線４３Ａ，４３Ｂ，４３Ｃに出力される。
送する場合は、入力端子２９に印加されるＯＤＤ信号が
「Ｌ」でインバータ１５０により「Ｈ」となるため、Ａ
ＮＤゲート１４１が「Ｈ」となり、トランジスタ１４５
〜１４７が導通し、データＲa1、Ｇa1、Ｂa1が同時に出
力信号線４３Ａ，４３Ｂ，４３Ｃに出力される。
【００２７】ラインメモリ３０への書き込み、読み出し
は以下の順序で行なう。
は以下の順序で行なう。
【００２８】まず、書き込み側のシフトレジスタ１９の
スタート信号２０により、シフトレジスタ１９が動作を
開始し、１水平走査期間に１２００回のサンプリングを
行ない、ラインメモリ３０に順番に書き込む。６００＋
６回以上のサンプリングが終了した時点で、読み出し側
のシフトレジスタ２２のスタート信号２３により、シフ
トレジスタ２２が動作を開始し、ラインメモリ１，３，
５番地（Ｒa1，Ｇa1，Ｂa1）、７，９，１１番地
（Ｒa2，Ｇa2，Ｂa2）…の順で奇数番地のデータが３デ
ータずつ同時に読み出される。
スタート信号２０により、シフトレジスタ１９が動作を
開始し、１水平走査期間に１２００回のサンプリングを
行ない、ラインメモリ３０に順番に書き込む。６００＋
６回以上のサンプリングが終了した時点で、読み出し側
のシフトレジスタ２２のスタート信号２３により、シフ
トレジスタ２２が動作を開始し、ラインメモリ１，３，
５番地（Ｒa1，Ｇa1，Ｂa1）、７，９，１１番地
（Ｒa2，Ｇa2，Ｂa2）…の順で奇数番地のデータが３デ
ータずつ同時に読み出される。
【００２９】この時の読み出しクロックの周期を書き込
みクロックの３倍とすると、ラインメモリ３０の書き込
みが終了した時点では、１２００−６番地までの読み出
しを行なっており、ラインメモリ３０に書き込む前に読
み出しを行なうことはない。また、読み出しは１水平走
査期間ｔの半分のｔ／２以内に液晶パネル６の１行目へ
の書き込みを終了する。
みクロックの３倍とすると、ラインメモリ３０の書き込
みが終了した時点では、１２００−６番地までの読み出
しを行なっており、ラインメモリ３０に書き込む前に読
み出しを行なうことはない。また、読み出しは１水平走
査期間ｔの半分のｔ／２以内に液晶パネル６の１行目へ
の書き込みを終了する。
【００３０】次のｔ／２期間に上記と同様にラインメモ
リ３０の２，４，６番地（Ｂb1，Ｒb1，Ｇb1）、８，１
０，１２番地（Ｂb2，Ｒb2，Ｇb2）…の順で偶数番地の
データが３データずつ同時に読み出される。
リ３０の２，４，６番地（Ｂb1，Ｒb1，Ｇb1）、８，１
０，１２番地（Ｂb2，Ｒb2，Ｇb2）…の順で偶数番地の
データが３データずつ同時に読み出される。
【００３１】この時次の水平走査期間の映像信号のサン
プリングが行なわれ、ラインメモリ３０にデータが書き
込まれているが、書き込みに対して読み出しを先行すれ
ば書き込みと読み出しの順序が逆になることはない。
プリングが行なわれ、ラインメモリ３０にデータが書き
込まれているが、書き込みに対して読み出しを先行すれ
ば書き込みと読み出しの順序が逆になることはない。
【００３２】ラインメモリ３０への書き込みが終了して
からデータの読み出しを行なう場合には、２水平走査期
間の映像信号に対応するラインメモリが必要であるが、
本実施形態のように、ラインメモリに書き込みを行なっ
ている間に同じラインメモリから映像信号データの読み
出しを行なうことにより、ラインメモリを半分にするこ
とができる。
からデータの読み出しを行なう場合には、２水平走査期
間の映像信号に対応するラインメモリが必要であるが、
本実施形態のように、ラインメモリに書き込みを行なっ
ている間に同じラインメモリから映像信号データの読み
出しを行なうことにより、ラインメモリを半分にするこ
とができる。
【００３３】以上のタイミングを図１８に示す。読み出
されたデータは、図１の反転制御・信号増幅部で交流信
号に変換されて、液晶パネル６に入力される。
されたデータは、図１の反転制御・信号増幅部で交流信
号に変換されて、液晶パネル６に入力される。
【００３４】この液晶パネル６の水平シフトレジスタ７
は、ラインメモリ部３のシフトレジスタ（図１０の２
２）と同じ段数で同じタイミングで駆動される。また、
４８０段の垂直シフトレジスタ９はラインメモリ部の読
み出し開始信号に先行してシフト動作を行なう。
は、ラインメモリ部３のシフトレジスタ（図１０の２
２）と同じ段数で同じタイミングで駆動される。また、
４８０段の垂直シフトレジスタ９はラインメモリ部の読
み出し開始信号に先行してシフト動作を行なう。
【００３５】以上の動作を２４０の水平走査期間で繰り
返すことにより、１フィールドで液晶パネルの４８０行
の水平画素行に映像信号データを書き込むことができ
る。
返すことにより、１フィールドで液晶パネルの４８０行
の水平画素行に映像信号データを書き込むことができ
る。
【００３６】尚、第１フィールドと第２フィールドと
で、同一水平走査期間の映像信号データを書き込む液晶
パネルの水平画素行は同一でも良いし、１行ずらせても
良い。１行ずらせた場合には、垂直解像度を向上させる
ことができる。
で、同一水平走査期間の映像信号データを書き込む液晶
パネルの水平画素行は同一でも良いし、１行ずらせても
良い。１行ずらせた場合には、垂直解像度を向上させる
ことができる。
【００３７】図６に、水平走査期間における液晶及びメ
モリ駆動の詳しいタイミングを示す。図中、ＳＧ１Ｒは
赤色の映像信号、ＳＧ１Ｇは緑色の映像信号、ＳＧ１Ｂ
は青色の映像信号、ＳＧ２はＷＳＴ、ＳＧ３はＷＣＬＫ
１、ＳＧ４はＷＣＬＫ２、ＳＧ５はＲＳＴ、ＳＧ６はＲ
ＣＬＫ、ＳＧ７は色選択切り換え信号、ＳＧ８Ａ〜Ｃは
メモリ部から出力される線順次走査信号に変換された信
号、ＳＧ９はＨＳＴ、ＳＧ１０はＨ１、ＳＧ１１はＨ２
である。
モリ駆動の詳しいタイミングを示す。図中、ＳＧ１Ｒは
赤色の映像信号、ＳＧ１Ｇは緑色の映像信号、ＳＧ１Ｂ
は青色の映像信号、ＳＧ２はＷＳＴ、ＳＧ３はＷＣＬＫ
１、ＳＧ４はＷＣＬＫ２、ＳＧ５はＲＳＴ、ＳＧ６はＲ
ＣＬＫ、ＳＧ７は色選択切り換え信号、ＳＧ８Ａ〜Ｃは
メモリ部から出力される線順次走査信号に変換された信
号、ＳＧ９はＨＳＴ、ＳＧ１０はＨ１、ＳＧ１１はＨ２
である。
【００３８】このような構成をとることにより、倍密度
でサンプリングされたシリアルな信号は、一つおきに取
り出され、液晶画面の画素配置に合うよう順番を並び変
えた２つのシリアル信号に直された後、各出力端子に切
り換えられながら、別のクロックで動作する読み出しシ
フトレジスタにより１水平走査期間に連続して走査され
る。
でサンプリングされたシリアルな信号は、一つおきに取
り出され、液晶画面の画素配置に合うよう順番を並び変
えた２つのシリアル信号に直された後、各出力端子に切
り換えられながら、別のクロックで動作する読み出しシ
フトレジスタにより１水平走査期間に連続して走査され
る。
【００３９】表３に、本実施形態における液晶パネル上
に、フィールド毎に各行（２ｎ〜２ｎ＋２）へ書き込ま
れる信号を示す。ここでＯn （ｍ）及びＯn ’（ｍ）は
ｍフレーム目のインターレース信号の奇数フィールドの
ｎ番目の信号を、パネルの偶数行と奇数行の画素配列に
合わせてそれぞれ異なるタイミングでサンプリングした
データである。
に、フィールド毎に各行（２ｎ〜２ｎ＋２）へ書き込ま
れる信号を示す。ここでＯn （ｍ）及びＯn ’（ｍ）は
ｍフレーム目のインターレース信号の奇数フィールドの
ｎ番目の信号を、パネルの偶数行と奇数行の画素配列に
合わせてそれぞれ異なるタイミングでサンプリングした
データである。
【００４０】
【表３】
【００４１】画面の偶数行と奇数行ともに１フィールド
（６０Ｈｚ）毎に書き換えられることにより、動解像
度、フリッカの問題とも解決される。また、１フィール
ドで見ると、垂直方向の解像度は原信号の半分になって
しまうが、次のフィールドで１行ずらして表示すること
により、擬似的に垂直解像度を上げている。
（６０Ｈｚ）毎に書き換えられることにより、動解像
度、フリッカの問題とも解決される。また、１フィール
ドで見ると、垂直方向の解像度は原信号の半分になって
しまうが、次のフィールドで１行ずらして表示すること
により、擬似的に垂直解像度を上げている。
【００４２】このようにして、低コストのラインメモリ
においてインターレース信号を線順次走査信号に変換
し、良好な画質を実現する。
においてインターレース信号を線順次走査信号に変換
し、良好な画質を実現する。
【００４３】ところで、ここでは倍密度でサンプリング
されたシリアルな信号を液晶画面の画素配置に合うよう
順番を並び変えた２つのシリアル信号に直したが、イン
ライン型の画素配列のように偶数行と奇数行の色配列順
序が同じ場合など、画素配列とメモリ配列の関係によっ
てはサンプリングされた信号の順序を並び変えなくても
低コストのラインメモリにおいてインターレース信号を
線順次走査信号に変換し良好な画質を実現する効果が得
られる。
されたシリアルな信号を液晶画面の画素配置に合うよう
順番を並び変えた２つのシリアル信号に直したが、イン
ライン型の画素配列のように偶数行と奇数行の色配列順
序が同じ場合など、画素配列とメモリ配列の関係によっ
てはサンプリングされた信号の順序を並び変えなくても
低コストのラインメモリにおいてインターレース信号を
線順次走査信号に変換し良好な画質を実現する効果が得
られる。
【００４４】ここで、図５のメモリ読み出し位置の微調
整用スイッチ３５の役割について説明するため、メモリ
出力信号と液晶パネルの画素に書き込まれる信号につい
て考える。図１１は図５のメモリ部の各色信号を表わし
ている。ＳＧ２１はメモリの読み出しスタートパルスで
あり、ＳＧ２２は読み出しクロックである。ＳＧ２３は
サンプルホールド前のメモリ出力である。ＳＧ２４はサ
ンプルホールドパルスであり、立ち上がりでＳＧ２３を
サンプリングし、立ち下がりでホールドする。ＳＧ２５
はサンプルホールド後の出力信号である。
整用スイッチ３５の役割について説明するため、メモリ
出力信号と液晶パネルの画素に書き込まれる信号につい
て考える。図１１は図５のメモリ部の各色信号を表わし
ている。ＳＧ２１はメモリの読み出しスタートパルスで
あり、ＳＧ２２は読み出しクロックである。ＳＧ２３は
サンプルホールド前のメモリ出力である。ＳＧ２４はサ
ンプルホールドパルスであり、立ち上がりでＳＧ２３を
サンプリングし、立ち下がりでホールドする。ＳＧ２５
はサンプルホールド後の出力信号である。
【００４５】こうしてメモリから読み出された信号は、
反転制御アンプを介して図２の液晶パネルのＶｉｄｅｏ
信号入力端子に入力され、水平シフトレジスタ７により
情報信号線選択用トランジスタ１７のゲートに順次電圧
を印加することにより、薄膜トランジスタ１０で選択さ
れている画素の液晶と保持容量を順次充電していく。こ
の時の充電の様子を図１２に示す。ＳＧ２６，ＳＧ２７
は隣り合うデータ信号線選択用トランジスタ１７のゲー
ト電圧であり、ＳＧ２８，ＳＧ２９は、それぞれのデー
タ信号線に接続し、対応する薄膜トランジスタ１０によ
り選択されている隣り合う画素の液晶と保持容量の電位
変化である。
反転制御アンプを介して図２の液晶パネルのＶｉｄｅｏ
信号入力端子に入力され、水平シフトレジスタ７により
情報信号線選択用トランジスタ１７のゲートに順次電圧
を印加することにより、薄膜トランジスタ１０で選択さ
れている画素の液晶と保持容量を順次充電していく。こ
の時の充電の様子を図１２に示す。ＳＧ２６，ＳＧ２７
は隣り合うデータ信号線選択用トランジスタ１７のゲー
ト電圧であり、ＳＧ２８，ＳＧ２９は、それぞれのデー
タ信号線に接続し、対応する薄膜トランジスタ１０によ
り選択されている隣り合う画素の液晶と保持容量の電位
変化である。
【００４６】図１２から明らかなように、ＳＧ２５のメ
モリからの各ビット出力とＳＧ２６，ＳＧ２７の情報信
号線選択信号の位相が合っていないため、選択期間が次
のビットにかかってしまっている。このため、画素の充
電電位も本来のビットを充電していながらも、選択期間
の最後において次ビットで決まる電位になってしまう。
この結果、液晶パネルには本来の信号が表示されない。
特に、液晶パネルにより選択パルスの遅延時間や信号の
遅延時間が異なるものに対して、同じメモリを利用しよ
うとする場合には、最適な位相関係にメモリ出力を調整
する必要がある。ここでは、例として図１３に示すよう
な回路を用いて、図５の３５のスイッチ制御に応じてメ
モリ読み出しクロックをメモリ読み出しスタートパルス
に対して半位相ずらす。端子３７には、端子２４から入
力したメモリ読み出しクロック（ＲＣＬＫ）が入力さ
れ、端子３８から位相を制御された読み出しクロックが
出力される。この時の各信号と画素の充電電位を図１４
に示す。メモリ読み出しクロックをスタートパルスに対
して半位相ずらしたため、ＳＧ２５のメモリからの各ビ
ット出力とＳＧ２６，ＳＧ２７の情報信号線選択信号の
位相が合い、本来の信号が液晶画素に充電されている。
もちろん、微調整用端子３５は多ビットにすることによ
り、より細かな位相調整に対応可能となり、メモリの活
用の幅の拡大と画質の向上につながる。
モリからの各ビット出力とＳＧ２６，ＳＧ２７の情報信
号線選択信号の位相が合っていないため、選択期間が次
のビットにかかってしまっている。このため、画素の充
電電位も本来のビットを充電していながらも、選択期間
の最後において次ビットで決まる電位になってしまう。
この結果、液晶パネルには本来の信号が表示されない。
特に、液晶パネルにより選択パルスの遅延時間や信号の
遅延時間が異なるものに対して、同じメモリを利用しよ
うとする場合には、最適な位相関係にメモリ出力を調整
する必要がある。ここでは、例として図１３に示すよう
な回路を用いて、図５の３５のスイッチ制御に応じてメ
モリ読み出しクロックをメモリ読み出しスタートパルス
に対して半位相ずらす。端子３７には、端子２４から入
力したメモリ読み出しクロック（ＲＣＬＫ）が入力さ
れ、端子３８から位相を制御された読み出しクロックが
出力される。この時の各信号と画素の充電電位を図１４
に示す。メモリ読み出しクロックをスタートパルスに対
して半位相ずらしたため、ＳＧ２５のメモリからの各ビ
ット出力とＳＧ２６，ＳＧ２７の情報信号線選択信号の
位相が合い、本来の信号が液晶画素に充電されている。
もちろん、微調整用端子３５は多ビットにすることによ
り、より細かな位相調整に対応可能となり、メモリの活
用の幅の拡大と画質の向上につながる。
【００４７】［実施形態２］図１５に本発明の実施形態
２として、書き込み用のシフトレジスタと読み出し用の
Ｘ方向走査デコーダを備えたシリアルＩＮ−シリアルＯ
ＵＴを実現するアナログラインメモリ部のブロック図を
示す。全体のシステムは図１と同じ構成である。また、
図５と同じ部材には同じ符号を付した。図１５中、３１
はデコーダを制御する制御部、３２は制御部からの制御
信号を伝えるためのバスであり、３６はメモリ読み出し
用デコーダ（ＲＤＥＣＯ）である。
２として、書き込み用のシフトレジスタと読み出し用の
Ｘ方向走査デコーダを備えたシリアルＩＮ−シリアルＯ
ＵＴを実現するアナログラインメモリ部のブロック図を
示す。全体のシステムは図１と同じ構成である。また、
図５と同じ部材には同じ符号を付した。図１５中、３１
はデコーダを制御する制御部、３２は制御部からの制御
信号を伝えるためのバスであり、３６はメモリ読み出し
用デコーダ（ＲＤＥＣＯ）である。
【００４８】図１６に本実施形態の水平走査期間におけ
る液晶及びメモリ駆動タイミングを示す。ＳＧ１Ｒ，Ｓ
Ｇ１Ｇ，ＳＧ１Ｂはそれぞれ赤、緑、青色の映像信号、
ＳＧ２はＷＳＴ、ＳＧ３はＷＣＬＫ１、ＳＧ４はＷＣＬ
Ｋ２、ＳＧ７は色選択切り換え信号、ＳＧ８Ａ〜ＣはＸ
デコーダの制御信号に応じてメモリ部から出力される線
順次走査信号に変換された信号であり、ここではメモリ
に記憶された水平走査期間の信号の一部（ａ部）を読み
出すことにより、水平方向に画面を拡大している。ＳＧ
９はＨＳＴ、ＳＧ１９はＨ１、ＳＧ１１はＨ２である。
ここで、Ｘデコーダ制御パルスは省略している。
る液晶及びメモリ駆動タイミングを示す。ＳＧ１Ｒ，Ｓ
Ｇ１Ｇ，ＳＧ１Ｂはそれぞれ赤、緑、青色の映像信号、
ＳＧ２はＷＳＴ、ＳＧ３はＷＣＬＫ１、ＳＧ４はＷＣＬ
Ｋ２、ＳＧ７は色選択切り換え信号、ＳＧ８Ａ〜ＣはＸ
デコーダの制御信号に応じてメモリ部から出力される線
順次走査信号に変換された信号であり、ここではメモリ
に記憶された水平走査期間の信号の一部（ａ部）を読み
出すことにより、水平方向に画面を拡大している。ＳＧ
９はＨＳＴ、ＳＧ１９はＨ１、ＳＧ１１はＨ２である。
ここで、Ｘデコーダ制御パルスは省略している。
【００４９】図１７に、（ａ）原信号画像と、（ｂ）本
実施形態により実現される画像の模式図を示す。
実施形態により実現される画像の模式図を示す。
【００５０】本実施形態のように、メモリ読み出し手段
とメモリ書き込み手段の順序を入れ替えたり、シフトレ
ジスタの動作周波数やスタート位置を変える構成をライ
ンメモリを用いることにより、低コストで簡易なライン
メモリのシステムでありながら、容易に水平方向の画面
の拡大や縮小、左右反転、画面移動などの特殊な画像表
示が実現される。
とメモリ書き込み手段の順序を入れ替えたり、シフトレ
ジスタの動作周波数やスタート位置を変える構成をライ
ンメモリを用いることにより、低コストで簡易なライン
メモリのシステムでありながら、容易に水平方向の画面
の拡大や縮小、左右反転、画面移動などの特殊な画像表
示が実現される。
【００５１】［実施形態３］実施形態３の液晶パネル
は、図１９のようにデータ信号線に同一色の画素が接続
されている。この場合には、ラインメモリの読み出し側
の配線を図２０のようにすればよい。
は、図１９のようにデータ信号線に同一色の画素が接続
されている。この場合には、ラインメモリの読み出し側
の配線を図２０のようにすればよい。
【００５２】本実施形態では、映像信号の保持手段とし
てコンデンサを用いてアナログ信号の状態で保持してい
る（図１０のラインメモリ３０）が、この部分はＡ／Ｄ
コンバータ、デジタルラインメモリ、及びＤ／Ａコンバ
ータで構成しても良い。
てコンデンサを用いてアナログ信号の状態で保持してい
る（図１０のラインメモリ３０）が、この部分はＡ／Ｄ
コンバータ、デジタルラインメモリ、及びＤ／Ａコンバ
ータで構成しても良い。
【００５３】本実施形態のように、メモリ読み出し手段
とメモリ書き込み手段の順序を入れ替えたり、シフトレ
ジスタの動作周波数やスタート位置を変える構成のライ
ンメモリを用いることにより、低コストで簡易なライン
メモリのシステムでありながら、容易に水平方向の画面
の拡大や縮小、左右反転、画面移動などの特殊な画像表
示が実現される。
とメモリ書き込み手段の順序を入れ替えたり、シフトレ
ジスタの動作周波数やスタート位置を変える構成のライ
ンメモリを用いることにより、低コストで簡易なライン
メモリのシステムでありながら、容易に水平方向の画面
の拡大や縮小、左右反転、画面移動などの特殊な画像表
示が実現される。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
低コストで簡易なシステムにより高解像度でフリッカ等
の問題のない高画質な画像表示が可能であり、さらに、
画面の拡大や縮小、左右反転、画面移動等の特殊表示も
同時に可能となる。
低コストで簡易なシステムにより高解像度でフリッカ等
の問題のない高画質な画像表示が可能であり、さらに、
画面の拡大や縮小、左右反転、画面移動等の特殊表示も
同時に可能となる。
【図１】本発明の実施形態の液晶表示装置のシステム構
成図である。
成図である。
【図２】本発明の実施形態の液晶表示装置の表示部の回
路構成図である。
路構成図である。
【図３】本発明の実施形態で用いる液晶パネルの画素の
色配列を示す図である。
色配列を示す図である。
【図４】本発明の表示装置が表示すべきインターレース
信号の走査線を説明する模式図である。
信号の走査線を説明する模式図である。
【図５】図１に示した液晶表示装置のアナログラインメ
モリ部のブロック図である。
モリ部のブロック図である。
【図６】本発明の実施形態１における、水平走査期間に
おける液晶及びメモリの駆動タイミングを示す図であ
る。
おける液晶及びメモリの駆動タイミングを示す図であ
る。
【図７】従来の液晶表示装置のシステム構成図である。
【図８】フレームメモリを用いた従来の液晶表示装置の
システム構成図である。
システム構成図である。
【図９】従来の液晶表示装置の表示部の回路構成図であ
る。
る。
【図１０】本発明の実施形態１におけるアナログメモリ
部の具体的な構成例である。
部の具体的な構成例である。
【図１１】図５に示したメモリ部の各信号を示す図であ
る。
る。
【図１２】本発明の実施形態１にかかる、位相調整しな
い場合の液晶と保持容量充電のタイミングを示す図であ
る。
い場合の液晶と保持容量充電のタイミングを示す図であ
る。
【図１３】本発明の実施形態１で用いる、メモリ読み出
しクロックをスタートパルスに対して半位相ずらせる場
合の回路構成図である。
しクロックをスタートパルスに対して半位相ずらせる場
合の回路構成図である。
【図１４】図１３の構成を用いた場合の各信号と画素の
充電電位のタイミングを示す図である。
充電電位のタイミングを示す図である。
【図１５】本発明の実施形態２におけるアナログライン
メモリ部のブロック図である。
メモリ部のブロック図である。
【図１６】本発明の実施形態２における液晶とメモリの
駆動タイミングを示す図である。
駆動タイミングを示す図である。
【図１７】本発明の実施形態２で実現される画像とその
原信号画像の模式図である。
原信号画像の模式図である。
【図１８】本発明の実施形態１のタイミングチャートで
ある。
ある。
【図１９】本発明の実施形態３の液晶パネルの回路構成
図である。
図である。
【図２０】本発明の実施形態３のアナログラインメモリ
部の構成例である。
部の構成例である。
【図２１】ＮＴＳＣ方式における垂直帰線期間のタイム
チャートである。
チャートである。
１ 信号入力端子 ２ ＲＧＢ色信号変換デコーダ ３ アナログラインメモリ部 ４ 反転制御・信号増幅部 ５ ロジック部 ６ 液晶パネル ７ 水平シフトレジスタ（ＨＳＲ） ８ 垂直シフトレジスタ（ＶＳＲ） ９ 画素部 １０ 薄膜トランジスタ １１ 液晶 １２ 保持容量 １３ 対向電極 １４ Ｖｉｄｅｏ線 １５ データ信号線 １６ 走査信号線 １７ 信号線選択スイッチ １８ メモリ部の入力段 １９ メモリ書き込み用シフトレジスタ（ＷＳＲ） ２０ ＷＳＲのスタートパルス ２１−１，２１−２ ＷＳＲの二相クロックパルス（Ｗ
ＣＬＫ１，ＷＣＬＫ２） ２２ メモリ読み出し用シフトレジスタ（ＲＳＲ） ２３ ＲＳＲのスタートパルス（ＲＳＴ） ２４ ＲＳＲのクロックパルス（ＲＣＬＫ） ２５ 切り換え制御部 ２６ メモリ部の出力段 ２７Ｒ，２７Ｇ，２７Ｂ ＲＧＢ信号入力端子 ２８Ａ，２８Ｂ，２８Ｃ 出力端子 ２９ 切り換え制御信号の入力端子 ３０ａ〜３０ｆ メモリ列 ３１ デコーダ制御部 ３２ バス ３３ サンプルホールド回路 ３４ サンプルホールドパルス入力端子 ３５ 読み出しタイミング微調整制御端子 ３６ メモリ読み出し用デコーダ ４１ コンデンサ ４２ 制御端子 ４３Ａ〜４３Ｃ 映像信号データ出力線 ４４ Ａ／Ｄ変換部 ４５ フレームメモリ ４６ Ｄ／Ａ変換部 ７１ ＨＳＲのスタートパルス（ＨＳＴ） ７２，７２−１，７２−２ ＨＳＲの二相クロックパル
ス（Ｈ１，Ｈ２） ８１ ＶＳＲのスタートパルス（ＶＳＴ） ８２，８２−１，８２−２ ＶＳＲのクロックパルス
（Ｖ１，Ｖ２） １３５〜１３７ トランジスタ １４０，１４１ ＡＮＤゲート １４２〜１４７ トランジスタ １５０ インバータ
ＣＬＫ１，ＷＣＬＫ２） ２２ メモリ読み出し用シフトレジスタ（ＲＳＲ） ２３ ＲＳＲのスタートパルス（ＲＳＴ） ２４ ＲＳＲのクロックパルス（ＲＣＬＫ） ２５ 切り換え制御部 ２６ メモリ部の出力段 ２７Ｒ，２７Ｇ，２７Ｂ ＲＧＢ信号入力端子 ２８Ａ，２８Ｂ，２８Ｃ 出力端子 ２９ 切り換え制御信号の入力端子 ３０ａ〜３０ｆ メモリ列 ３１ デコーダ制御部 ３２ バス ３３ サンプルホールド回路 ３４ サンプルホールドパルス入力端子 ３５ 読み出しタイミング微調整制御端子 ３６ メモリ読み出し用デコーダ ４１ コンデンサ ４２ 制御端子 ４３Ａ〜４３Ｃ 映像信号データ出力線 ４４ Ａ／Ｄ変換部 ４５ フレームメモリ ４６ Ｄ／Ａ変換部 ７１ ＨＳＲのスタートパルス（ＨＳＴ） ７２，７２−１，７２−２ ＨＳＲの二相クロックパル
ス（Ｈ１，Ｈ２） ８１ ＶＳＲのスタートパルス（ＶＳＴ） ８２，８２−１，８２−２ ＶＳＲのクロックパルス
（Ｖ１，Ｖ２） １３５〜１３７ トランジスタ １４０，１４１ ＡＮＤゲート １４２〜１４７ トランジスタ １５０ インバータ
Claims (16)
- 【請求項１】 複数の画素を複数のデータ信号線と複数
の走査信号線でマトリクス配線したカラー表示装置の駆
動回路において、３本の入力線から入力された１行分の
３原色映像信号を所定の期間ｔでサンプリングしメモリ
に書き込む入力手段と、あるｔ／２期間に前記３原色映
像信号を前記メモリから読み出して３本の出力線に出力
し、さらに前記あるｔ／２期間と別のｔ／２期間に前記
３原色映像信号を前記メモリから読み出して前記３本の
出力線に出力することができる出力手段と、を有するこ
とを特徴とするカラー表示装置の駆動回路。 - 【請求項２】 前記メモリはアナログメモリである請求
項１記載のカラー表示装置の駆動回路。 - 【請求項３】 前記所定の期間ｔは１水平走査期間であ
る請求項１記載のカラー表示装置の駆動回路。 - 【請求項４】 前記あるｔ／２期間と前記別のｔ／２期
間は連続している請求項１〜３いずれかに記載のカラー
表示装置の駆動回路。 - 【請求項５】 前記出力手段は、前記あるｔ／２期間と
前記別のｔ／２期間で３原色の組み合わせを変えて前記
３原色映像信号を前記３本の出力線に出力する請求項１
記載のカラー表示装置の駆動回路。 - 【請求項６】 前記出力手段は、前記あるｔ／２期間と
前記別のｔ／２期間で同じ３原色の映像信号を前記３本
の出力線に出力する請求項１記載のカラー表示装置の駆
動回路。 - 【請求項７】 前記カラー表示装置の画素の配置に合わ
せて、前記メモリから読み出すタイミングを微調整する
ことができる請求項１記載のカラー表示装置の駆動回
路。 - 【請求項８】 前記カラー表示装置の同じデータ配線に
接続されている隣接する２行の画素の色が異なっている
請求項５記載のカラー表示装置の駆動回路。 - 【請求項９】 前記カラー表示装置の同じデータ配線に
接続されている隣接する２行の画素の色が同じである請
求項６記載のカラー表示装置の駆動回路。 - 【請求項１０】 前記カラー表示装置の隣り合う２行間
の画素が１．５画素ずれている請求項８又は９記載のカ
ラー表示装置の駆動回路。 - 【請求項１１】 前記あるｔ／２期間と前記別のｔ／２
期間に出力される映像信号は、前記１．５画素のずれに
合わせて出力される請求項１０記載のカラー表示装置の
駆動回路。 - 【請求項１２】 前記入力手段が前記映像信号をサンプ
リングしメモリするｔ期間の後半のｔ／２期間が、前記
あるｔ／２期間と一致する請求項１記載のカラー表示装
置の駆動回路。 - 【請求項１３】 前記出力線に出力された映像信号は、
前記データ信号線にパラレルに出力される請求項１記載
のカラー表示装置の駆動回路。 - 【請求項１４】 奇数フィールドのｎ行目の映像信号は
２ｎ行と２ｎ＋１行の画素に書き込まれ、偶数フィール
ドのｎ行目の映像信号は２ｎ−１行と２ｎ行の画素に書
き込まれる請求項１記載のカラー表示装置の駆動回路。 - 【請求項１５】 前記カラー表示装置は、前記複数の画
素がそれぞれスイッチング素子を有するアクティブマト
リクス液晶表示装置である請求項１記載のカラー表示装
置の駆動回路。 - 【請求項１６】 前記スイッチング素子は、多結晶シリ
コンからなる薄膜トランジスタである請求項１５記載の
カラー表示装置の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15479196A JP3148972B2 (ja) | 1995-06-01 | 1996-05-28 | カラー表示装置の駆動回路 |
| US08/655,893 US5982347A (en) | 1995-06-01 | 1996-05-31 | Drive circuit for color display device |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-156648 | 1995-06-01 | ||
| JP7-156649 | 1995-06-01 | ||
| JP15664895 | 1995-06-01 | ||
| JP15664995 | 1995-06-01 | ||
| JP15479196A JP3148972B2 (ja) | 1995-06-01 | 1996-05-28 | カラー表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0950265A true JPH0950265A (ja) | 1997-02-18 |
| JP3148972B2 JP3148972B2 (ja) | 2001-03-26 |
Family
ID=27320732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15479196A Expired - Fee Related JP3148972B2 (ja) | 1995-06-01 | 1996-05-28 | カラー表示装置の駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5982347A (ja) |
| JP (1) | JP3148972B2 (ja) |
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-
1996
- 1996-05-28 JP JP15479196A patent/JP3148972B2/ja not_active Expired - Fee Related
- 1996-05-31 US US08/655,893 patent/US5982347A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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| JP3148972B2 (ja) | 2001-03-26 |
| US5982347A (en) | 1999-11-09 |
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