JPH0945902A - Manufacture of mos semiconductor device - Google Patents
Manufacture of mos semiconductor deviceInfo
- Publication number
- JPH0945902A JPH0945902A JP19630995A JP19630995A JPH0945902A JP H0945902 A JPH0945902 A JP H0945902A JP 19630995 A JP19630995 A JP 19630995A JP 19630995 A JP19630995 A JP 19630995A JP H0945902 A JPH0945902 A JP H0945902A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- forming
- gate
- region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、トレンチゲート型縦形
MOS FET(Metal Oxide Semiconductor FieldEffect Tran
sistor)、特にその配線構造に関する。BACKGROUND OF THE INVENTION The present invention relates to a trench gate type vertical type.
MOS FET (Metal Oxide Semiconductor FieldEffect Tran
sistor), and in particular its wiring structure.
【０００２】[0002]
【従来の技術】高集積化を図ったMOS FET 構造に、トレ
ンチゲート上を絶縁膜35で覆った縦形MOS FET(図３参
照) を複数形成し、一括して各トレンチゲートと接触す
るゲート電極を形成した構造がある。しかし、トレンチ
ゲートはPoly Si 膜36からなるため、上記構造をとると
抵抗が高くなる問題を有していた。そこで、実用化に際
しては、各MOSFETのゲート上に直接Al膜によるゲート電
極を形成する、配線を低抵抗化したタイプが主流となっ
ている。2. Description of the Related Art In a highly integrated MOS FET structure, a plurality of vertical MOS FETs (see FIG. 3) in which a trench gate is covered with an insulating film 35 are formed, and a gate electrode is brought into contact with each trench gate at once. There is a structure that formed. However, since the trench gate is made of the Poly Si film 36, the above structure has a problem that the resistance becomes high. Therefore, in practical use, a type in which a gate electrode is directly formed on the gate of each MOSFET by an Al film and a wiring has a low resistance is mainly used.
【０００３】図２(a) 乃至(h) は従来のゲート配線を低
抵抗化したトレンチゲート型縦形MOS FET の製造工程を
示した断面図である。 (1) 図２(a) のように、 N+ドレイン層20をエピタキシ
ャル成長したN 型エピタキシャル層21に、イオン注入に
よりP 型ベース領域22、 P+領域23、 N+ソース領域24を
形成した後、その表面にSi酸化膜25A を形成する。図２
(b) のように、Si 酸化膜25A パターニングし、これを
マスクにRIE によりN +ソース領域24からN 型エピタキ
シャル層21上部までを除去し、幅1 μm 程度のトレンチ
を形成し、Si酸化膜を除去する。2 (a) to 2 (h) are sectional views showing the manufacturing steps of a conventional trench gate type vertical MOS FET in which the resistance of a conventional gate wiring is reduced. (1) As shown in FIG. 2A, after the P type base region 22, P + region 23, and N + source region 24 are formed by ion implantation in the N type epitaxial layer 21 in which the N + drain layer 20 is epitaxially grown. , Si oxide film 25A is formed on the surface. FIG.
As shown in (b), the Si oxide film 25A is patterned, and using this as a mask, the N + source region 24 to the upper part of the N-type epitaxial layer 21 are removed by RIE to form a trench with a width of about 1 μm. To remove.
【０００４】(2) 図２(c) のように、熱酸化によりトレ
ンチ側面及び基板表面に約20〜100nm のSi酸化膜25Ｂを
形成した後、図２(d) のようにCVD 法により、トレンチ
を埋めるまで、不純物をドープしたPoly Si 膜26を堆積
する。(2) As shown in FIG. 2 (c), a Si oxide film 25B of about 20 to 100 nm is formed on the side surface of the trench and the surface of the substrate by thermal oxidation, and then, as shown in FIG. 2 (d), by a CVD method. An impurity-doped Poly Si film 26 is deposited until the trench is filled.
【０００５】(3) 図２(e) のように、Si酸化膜25B 表面
に堆積されたPoly Si 膜26をパターニングし、ゲート電
極と接触する上部をトレンチ幅より長くしたT 字型にゲ
ートを形成した後、数μm のSi酸化膜25を形成する。そ
して、所定パターニングしたレジストをマスクに、ソー
スコンタクト孔28a 、ゲートコンタクト孔29a を開孔
し、レジストを除去する。(3) As shown in FIG. 2 (e), the Poly Si film 26 deposited on the surface of the Si oxide film 25B is patterned to form a T-shaped gate in which the upper portion in contact with the gate electrode is longer than the trench width. After the formation, a Si oxide film 25 having a thickness of several μm is formed. Then, the source contact hole 28a and the gate contact hole 29a are opened using the resist having a predetermined pattern as a mask, and the resist is removed.
【０００６】(4) 図２(f) のように、表面にAl膜を形成
し、所定パターニングを行いソース電極28及びゲート電
極29を形成することにより、 従来のゲート電極配線を
低抵抗化したトレンチ型MOS FET が完成する。(4) As shown in FIG. 2 (f), an Al film is formed on the surface, and predetermined patterning is performed to form a source electrode 28 and a gate electrode 29, thereby reducing the resistance of the conventional gate electrode wiring. The trench type MOS FET is completed.
【０００７】[0007]
【発明が解決しようとする課題】従来のゲート電極配線
を低抵抗化したトレンチ型MOS FET は、トレンチの幅が
約1 μm と狭いため、ゲートコンタクト孔を形成する際
のマスク合わせずれを考慮し、ゲート電極と接するゲー
ト上部をトレンチ幅より長くとり、Ｉ字型からＴ字型に
形成することにより、ゲート電極とゲートとのコンタク
トを確実に形成していた。In the conventional trench type MOS FET having a low resistance of the gate electrode wiring, the width of the trench is as narrow as about 1 μm, so the mask misalignment at the time of forming the gate contact hole is taken into consideration. The contact between the gate electrode and the gate is reliably formed by making the upper portion of the gate in contact with the gate electrode longer than the trench width and forming the gate shape from I-shaped to T-shaped.
【０００８】そのため、トレンチゲート上部のトレンチ
幅以上の長さ分、基板を占める面積が大きくなり、素子
の高集積度が低下する問題を有していた。そこで、本発
明は、上記問題を解決し、トレンチ型縦形MOS FET の電
気的特性を維持した上で素子の高集積化を図ることを目
的とする。Therefore, there is a problem that the area occupied by the substrate is increased by a length equal to or larger than the trench width above the trench gate, and the high integration degree of the device is lowered. SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the above problems and to achieve high integration of the device while maintaining the electrical characteristics of the trench type vertical MOS FET.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明のMOS 型半導体装置の製造方法では、 第一
の導電型のドレイン領域と、このドレイン領域上に形成
された第二導電型のチャネル形成領域と、このチャネル
形成領域上に所定間隔をあけて形成されたソース領域を
有する半導体基板上に、第一の絶縁膜を形成する工程
と、この第一の絶縁膜、ソース領域、チャネル形成領域
及びドレイン領域の上部を除去することにより、この第
一の絶縁膜表面から前記ドレイン領域の上部までの深さ
を有し、且つ前記ソース領域内を貫通するトレンチを形
成する工程と、このトレンチの側面に第二の絶縁膜を形
成する工程と、この第一の絶縁膜表面を覆い前記トレン
チ内部を埋める様に第二の絶縁膜上に第一の導電層を形
成する工程と、第一の導電層を形成した後、第一の絶縁
膜上にある第一の導電層を除去し、トレンチ内に第一の
導電層の一部を残存させトレンチゲートを形成する工程
と、第一の導電層を除去した後、第一の絶縁膜の所定部
分を選択的に除去しソース領域の所定部分を露出させ、
ソースコンタクト孔を開孔する工程と、ソースコンタク
ト孔を形成した後、第二の導電層を形成し、この第二の
導電層をパターニングすることにより、ソース電極及び
ゲート電極を形成する工程とを有することを特徴とす
る。In order to achieve the above object, according to a method of manufacturing a MOS type semiconductor device of the present invention, a drain region of a first conductivity type and a second conductivity type formed on the drain region are provided. Forming a first insulating film on a semiconductor substrate having a channel forming region of a mold and a source region formed at a predetermined interval on the channel forming region, and the first insulating film and the source region. Forming a trench having a depth from the surface of the first insulating film to the upper part of the drain region and penetrating the inside of the source region by removing the upper part of the channel formation region and the drain region; A step of forming a second insulating film on a side surface of the trench, and a step of forming a first conductive layer on the second insulating film so as to cover the surface of the first insulating film and fill the inside of the trench. , First After forming the conductive layer, the step of removing the first conductive layer on the first insulating film and leaving a part of the first conductive layer in the trench to form the trench gate; After removing the layer, a predetermined portion of the first insulating film is selectively removed to expose a predetermined portion of the source region,
A step of forming a source contact hole, and a step of forming a source electrode and a gate electrode by forming a second conductive layer after forming the source contact hole and patterning the second conductive layer. It is characterized by having.
【００１０】尚、上記第一の導電層を除去する工程と、
ソースコンタクト孔を開孔する工程との間に、選択的に
第一の絶縁膜の上面を除去し、第一の導電膜の上端を第
一の絶縁膜の主表面より上部にする工程を有することを
特徴とする。Incidentally, a step of removing the first conductive layer,
Between the step of opening the source contact hole and the step of selectively removing the upper surface of the first insulating film so that the upper end of the first conductive film is located above the main surface of the first insulating film. It is characterized by
【００１１】[0011]
【作用】製造工程において、ゲート・ソース間を分離す
る絶縁膜を形成した後、トレンチゲートを形成する。こ
の時点で、トレンチゲート表面が出ているため、この表
面にAl膜を成膜後、パターニングをすることによりゲー
ト電極が形成できる。In the manufacturing process, the trench gate is formed after forming the insulating film separating the gate and the source. Since the surface of the trench gate is exposed at this point, the gate electrode can be formed by patterning after forming an Al film on this surface.
【００１２】よって、トレンチゲートとの電気的接続を
とるために行なう、ゲートコンタクト孔を開孔する工程
は必要なく、従来のように開孔時にマスク合わせずれを
考慮し、電極とコンタクトするゲート上部をトレンチ幅
より長くとる必要はない。よって、従来より、高集積化
を行なう事ができる。Therefore, the step of opening the gate contact hole for making electrical connection with the trench gate is not necessary, and the mask upper portion contacting the electrode is taken into consideration in consideration of mask misalignment at the time of opening unlike the conventional case. Need not be longer than the trench width. Therefore, higher integration can be achieved than ever before.
【００１３】[0013]
【実施例】以下、図面を参照して本発明の半導体装置の
製造方法を説明する。図１(a) 乃至(g) は、本発明の第
一の実施例にかかる半導体装置の製造工程を示した概略
断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings. 1A to 1G are schematic cross-sectional views showing a manufacturing process of a semiconductor device according to the first embodiment of the present invention.
【００１４】(1) 図1(a)のように、 N+ドレイン層10を
エピタキシャル成長したN 型エピタキシャル層11に、イ
オン注入によりP 型ベース領域12、 P+領域13、 N+ソー
ス領域14を形成した後、その表面に順に約1 μｍのSi酸
化膜25A 、その表面所定パターニングを行なったSi酸化
膜パターンを形成する。このSi酸化膜パターンをマスク
に、図１(b) のようにRIE によりSi酸化膜表面からN +
領域上部までを除去し、約1 μｍの幅のトレンチを形成
し、Si酸化膜パターンを除去する。(1) As shown in FIG. 1 (a), a P type base region 12, a P + region 13, and an N + source region 14 are formed by ion implantation on an N type epitaxial layer 11 on which an N + drain layer 10 is epitaxially grown. After the formation, a Si oxide film 25A having a thickness of about 1 μm is sequentially formed on the surface, and a Si oxide film pattern having the surface subjected to predetermined patterning is formed. Using this Si oxide film pattern as a mask, RIE is performed to remove N + from the Si oxide film surface as shown in FIG. 1 (b).
The upper part of the region is removed, a trench with a width of about 1 μm is formed, and the Si oxide film pattern is removed.
【００１５】(2) 図1(c)のように、熱酸化によりトレン
チ側面にSi酸化膜15B を約20〜100nm まで形成した後、
図１(d) のようにCVD 法により、トレンチを埋めるま
で、不純物をドープしたPoly Si 膜16を堆積する。(2) As shown in FIG. 1 (c), after a Si oxide film 15B is formed on the side surface of the trench by thermal oxidation to a thickness of about 20 to 100 nm,
As shown in FIG. 1D, a CVD method is used to deposit an impurity-doped Poly Si film 16 until the trench is filled.
【００１６】(3) 図１(e) のように、Si酸化膜15B の主
表面以上に堆積されたPoly Si 膜16を除去した後、図1
（f ）のように、所定パターニングしたレジストをマス
クに、ソースコンタクト孔19a を開孔し、レジストを除
去する。(3) As shown in FIG. 1E, after removing the Poly Si film 16 deposited over the main surface of the Si oxide film 15B,
As shown in (f), the source contact hole 19a is opened using the resist having a predetermined pattern as a mask, and the resist is removed.
【００１７】(4) 図１(g) のように、表面にAl膜を形成
し、所定パターニングを行いソース電極18及びゲート電
極19を形成することにより、本発明のトレンチゲート型
縦形MOS FET が得られる。(4) As shown in FIG. 1 (g), an Al film is formed on the surface of the trench gate type vertical MOS FET of the present invention by forming a source electrode 18 and a gate electrode 19 by predetermined patterning. can get.
【００１８】本発明の製造工程によれば、ゲート電極と
接するゲート上部の形状をトレンチ幅より長くとったT
字型でなく、トレンチ幅のままにしたI 字型にできる。
従って、素子の高集積化が行なえる。According to the manufacturing process of the present invention, the shape of the upper portion of the gate in contact with the gate electrode is set to be longer than the trench width.
Instead of a letter-shape, it can be an I-shape with the trench width left unchanged.
Therefore, high integration of the device can be achieved.
【００１９】単純に概算すれば、トレンチ上部において
従来のトレンチ幅以上の部分だけ省スペース化が図れ
る。例えば、トレンチ幅を1 μm 、コンタクト孔を2 μ
m 、トレンチ・ソースコンタクト孔の間を1 μｍ、従来
のT 字型トレンチの上部の長さを3 μｍとすると、約14
% の省スペース化が行なえる。A simple approximation makes it possible to save space in the upper part of the trench, which is larger than the conventional trench width. For example, a trench width of 1 μm and a contact hole of 2 μm
m, the distance between the trench and the source contact hole is 1 μm, and the length of the upper part of the conventional T-shaped trench is 3 μm.
You can save space by%.
【００２０】また、Al膜を形成する前のゲートコンタク
ト孔周辺の断面形状は、従来に比べ段差が減少してい
る。よって、Al膜の形成後、電極をきる際のリソグラフ
ィーの精度が向上し、ゲート電極のパターニングの精度
が向上する。In addition, the cross-sectional shape around the gate contact hole before forming the Al film has a step difference smaller than that of the prior art. Therefore, after forming the Al film, the accuracy of lithography when cutting the electrode is improved, and the accuracy of patterning the gate electrode is improved.
【００２１】次に、第一の実施例の応用例を以下に述べ
る、尚、第一の実施例と同じ部分については説明を割愛
する。図１(f) と図１(g) との間に、図1(h)のようにド
ライエッチング法またはウエットエッチング法を用いて
酸化 Si 膜を選択的に薄く除去する。除去に当たって
は、不純物をドープしたPoly Si 膜16に対する酸化Si膜
の選択比が高ければ、エッチング方法は特に問わない。Next, an application example of the first embodiment will be described below, and the description of the same parts as those of the first embodiment will be omitted. Between FIG. 1 (f) and FIG. 1 (g), the Si oxide film is selectively thinly removed by dry etching or wet etching as shown in FIG. 1 (h). The removal method is not particularly limited as long as the selection ratio of the Si oxide film to the impurity-doped Poly Si film 16 is high.
【００２２】これによれば、ゲート電極19と接触する、
トレンチゲートの表面積が増大するため、第一の実施例
と比べ、ゲートのコンタクトをさらに良好にすることが
できる。According to this, the gate electrode 19 is contacted,
Since the surface area of the trench gate is increased, the contact of the gate can be further improved as compared with the first embodiment.
【００２３】尚、本発明は、第１の実施例及びその応用
例では、Ｎチャネルのトレンチゲート型縦形MOS FET に
ついての例を示したが、本発明が他の構造のトレンチゲ
ート型縦形MOS FET できることは当然である。又、Al膜
のかわりに、AlSi、AlSiCuなどAlを含有するものを使用
しても良く、好ましくは、抵抗値の低い素材であれば良
い。Although the present invention shows an example of an N-channel trench gate type vertical MOS FET in the first embodiment and its application example, the present invention is a trench gate type vertical MOS FET having another structure. Of course you can. Further, instead of the Al film, a material containing Al such as AlSi or AlSiCu may be used, and preferably, a material having a low resistance value may be used.
【００２４】[0024]
【発明の効果】本発明は、上述のように構成されている
ので、低抵抗化したゲート電極配線のトレンチゲート型
縦形MOS FET の高集積化を行なう事ができる。Since the present invention is configured as described above, it is possible to highly integrate a trench gate type vertical MOS FET having a low resistance gate electrode wiring.
【図１】(a) 乃至(g) は、本発明の第一の実施例のトレ
ンチゲート型縦形MOSFET の製造工程を示す概略断面
図。(h) は、本発明の第一の実施例の応用例にかかる半
導体装置の特徴的な製造工程を示した概略断面図。1A to 1G are schematic cross-sectional views showing a manufacturing process of a trench gate type vertical MOSFET according to a first embodiment of the present invention. (h) is a schematic sectional view showing a characteristic manufacturing process of a semiconductor device according to an application example of the first embodiment of the present invention.
【図２】(a) 乃至(h) は、従来のゲート電極配線の抵抗
を低下させたトレンチゲート型縦形MOS FET の製造工程
を示す概略断面図。2 (a) to (h) are schematic cross-sectional views showing a manufacturing process of a conventional trench gate type vertical MOS FET in which the resistance of a conventional gate electrode wiring is reduced.
【図３】従来のゲート電極配線の抵抗が高いトレンチゲ
ート型縦形MOS FET を示す概略断面図。FIG. 3 is a schematic cross-sectional view showing a conventional trench gate type vertical MOS FET in which the resistance of the gate electrode wiring is high.
10、20 ドレイン層 11、21 エピタキシャル層 12、22 ベース領域 13、23 P+領域 14、24 ソース領域 15、25 Si酸化膜 16、26 Poly Si 膜 18、28 ソース電極 18a 、28a ソースコンタクト孔 19、29 ゲート電極 29a ゲートコンタクト孔10, 20 Drain layer 11, 21 Epitaxial layer 12, 22 Base region 13, 23 P + region 14, 24 Source region 15, 25 Si oxide film 16, 26 Poly Si film 18, 28 Source electrode 18a, 28a Source contact hole 19 , 29 Gate electrode 29a Gate contact hole
Claims (2)
レイン領域上に形成された第二導電型のチャネル形成領
域と、このチャネル形成領域上に所定間隔をあけて形成
されたソース領域を有する半導体基板上に、第一の絶縁
膜を形成する工程と、 この第一の絶縁膜、ソース領域、チャネル形成領域及び
ドレイン領域の上部を除去することにより、この第一の
絶縁膜表面から前記ドレイン領域の上部までの深さを有
し、且つ前記ソース領域内を貫通するトレンチを形成す
る工程と、 このトレンチの側面に第二の絶縁膜を形成する工程と、 この第一の絶縁膜表面を覆い前記トレンチ内部を埋める
様に第二の絶縁膜上に第一の導電層を形成する工程と、 第一の導電層を形成した後、第一の絶縁膜上にある第一
の導電層を除去し、トレンチ内に第一の導電層の一部を
残存させトレンチゲートを形成する工程と、 第一の導電層を除去した後、第一の絶縁膜の所定部分を
選択的に除去しソース領域の所定部分を露出させ、ソー
スコンタクト孔を開孔する工程と、 ソースコンタクト孔を形成した後、第二の導電層を形成
し、この第二の導電層をパターニングすることにより、
ソース電極及びゲート電極を形成する工程とを有するこ
とを特徴とするMOS 型半導体装置の製造方法。1. A drain region of the first conductivity type, a channel formation region of the second conductivity type formed on the drain region, and a source region formed at a predetermined interval on the channel formation region. A step of forming a first insulating film on a semiconductor substrate having the above, and removing the upper parts of the first insulating film, the source region, the channel forming region and the drain region from the surface of the first insulating film. Forming a trench having a depth to the upper part of the drain region and penetrating the inside of the source region; forming a second insulating film on a side surface of the trench; A step of forming a first conductive layer on the second insulating film so as to cover the inside of the trench, and a first conductive layer on the first insulating film after forming the first conductive layer. Remove the first in the trench Forming a trench gate by leaving a part of the conductive layer, and removing the first conductive layer, selectively removing a predetermined portion of the first insulating film to expose a predetermined portion of the source region, By forming a contact hole and forming a source contact hole, forming a second conductive layer, and patterning the second conductive layer,
A step of forming a source electrode and a gate electrode.
ースコンタクト孔を開孔する工程との間に、選択的に第
一の絶縁膜の上面を除去し、第一の導電膜の上端を第一
の絶縁膜の主表面より上部にする工程を有することを特
徴とする請求項１記載のMOS 型半導体装置の製造方法。2. The upper surface of the first insulating film is selectively removed between the step of removing the first conductive layer and the step of opening the source contact hole to form the first conductive film. 2. The method for manufacturing a MOS type semiconductor device according to claim 1, further comprising the step of setting an upper end of the first insulating film above a main surface of the first insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19630995A JP3325432B2 (en) | 1995-08-01 | 1995-08-01 | MOS type semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19630995A JP3325432B2 (en) | 1995-08-01 | 1995-08-01 | MOS type semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945902A true JPH0945902A (en) | 1997-02-14 |
| JP3325432B2 JP3325432B2 (en) | 2002-09-17 |
Family
ID=16355670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19630995A Expired - Fee Related JP3325432B2 (en) | 1995-08-01 | 1995-08-01 | MOS type semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325432B2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017697A (en) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | Semiconductor device |
| JP2003517725A (en) * | 1999-08-10 | 2003-05-27 | イノベイティブ・テクノロジー・ライセンシング・エルエルシー | Unipolar field-effect transistor |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| JP2007088010A (en) * | 2005-09-20 | 2007-04-05 | Denso Corp | Semiconductor device and its manufacturing method |
| JP2008166707A (en) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | Method for manufacturing trench gate MOS device |
| KR100967678B1 (en) * | 2007-11-22 | 2010-07-07 | 주식회사 하이닉스반도체 | Semiconductor device with vertical transistor and manufacturing method thereof |
| JP2014523135A (en) * | 2011-07-14 | 2014-09-08 | アーベーベー・テヒノロギー・アーゲー | Insulated gate bipolar transistor |
-
1995
- 1995-08-01 JP JP19630995A patent/JP3325432B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| JP2003517725A (en) * | 1999-08-10 | 2003-05-27 | イノベイティブ・テクノロジー・ライセンシング・エルエルシー | Unipolar field-effect transistor |
| JP2003017697A (en) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | Semiconductor device |
| JP2007088010A (en) * | 2005-09-20 | 2007-04-05 | Denso Corp | Semiconductor device and its manufacturing method |
| JP2008166707A (en) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | Method for manufacturing trench gate MOS device |
| KR100967678B1 (en) * | 2007-11-22 | 2010-07-07 | 주식회사 하이닉스반도체 | Semiconductor device with vertical transistor and manufacturing method thereof |
| JP2014523135A (en) * | 2011-07-14 | 2014-09-08 | アーベーベー・テヒノロギー・アーゲー | Insulated gate bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3325432B2 (en) | 2002-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1179787A (en) | Method of fabricating a semiconductor device | |
| JP2000164830A (en) | Method for manufacturing semiconductor memory device | |
| JPH05304297A (en) | Power semiconductor device and manufacturing method thereof | |
| JP2003224262A (en) | Vertical transistor and method of manufacturing the same | |
| KR20050085607A (en) | Method of manufactoring a trench-gate semiconductor device | |
| JP3229665B2 (en) | Method of manufacturing MOSFET | |
| US4939154A (en) | Method of fabricating an insulated gate semiconductor device having a self-aligned gate | |
| JPH03178135A (en) | Insulated gate field effect transistor manufacturing method | |
| KR940007654B1 (en) | Method of fabricating a nonvolatile semiconductor memory device | |
| JP3325432B2 (en) | MOS type semiconductor device and method of manufacturing the same | |
| JPH0235461B2 (en) | ||
| KR20050085609A (en) | Method of manufacture of a trench-gate semiconductor device | |
| JPS6010754A (en) | Semiconductor device and manufacture thereof | |
| JPH03138930A (en) | Field effect transistor with polysilicon window pad | |
| JPS5923475B2 (en) | Method for forming electrodes for semiconductor devices | |
| JP2672596B2 (en) | Method for manufacturing semiconductor device | |
| JPH06163905A (en) | Fabrication of insulated gate semiconductor | |
| JPH05226466A (en) | Manufacture of semiconductor device | |
| JPS63227059A (en) | Semiconductor device and manufacture thereof | |
| JPS6237543B2 (en) | ||
| JP2516429B2 (en) | Method for manufacturing semiconductor device | |
| JPS6221270A (en) | Manufacture of semiconductor device | |
| JPS5975667A (en) | Manufacture of semiconductor device | |
| JPH1126756A (en) | Manufacture of semiconductor device | |
| US5629218A (en) | Method for forming a field-effect transistor including a mask body and source/drain contacts |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20080705 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090705 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20100705 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110705 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20120705 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130705 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |