JPH0936729A - Semiconductor device - Google Patents
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- JPH0936729A JPH0936729A JP7201670A JP20167095A JPH0936729A JP H0936729 A JPH0936729 A JP H0936729A JP 7201670 A JP7201670 A JP 7201670A JP 20167095 A JP20167095 A JP 20167095A JP H0936729 A JPH0936729 A JP H0936729A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、詳細には、論理回路とその論理回路の出力レベルを
補正するレベル補正回路からなる半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a logic circuit and a level correction circuit for correcting the output level of the logic circuit.
【０００２】[0002]
【従来の技術】従来、半導体装置で構成された論理回路
には、ＣＭＯＳスタティック論理回路などがある。この
ＣＭＯＳスタティック論理回路は、動作余裕が大きく、
設計が簡単で、そのままスケーリングができ、直流電流
が流れないことから広く集積回路に使われている。しか
し、このＣＭＯＳスタティック論理回路は、トランジス
タ数が多く、集積度に難点があるため、少ないトランジ
スタ数で論理回路を構成することが要請されている。2. Description of the Related Art Conventionally, there is a CMOS static logic circuit or the like as a logic circuit composed of a semiconductor device. This CMOS static logic circuit has a large operation margin,
It is widely used in integrated circuits because of its simple design, direct scaling, and no direct current. However, since this CMOS static logic circuit has a large number of transistors and has a difficulty in integration, it is required to configure the logic circuit with a small number of transistors.
【０００３】そこで、現在は、低消費電力性と、高い処
理性能、および高集積化を同時に達成する論理回路とし
て、パス・トランジスタ・ロジック（Pass-transistor
Logic）回路が注目されている。このパス・トランジス
タ・ロジック回路は、「Ｈ」レベルの信号でも、「Ｌ」
レベルの信号でも駆動できることに特徴がある。Therefore, at present, as a logic circuit which simultaneously achieves low power consumption, high processing performance, and high integration, a pass-transistor logic (Pass-transistor) is used.
Logic) circuit is attracting attention. This pass-transistor logic circuit allows you to select "L" even if the signal is at "H" level.
It is characterized by being able to drive even level signals.
【０００４】例えば、図６は、従来のコンプリメンタリ
ー・パス・トランジスタ・ロジック（ＣＰＬ：Compleme
ntary Pass-transistor Logic）１回路の構成を示す図
である。図６に示すように、ＣＰＬ１は、例えば、ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク２
と、ＣＭＯＳインバータ回路３とで構成されている。For example, FIG. 6 shows a conventional complementary pass transistor logic (CPL).
FIG. 3 is a diagram showing the configuration of one ntary Pass-transistor Logic) circuit. As shown in FIG. 6, CPL1 is, for example, nM.
OS pass transistor logic network 2
And a CMOS inverter circuit 3.
【０００５】そして、上記ｎＭＯＳパス・トランジスタ
・ロジック・ネットワーク２は、「Ｈ」レベルの信号を
通すと、ここから出力される「Ｈ」レベルが電源電圧Ｖ
ddよりもｎＭＯＳのしきい値電圧分だけ低下する。この
ため、パス・トランジスタ・ロジック・ネットワーク２
の出力段には、ＣＭＯＳインバータ回路３を付加して、
低下した論理レベルを元に戻すとともに、負荷の駆動力
を増強している。When the nMOS pass transistor logic network 2 passes an "H" level signal, the "H" level output from the nMOS pass transistor logic network 2 becomes the power supply voltage V.
It is lower than dd by the threshold voltage of the nMOS. Therefore, the pass transistor logic network 2
A CMOS inverter circuit 3 is added to the output stage of
It restores the lowered logic level and enhances the driving force of the load.
【０００６】ところが、上記ＣＭＯＳインバータ回路３
は、図７に示すように、ｐＭＯＳトランジスタ４とｎＭ
ＯＳトランジスタ５とで構成されており、ＣＭＯＳイン
バータ回路３の動作時にｎＭＯＳトランジスタ５が完全
にオフできなくなって、スタティック電流が流れたり、
また、電源電圧が低下すると、ＣＭＯＳインバータの動
作余裕がなくなる。However, the CMOS inverter circuit 3 described above
Is the pMOS transistor 4 and nM as shown in FIG.
The nMOS transistor 5 cannot be completely turned off when the CMOS inverter circuit 3 operates, and a static current flows.
Further, when the power supply voltage decreases, the operating margin of the CMOS inverter disappears.
【０００７】そこで、従来のＣＰＬ１は、図６に示すよ
うに、ｐＭＯＳ交差ラッチ回路６をさらに付加して、出
力される「Ｈ」レベルを電源電圧Ｖddに補正することが
行われている。Therefore, in the conventional CPL 1, as shown in FIG. 6, a pMOS cross latch circuit 6 is further added to correct the output "H" level to the power supply voltage Vdd.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、図６に示すように、
論理回路のパス・トランジスタ・ロジック・ネットワー
ク２が同一導電型のｎＭＯＳ（あるいは、ｐＭＯＳで構
成することもできる）トランジスタのみで構成されてい
るにも関わらず、その出力段には出力レベル低下を防止
するためのＣＭＯＳインバータ回路３が設けられるとと
もに、そのＣＭＯＳインバータ回路３の出力レベルを補
正するためのｐＭＯＳ交差ラッチ回路６をさらに設ける
必要があった。これは、パス・トランジスタ・ロジック
を作成する基板上にｎＭＯＳとｐＭＯＳの両方の導電型
からなるトランジスタを作り込むことになるため、配線
や素子構造が複雑となり、回路面積が大きくなるととも
に、イオンドーピング回数やマスク枚数が増加して、製
造コストが高くなるという問題があった。However, in such a conventional semiconductor device, as shown in FIG.
Although the pass transistor logic network 2 of the logic circuit is composed of only nMOS (or pMOS) transistors of the same conductivity type, the output level is prevented from lowering in the output stage. It is necessary to provide the CMOS inverter circuit 3 for this purpose and further provide the pMOS cross latch circuit 6 for correcting the output level of the CMOS inverter circuit 3. This means that transistors of both nMOS and pMOS conductivity types will be formed on the substrate on which the pass transistor logic is created, which will complicate the wiring and element structure, increase the circuit area, and increase the ion doping. There has been a problem that the number of times and the number of masks are increased and the manufacturing cost is increased.
【０００９】そこで、本発明は、上記課題に鑑みてなさ
れたものであって、論理回路や論理回路の出力レベルを
補正するレベル補正回路を、ｐＭＯＳあるいはｎＭＯＳ
のような同一導電型のＭＯＳトランジスタで構成するこ
とで、製造工程数が少なく、配線構造を簡略化して高集
積化するとともに、適正な出力レベルが得られる半導体
装置を提供することを目的としている。Therefore, the present invention has been made in view of the above problems, and a pMOS or nMOS is provided as a logic circuit or a level correction circuit for correcting the output level of the logic circuit.
It is an object of the present invention to provide a semiconductor device in which the number of manufacturing steps is small, the wiring structure is simplified and highly integrated, and an appropriate output level is obtained by using MOS transistors of the same conductivity type as described above. .
【００１０】[0010]
【課題を解決するための手段】請求項１記載の半導体装
置は、ＭＯＳトランジスタで構成される論理回路と、該
論理回路の出力レベルを補正するレベル補正回路と、を
備え、前記論理回路と前記レベル補正回路とを構成する
ＭＯＳトランジスタが同一導電型であることを特徴とす
る。従って、論理回路とレベル補正回路で使用するＭＯ
Ｓトランジスタを同一導電型に統一したため、イオンド
ーピング回数とマスク枚数とが少なくできて、製造コス
トが低減化し、配線構造が簡略化されて高集積化すると
ともに、適正な出力レベルを得ることができる。According to another aspect of the present invention, there is provided a semiconductor device comprising: a logic circuit composed of MOS transistors; and a level correction circuit for correcting an output level of the logic circuit. The MOS transistors forming the level correction circuit are of the same conductivity type. Therefore, the MO used in the logic circuit and the level correction circuit
Since the S-transistors are unified to have the same conductivity type, the number of times of ion doping and the number of masks can be reduced, the manufacturing cost can be reduced, the wiring structure can be simplified and highly integrated, and an appropriate output level can be obtained. .
【００１１】また、請求項２記載の半導体装置は、前記
論理回路が、ローレベルあるいはハイレベルの何れの入
力レベルでも駆動できるパス・トランジスタ・ロジック
回路で構成されていてもよい。従って、論理回路にパス
・トランジスタ・ロジックを用いた場合は、一層の低消
費電力性と、動作速度の高速化と、高集積化を図ること
が可能となり、同一導電型のＭＯＳトランジスタを使っ
た相乗効果が得られる。In the semiconductor device according to the second aspect, the logic circuit may be composed of a pass transistor logic circuit which can be driven at any input level of low level and high level. Therefore, when the pass transistor logic is used for the logic circuit, it is possible to achieve further lower power consumption, higher operating speed, and higher integration, and the same conductivity type MOS transistor is used. A synergistic effect is obtained.
【００１２】また、請求項３記載の半導体装置は、前記
レベル補正回路が、同一導電型のＭＯＳトランジスタか
らなるインバータ回路と、該インバータ回路を構成する
ＭＯＳトランジスタのゲート部に同一導電型のＭＯＳト
ランジスタとコンデンサとからなり、前記インバータ回
路のＭＯＳトランジスタのゲート電位の変動を補償する
ゲート電位補償回路とを備えるようにしてもよい。従っ
て、レベル補正回路は、インバータ回路によりパス・ト
ランジスタ・ロジックからの入力レベルを補正し、さら
に、そのインバータ回路のＭＯＳトランジスタのゲート
電位の変動を、ブートストラップ法のＭＯＳトランジス
タとコンデンサとを使ったゲート電位補償回路により補
償することにより、出力レベルを適正なレベルに補正す
ることができる。According to another aspect of the semiconductor device of the present invention, the level correction circuit includes an inverter circuit composed of MOS transistors of the same conductivity type, and a MOS transistor of the same conductivity type in the gate portion of the MOS transistors forming the inverter circuit. And a capacitor, and a gate potential compensating circuit for compensating the variation of the gate potential of the MOS transistor of the inverter circuit may be provided. Therefore, the level correction circuit corrects the input level from the pass transistor logic by the inverter circuit, and further uses the MOS transistor and the capacitor of the bootstrap method to change the gate potential of the MOS transistor of the inverter circuit. By compensating with the gate potential compensation circuit, the output level can be corrected to an appropriate level.
【００１３】また、請求項４記載の半導体装置は、前記
インバータ回路が、同一導電型のＭＯＳトランジスタの
ソースもしくはドレインが電源からグラウンドに向かっ
て少なくとも２個直列に接続された第１および第２のＭ
ＯＳトランジスタと、前記第１および第２のＭＯＳトラ
ンジスタの接続部に接続された第１の出力端部と、同一
導電型のＭＯＳトランジスタのソースもしくはドレイン
が電源からグラウンドに向かって少なくとも２個直列に
接続された第３および第４のＭＯＳトランジスタと、前
記第３および第４のＭＯＳトランジスタの接続部に接続
された第２の出力端部と、を備え、前記ゲート電位保持
回路が、出力端が前記第１または第２のＭＯＳトランジ
スタのゲートに接続された第５のＭＯＳトランジスタ
と、一端が前記第１および第２のＭＯＳトランジスタの
接続部に接続され、他端が前記第５のＭＯＳトランジス
タの出力端に接続された第１のコンデンサと、出力端が
前記第３または第４のＭＯＳトランジスタのゲートに接
続された第６のＭＯＳトランジスタと、一端が前記第３
および第４のＭＯＳトランジスタの接続部に接続され、
他端が前記第６のＭＯＳトランジスタの出力端に接続さ
れた第２のコンデンサと、を備えていてもよい。According to another aspect of the semiconductor device of the present invention, in the inverter circuit, at least two sources or drains of MOS transistors of the same conductivity type are connected in series from the power supply to the ground. M
An OS transistor, a first output end connected to the connection of the first and second MOS transistors, and at least two sources or drains of the same conductivity type MOS transistor are connected in series from the power supply to the ground. The third and fourth MOS transistors connected to each other and the second output end connected to the connection between the third and fourth MOS transistors are provided. A fifth MOS transistor connected to the gate of the first or second MOS transistor, one end of which is connected to the connecting portion of the first and second MOS transistors, and the other end of which is the fifth MOS transistor. A first capacitor connected to the output terminal and a sixth MO whose output terminal is connected to the gate of the third or fourth MOS transistor. And a transistor, wherein one end third
And a connection portion of the fourth MOS transistor,
A second capacitor having the other end connected to the output end of the sixth MOS transistor.
【００１４】また、請求項５記載の半導体装置は、前記
ＭＯＳトランジスタがｎ型のＭＯＳトランジスタでのみ
構成されていてもよい。Further, in the semiconductor device according to the fifth aspect, the MOS transistor may be composed of only an n-type MOS transistor.
【００１５】また、請求項６記載の半導体装置は、前記
ＭＯＳトランジスタの半導体層が単結晶シリコンで構成
されていてもよい。In the semiconductor device according to claim 6, the semiconductor layer of the MOS transistor may be made of single crystal silicon.
【００１６】[0016]
【発明の実施の形態】以下、本発明の半導体装置の実施
の形態を図面に基づいて説明する。図１〜図５は、本発
明の半導体装置である論理回路の実施の形態を示す図で
ある。ここでは、半導体装置を構成する論理回路にパス
・トランジスタ・ロジックが用いられ、この論理回路を
構成する全てのトランジスタに同一導電型のｎＭＯＳト
ランジスタ、あるいは、論理回路を構成する全てのトラ
ンジスタにｐＭＯＳトランジスタを使って実施したもの
である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a semiconductor device of the present invention will be described below with reference to the drawings. 1 to 5 are diagrams showing an embodiment of a logic circuit which is a semiconductor device of the present invention. Here, a pass transistor logic is used for a logic circuit that constitutes a semiconductor device, and all transistors that constitute this logic circuit have the same conductivity type nMOS transistors, or all transistors that constitute the logic circuit are pMOS transistors. It was carried out using.
【００１７】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る論理回路１１の構成を示す図であ
る。図１に示すように、第１の実施の形態の論理回路１
１は、ｎＭＯＳパス・トランジスタ・ロジック・ネット
ワーク（Pass-transistor Logic Network）１２と、ｎ
ＭＯＳインバータ回路１３とで構成されている。(First Embodiment) FIG. 1 is a diagram showing a configuration of a logic circuit 11 according to a first embodiment of the present invention. As shown in FIG. 1, the logic circuit 1 of the first embodiment
1 is an nMOS pass-transistor logic network 12 and n
It is composed of a MOS inverter circuit 13.
【００１８】ｎＭＯＳパス・トランジスタ・ロジック・
ネットワーク１２は、従来のＣＭＯＳスタティック論理
回路のようにゲート・レベルで論理を合成するのではな
く、トランジスタ・レベルで論理を合成する論理回路で
ある。このパス・トランジスタ・ロジックは、現在、Ｃ
ＡＤ（ Computer Aided Design）などにより論理回路を
自動合成することが可能であって、構成されるトランジ
スタ数を最小数に近づけることができる。このため、消
費電力が低減され、回路面積が小さく、高速動作し、低
コスト化することが可能な論理回路とすることができ
る。また、パス・トランジスタ・ロジックは、「Ｈ」レ
ベルでも「Ｌ」レベルでも駆動することができる点に特
徴がある。NMOS pass transistor logic
The network 12 is a logic circuit that synthesizes logic at the transistor level, instead of synthesizing logic at the gate level as in the conventional CMOS static logic circuit. This pass transistor logic is currently C
A logic circuit can be automatically synthesized by AD (Computer Aided Design) or the like, and the number of transistors configured can be brought close to the minimum number. Therefore, a logic circuit which consumes less power, has a small circuit area, operates at high speed, and can be manufactured at low cost can be provided. Further, the pass transistor logic is characterized in that it can be driven at "H" level or "L" level.
【００１９】図１に示すパス・トランジスタ・ロジック
・ネットワーク１２は、複数のｎＭＯＳトランジスタが
それぞれ接続されていて、各ゲートとドレインから入力
される論理の組み合わせを変えることにより、所望の論
理回路を自由に構成することができる。例えば、アンド
・ナンド回路、オア・ノア回路、エクスクルシブ・オア
・ノア回路等を、ここでは４個のｎＭＯＳトランジスタ
を使って容易に構成することができる。In the pass transistor logic network 12 shown in FIG. 1, a plurality of nMOS transistors are connected to each other, and a desired logic circuit can be freely changed by changing a combination of logics input from respective gates and drains. Can be configured to. For example, an AND-NAND circuit, an OR-NOA circuit, an exclusive OR-NOR circuit, etc. can be easily configured by using four nMOS transistors.
【００２０】ｎＭＯＳインバータ回路１３は、上記ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられ、パス・トランジスタ・ロジック・
ネットワーク１２からの出力レベルを適正なレベルに補
正するレベル補正回路である。パス・トランジスタ・ロ
ジック・ネットワーク１２に「Ｈ」レベルの信号を通す
と、ここから出力される「Ｈ」レベルが電源電圧Ｖddよ
りもｎＭＯＳのしきい値電圧分だけ低下する。このた
め、パス・トランジスタ・ロジック・ネットワーク１２
の出力段には、ｎＭＯＳインバータ回路１３を付加し
て、低下した論理レベルを元に戻している。本発明の特
徴的な構成は、このｎＭＯＳインバータ回路１３にあ
り、これを図２〜図４を使って説明する。The nMOS inverter circuit 13 has the above-mentioned nM
OS pass transistor logic network 12
Is provided in the output stage of the pass transistor logic
This is a level correction circuit that corrects the output level from the network 12 to an appropriate level. When an "H" level signal is passed through the pass transistor logic network 12, the "H" level output from the pass transistor logic network 12 becomes lower than the power supply voltage Vdd by the threshold voltage of the nMOS. Therefore, the pass transistor logic network 12
An nMOS inverter circuit 13 is added to the output stage of to restore the lowered logic level to the original level. The characteristic configuration of the present invention is the nMOS inverter circuit 13, which will be described with reference to FIGS.
【００２１】図２は、ｎＭＯＳインバータ回路１３の具
体的な回路構成例を示す図であり、図３は、図２のｎＭ
ＯＳインバータ回路１３のシンボルを示す図であり、図
４は、図２のｎＭＯＳインバータ回路１３の入力信号と
出力信号の波形図である。FIG. 2 is a diagram showing a specific circuit configuration example of the nMOS inverter circuit 13, and FIG. 3 is an nM circuit of FIG.
FIG. 4 is a diagram showing a symbol of the OS inverter circuit 13, and FIG. 4 is a waveform diagram of an input signal and an output signal of the nMOS inverter circuit 13 of FIG.
【００２２】まず、構成を説明する。図２に示すよう
に、第１の実施の形態における特徴は、上記したパス・
トランジスタ・ロジックと同一導電型のトランジスタに
よってｎＭＯＳインバータ回路１３が構成されており、
ｎＭＯＳインバータ回路１３は、さらに２つのインバー
タ回路１４、１５に分けられる。First, the configuration will be described. As shown in FIG. 2, the feature of the first embodiment is that the path
The nMOS inverter circuit 13 is composed of transistors of the same conductivity type as the transistor logic,
The nMOS inverter circuit 13 is further divided into two inverter circuits 14 and 15.
【００２３】そこで、インバータ回路１４は、３個のｎ
ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と、１個のコンデ
ンサＣ１とで構成されている。通常のインバータ回路
は、ｎＭＯＳトランジスタＱ２およびＱ３のソースおよ
びドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）との
間に直列に接続されているだけで、ｎＭＯＳトランジス
タＱ２のゲートには、入力端部（ＩＮ）から正論理又は
負論理が印加され、ｎＭＯＳトランジスタＱ３のゲート
には、反転入力端部（￣ＩＮ）から入力端部（ＩＮ）側
とは逆の論理が印加される。Therefore, the inverter circuit 14 has three n circuits.
It is composed of MOS transistors Q1, Q2, Q3 and one capacitor C1. In the usual inverter circuit, the sources and drains of the nMOS transistors Q2 and Q3 are simply connected in series between the power supply (Vdd) and the ground (GND), and the gate of the nMOS transistor Q2 has an input end ( IN) applies a positive logic or a negative logic, and the gate of the nMOS transistor Q3 is applied with a logic reverse to that on the input end (IN) side from the inverting input end (-IN).
【００２４】以上のような従来のインバータ回路の構成
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、反転
出力端部（￣ＯＵＴ）からは「０」が出力されるが、逆
に、入力端部（ＩＮ）に「１」が入力され、反転入力端
部（￣ＩＮ）から「０」が入力されると、反転出力端部
（￣ＯＵＴ）からは充分上がりきらないハイレベルの
「１」が出力されることになる。これは、パス・トラン
ジスタ・ロジック・ネットワーク１２からｎＭＯＳトラ
ンジスタＱ２をオンする際に入力される「Ｈ」レベルの
ゲート電位が、電源電圧ＶddよりもｎＭＯＳのしきい値
電圧分だけ低下することになるからである。In the configuration of the conventional inverter circuit as described above, for example, "0" is input to the input end (IN),
When "1" is input to the inverting input end (_IN), "0" is output from the inverting output end (_OUT), but conversely, "1" is input to the input end (IN). Is input and "0" is input from the inverting input end (-IN), a high level "1" that does not rise sufficiently is output from the inverting output end (-OUT). This means that the "H" level gate potential input when the nMOS transistor Q2 is turned on from the pass transistor logic network 12 is lower than the power supply voltage Vdd by the threshold voltage of the nMOS. Because.
【００２５】そこで、第１の実施の形態では、図２に示
すように、インバータ回路１４のｎＭＯＳトランジスタ
Ｑ２のゲートと入力端部（ＩＮ）との間に、ゲートに電
源電圧（Ｖdd）が印加されたｎＭＯＳトランジスタＱ１
を設けるとともに、ｎＭＯＳトランジスタＱ２とＱ３の
接続部と、前記ｎＭＯＳトランジスタＱ１とｎＭＯＳト
ランジスタＱ２のゲートとの間に、コンデンサＣ１を介
して接続するように構成されている。この回路構成は、
いわゆるブートストラップ法といわれ、ｎＭＯＳトラン
ジスタＱ２のゲート容量を増大させて、ゲートに十分な
オン電圧（ここでは、「Ｈ」の電圧）を保持して、出力
レベルの低下を防止するものである。Therefore, in the first embodiment, as shown in FIG. 2, the power supply voltage (Vdd) is applied to the gate between the gate of the nMOS transistor Q2 of the inverter circuit 14 and the input terminal (IN). NMOS transistor Q1
And the connection between the nMOS transistors Q2 and Q3 and the gates of the nMOS transistors Q1 and Q2 are connected via a capacitor C1. This circuit configuration
The so-called bootstrap method is used to increase the gate capacitance of the nMOS transistor Q2 and hold a sufficient ON voltage (here, the voltage of "H") in the gate to prevent the output level from lowering.
【００２６】従って、インバータ回路１４では、入力端
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｎＭＯＳトラン
ジスタＱ３がオフ動作し、ｎＭＯＳトランジスタＱ２を
確実にオンして、電源電圧（Ｖdd）からレベル低下の無
いハイレベル「１」を反転出力端部（￣ＯＵＴ）から出
力することができる。Therefore, in the inverter circuit 14, "1" is input from the input end (IN) and the inverted input end (-) is input.
When “0” is input from (IN), the nMOS transistor Q3 is turned off, the nMOS transistor Q2 is surely turned on, and the high level “1” without a level drop from the power supply voltage (Vdd) is inverted to the output terminal. It can be output from the section (_OUT).
【００２７】また、第１の実施の形態に係るｎＭＯＳイ
ンバータ回路１３は、さらにインバータ回路１５を備え
ており、入力端部（ＩＮ）から入力される論理を反転し
た論理が出力端部（ＯＵＴ）から出力される。インバー
タ回路１５の構成は、インバータ回路１４と同様の構成
からなり、それぞれＱ１→Ｑ４、Ｑ２→Ｑ５、Ｑ３→Ｑ
６、Ｃ１→Ｃ２に相当し、相互の接続関係も同様であ
る。Further, the nMOS inverter circuit 13 according to the first embodiment further includes an inverter circuit 15, and the logic obtained by inverting the logic input from the input end (IN) is the output end (OUT). Is output from. The configuration of the inverter circuit 15 is the same as that of the inverter circuit 14, and Q1 → Q4, Q2 → Q5, Q3 → Q, respectively.
6, C1 → C2, and the mutual connection relationship is also the same.
【００２８】異なる点は、図２に示すように、入力端部
（ＩＮ）に対して、インバータ回路１４は、電源（Ｖd
d）側に接続されたｎＭＯＳトランジスタＱ２のゲート
につながるｎＭＯＳトランジスタＱ１に接続されている
が、インバータ回路１５では、逆のグラウンド（ＧＮ
Ｄ）側に接続されたｎＭＯＳトランジスタＱ６のゲート
に接続されている。また、反転入力端部（￣ＩＮ）に対
しては、インバータ回路１４は、グラウンド（ＧＮＤ）
側に接続されたｎＭＯＳトランジスタＱ３のゲートに接
続されるとともに、インバータ回路１５では、逆の電源
（Ｖdd）側に接続されたｎＭＯＳトランジスタＱ５のゲ
ートにつながるｎＭＯＳトランジスタＱ４に接続されて
いる。As shown in FIG. 2, the difference is that the inverter circuit 14 is connected to the power source (Vd
The nMOS transistor Q1 connected to the gate of the nMOS transistor Q2 connected to the d) side is connected to the nMOS transistor Q1.
It is connected to the gate of the nMOS transistor Q6 connected to the D) side. Further, the inverter circuit 14 is connected to the ground (GND) with respect to the inverting input end (-IN).
In addition to being connected to the gate of the nMOS transistor Q3 connected to the side, in the inverter circuit 15, it is connected to the nMOS transistor Q4 connected to the gate of the nMOS transistor Q5 connected to the reverse power supply (Vdd) side.
【００２９】このように、入力端部（ＩＮ）と反転入力
端部（￣ＩＮ）に対してインバータ回路１４と１５とが
逆に接続されているため、インバータ回路１４の出力が
反転出力端部（￣ＯＵＴ）となり、インバータ回路１５
の出力が出力端部（ＯＵＴ）となって、それぞれ反対の
論理を出力することができる。As described above, since the inverter circuits 14 and 15 are reversely connected to the input end (IN) and the inverting input end (-IN), the output of the inverter circuit 14 is the inverting output end. (-OUT), and the inverter circuit 15
Becomes an output end (OUT), and opposite logics can be output.
【００３０】上記図２に示したｎＭＯＳインバータ回路
１３をシンボルで表わしたのが図３であり、入力端部
（ＩＮ）と反転入力端部（￣ＩＮ）、および、出力端部
（ＯＵＴ）と反転出力端部（￣ＯＵＴ）との関係を示し
ている。そして、この図３と同じシンボルが図１のｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられている。FIG. 3 is a symbolic representation of the nMOS inverter circuit 13 shown in FIG. 2 above. It has an input end (IN), an inverting input end (--IN), and an output end (OUT). The relationship with the inverted output end (-OUT) is shown. The same symbol as in FIG. 3 corresponds to nM in FIG.
OS pass transistor logic network 12
It is provided in the output stage of.
【００３１】第１の実施の形態では、上記したように、
ｎＭＯＳパス・トランジスタ・ロジック・ネットワーク
１２の出力段に、ｎＭＯＳインバータ回路１３を設けた
ため、論理回路を構成するＭＯＳトランジスタ全てを同
一導電型とすることが可能である。従って、従来のよう
に、ｎＭＯＳパス・トランジスタ・ロジック・ネットワ
ーク１２に対して、ＣＭＯＳインバータ回路やｐＭＯＳ
交差ラッチ回路を設ける場合と比べて、素子構造が簡略
化され、イオンドーピング工程数やマスク枚数を減少す
ることができるので、製造コストを低減できる。In the first embodiment, as described above,
Since the nMOS inverter circuit 13 is provided at the output stage of the nMOS pass transistor logic network 12, all the MOS transistors forming the logic circuit can be of the same conductivity type. Therefore, as in the conventional case, the CMOS inverter circuit and the pMOS are used for the nMOS pass transistor logic network 12.
As compared with the case where the cross latch circuit is provided, the device structure is simplified and the number of ion doping steps and the number of masks can be reduced, so that the manufacturing cost can be reduced.
【００３２】また、ｎＭＯＳパス・トランジスタ・ロジ
ック・ネットワーク１２の出力段には、出力レベルの低
下を防止するため、従来はＣＭＯＳインバータ回路を設
けていたが、第１の実施の形態では同一導電型のｎＭＯ
Ｓインバータ回路を採用している。そして、このｎＭＯ
Ｓインバータ回路を採用すると出力レベルの低下が確実
に防止できないため、ｎＭＯＳインバータ回路内のゲー
ト部にさらにｎＭＯＳトランジスタとコンデンサとを組
込んだブートストラップ法を採用し、ゲート電位の変動
を補償することにより出力レベルの低下が補正され、適
正な出力レベルが得られるレベル補正回路を構成してい
る。A CMOS inverter circuit is conventionally provided in the output stage of the nMOS pass transistor logic network 12 in order to prevent the output level from lowering. However, in the first embodiment, the same conductivity type is used. NMO
Uses an S inverter circuit. And this nMO
If the S inverter circuit is adopted, the output level cannot be surely prevented from decreasing. Therefore, the bootstrap method in which the nMOS transistor and the capacitor are further incorporated in the gate portion of the nMOS inverter circuit is adopted to compensate for the fluctuation of the gate potential. This composes a level correction circuit that corrects the decrease in output level and obtains an appropriate output level.
【００３３】具体的には、図１に示すｎＭＯＳパス・ト
ランジスタ・ロジック・ネットワーク１２からｎＭＯＳ
インバータ回路１３に入力される入力端部（ＩＮ）の入
力信号波形は、図４（ａ）に示すように、本来の入力信
号の電位が、ローレベル「Ｌ」が０Ｖで、ハイレベル
「Ｈ」が５Ｖであるべきものが、ハイレベル「Ｈ」の出
力電位が低下していることがわかる。しかし、第１の実
施の形態のｎＭＯＳインバータ回路１３を介して出力端
部（ＯＵＴ）から出力される反転出力波形は、図４
（ｂ）に示すように、ハイレベル「Ｈ」が５Ｖに確実に
シフトアップされおり、ｎＭＯＳインバータ回路１３の
レベル補正作用によって適正な論理出力が得られること
がわかる。Specifically, from the nMOS pass transistor logic network 12 shown in FIG.
As shown in FIG. 4A, the input signal waveform of the input terminal (IN) input to the inverter circuit 13 has the original potential of the input signal such that the low level “L” is 0 V and the high level “H” is “H”. It should be understood that the output potential of the high level "H" is lowered when "" should be 5V. However, the inverted output waveform output from the output end (OUT) via the nMOS inverter circuit 13 of the first embodiment is as shown in FIG.
As shown in (b), it can be seen that the high level “H” is surely shifted up to 5V, and an appropriate logical output can be obtained by the level correction action of the nMOS inverter circuit 13.
【００３４】（第２の実施の形態）上記第１の実施の形
態では、論理回路１１に用いるトランジスタを全てｎＭ
ＯＳトランジスタとして構成したが、これとは逆に、第
２の実施の形態では、トランジスタを全てｐＭＯＳトラ
ンジスタで構成した例を説明する。図５は、第２の実施
の形態に係るｐＭＯＳインバータ回路２３の回路構成例
を示す図である。(Second Embodiment) In the first embodiment, all the transistors used in the logic circuit 11 are nM.
Although it is configured as an OS transistor, in contrast to this, an example in which all the transistors are pMOS transistors will be described in the second embodiment. FIG. 5 is a diagram showing a circuit configuration example of the pMOS inverter circuit 23 according to the second embodiment.
【００３５】なお、論理回路１１に用いるトランジスタ
を全てｐＭＯＳトランジスタで構成する場合は、図示し
ていないが、図１のパス・トランジスタ・ロジック・ネ
ットワーク１２に相当する部分が全てｐＭＯＳトランジ
スタで構成されている。そして、図５に示すように、ｐ
ＭＯＳインバータ回路２３は、さらに２つのインバータ
回路２４、２５に分けられる。When all the transistors used in the logic circuit 11 are pMOS transistors, although not shown, all the parts corresponding to the pass transistor logic network 12 in FIG. 1 are pMOS transistors. There is. Then, as shown in FIG.
The MOS inverter circuit 23 is further divided into two inverter circuits 24 and 25.
【００３６】インバータ回路２４は、３個のｎＭＯＳト
ランジスタＱ１１、Ｑ１２、Ｑ１３と、１個のコンデン
サＣ１１とで構成されている。通常のインバータ回路
は、ｐＭＯＳトランジスタＱ１２およびＱ１３のソース
およびドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）
との間に直列に接続されているだけで、ｐＭＯＳトラン
ジスタＱ１２のゲートには、入力端部（ＩＮ）から正論
理又は負論理が印加され、ｐＭＯＳトランジスタＱ１３
のゲートには、反転入力端部（￣ＩＮ）から入力端部
（ＩＮ）とは逆の論理が印加される。The inverter circuit 24 is composed of three nMOS transistors Q11, Q12, Q13 and one capacitor C11. In a normal inverter circuit, the sources and drains of pMOS transistors Q12 and Q13 are a power supply (Vdd) and a ground (GND).
, And a positive logic or a negative logic is applied to the gate of the pMOS transistor Q12 from the input end (IN).
The reverse logic to the input end (IN) is applied to the gate of the inverting input end (-IN).
【００３７】このような従来のｐＭＯＳインバータ回路
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、出力
端部（ＯＵＴ）から「１」が出力されるが、逆に、入力
端部（ＩＮ）に「１」が入力され、反転入力端部（￣Ｉ
Ｎ）から「０」が入力されると、出力端部（ＯＵＴ）か
らは充分下がりきらないローレベルの「０」が出力され
ることになる。これは、ｐＭＯＳトランジスタＱ１３が
オンするときに、そのしきい値電圧分だけグラウンド
（ＧＮＤ）レベルが上昇するからである。In such a conventional pMOS inverter circuit, for example, "0" is input to the input terminal (IN),
When "1" is input to the inverting input end (-IN), "1" is output from the output end (OUT), but conversely, "1" is input to the input end (IN). , Inverting input end (￣I
When “0” is input from N), a low level “0” that does not fall sufficiently is output from the output end (OUT). This is because the ground (GND) level rises by the threshold voltage when the pMOS transistor Q13 turns on.
【００３８】そこで、第２の実施の形態では、図５に示
すように、インバータ回路２４のｐＭＯＳトランジスタ
Ｑ１３のゲートと反転入力端部（￣ＩＮ）との間に、ゲ
ートにグラウンド電位（ＧＮＤ）を印加されたｐＭＯＳ
トランジスタＱ１１を設けるとともに、ｐＭＯＳトラン
ジスタＱ１２とＱ１３の接続部と、前記ｐＭＯＳトラン
ジスタＱ１１とｐＭＯＳトランジスタＱ１３のゲートと
の間に、コンデンサＣ１１を介して接続するように構成
されている。このブートストラップ法による回路構成
は、ｐＭＯＳトランジスタＱ１３のゲート容量を増大さ
せて、ゲートに十分なオン電圧（ここでは、「Ｌ」の電
圧）が保持されるようにして、出力されるローレベルの
上昇を防止するものである。Therefore, in the second embodiment, as shown in FIG. 5, a ground potential (GND) is applied to the gate between the gate of the pMOS transistor Q13 of the inverter circuit 24 and the inverting input terminal (_IN). Applied pMOS
The transistor Q11 is provided, and the connection between the pMOS transistors Q12 and Q13 and the gates of the pMOS transistors Q11 and Q13 are connected via a capacitor C11. In the circuit configuration based on the bootstrap method, the gate capacitance of the pMOS transistor Q13 is increased so that a sufficient ON voltage (here, the voltage of "L") is held in the gate, and the low level output is performed. It prevents the rise.
【００３９】従って、インバータ回路２４では、入力端
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｐＭＯＳトラン
ジスタＱ１２がオフ動作して、ｐＭＯＳトランジスタＱ
１３を確実にオン動作させるため、出力端部（ＯＵＴ）
からはグラウンド電位（ＧＮＤ）の上昇の無いローレベ
ル「０」を出力することができる。Therefore, in the inverter circuit 24, "1" is input from the input end (IN), and the inverting input end (-
When “0” is input from (IN), the pMOS transistor Q12 is turned off and the pMOS transistor Q12
To ensure that the 13 is turned on, the output end (OUT)
Can output a low level "0" without an increase in the ground potential (GND).
【００４０】また、第２の実施の形態に係るｐＭＯＳイ
ンバータ回路２３は、インバータ回路２５を備えてお
り、入力端部（ＩＮ）から入力される論理が反転された
論理を反転出力端部（￣ＯＵＴ）から出力する。インバ
ータ回路２５の構成は、インバータ回路２４と同様であ
って、それぞれＱ１１→Ｑ１４、Ｑ１２→Ｑ１５、Ｑ１
３→Ｑ１６、Ｃ１１→Ｃ１２に相当し、相互の接続関係
も同様である。Further, the pMOS inverter circuit 23 according to the second embodiment is provided with an inverter circuit 25, and the logic input from the input end (IN) is inverted to the inverted output end (−). OUT). The configuration of the inverter circuit 25 is similar to that of the inverter circuit 24, and Q11 → Q14, Q12 → Q15, Q1 respectively.
It corresponds to 3 → Q16 and C11 → C12, and the mutual connection relationship is also the same.
【００４１】異なる点は、図５に示すように、入力端部
（ＩＮ）に対して、インバータ回路２４は、電源（Ｖd
d）側に接続されたｐＭＯＳトランジスタＱ１２のゲー
トに接続されるとともに、インバータ回路２５では、逆
のグラウンド（ＧＮＤ）側に接続されたｐＭＯＳトラン
ジスタＱ１６のゲートにつながるｐＭＯＳトランジスタ
Ｑ１４に接続される。また、反転入力端部（￣ＩＮ）に
対しては、インバータ回路２４は、グラウンド（ＧＮ
Ｄ）側に接続されたｐＭＯＳトランジスタＱ１３のゲー
トにつながるｐＭＯＳトランジスタＱ１１に接続され、
インバータ回路２５では、逆の電源（Ｖdd）側に接続さ
れたｐＭＯＳトランジスタＱ１５のゲートに接続されて
いる。The difference is that, as shown in FIG. 5, the inverter circuit 24 is connected to the power source (Vd
In the inverter circuit 25, it is connected to the gate of the pMOS transistor Q12 connected to the d) side, and is also connected to the pMOS transistor Q14 connected to the gate of the pMOS transistor Q16 connected to the opposite ground (GND) side. In addition, the inverter circuit 24 is connected to the ground (GN
D) connected to the pMOS transistor Q11 connected to the gate of the pMOS transistor Q13 connected to the side,
In the inverter circuit 25, it is connected to the gate of the pMOS transistor Q15 connected to the opposite power source (Vdd) side.
【００４２】このように、入力端部（ＩＮ）と反転入力
端部（￣ＩＮ）に対してインバータ回路２４と２５とが
逆に接続されているため、インバータ回路２４の出力が
出力端部（ＯＵＴ）となり、インバータ回路２５の出力
が反転出力端部（￣ＯＵＴ）となって、それぞれ反対の
論理が出力されるものである。そして、図５に示すｐＭ
ＯＳインバータ回路２３は、図示しないｐＭＯＳパス・
トランジスタ・ロジック・ネットワークの出力段に設け
られて構成されている。As described above, since the inverter circuits 24 and 25 are reversely connected to the input end (IN) and the inverting input end (-IN), the output of the inverter circuit 24 is output ( OUT), the output of the inverter circuit 25 becomes an inverting output end (-OUT), and the opposite logics are output. Then, the pM shown in FIG.
The OS inverter circuit 23 includes a pMOS path
It is provided at the output stage of the transistor logic network.
【００４３】第２の実施の形態では、上記したように、
ｐＭＯＳパス・トランジスタ・ロジック・ネットワーク
の出力段に、ｐＭＯＳインバータ回路２３を設けたた
め、ロジック回路を構成するＭＯＳトランジスタ全てを
同一導電型とすることが可能である。従って、従来例と
比較すると、素子構造が簡略化され、イオンドーピング
工程数やマスク枚数を減少することができるので、製造
コストを低減できる。In the second embodiment, as described above,
Since the pMOS inverter circuit 23 is provided at the output stage of the pMOS pass transistor logic network, all the MOS transistors forming the logic circuit can be of the same conductivity type. Therefore, as compared with the conventional example, the device structure is simplified and the number of ion doping steps and the number of masks can be reduced, so that the manufacturing cost can be reduced.
【００４４】また、ｐＭＯＳパス・トランジスタ・ロジ
ック・ネットワークの出力段には、出力レベル（ローレ
ベル）が上昇するのを防止するため、同一導電型のｐＭ
ＯＳインバータ回路を採用し、さらに、このｐＭＯＳイ
ンバータ回路による出力レベルの上昇を確実に防止する
ため、ｐＭＯＳインバータ回路２３内にさらにＭＯＳト
ランジスタとコンデンサとを組込んだブートストラップ
法を採用している。このため、出力レベルの上昇を補正
して、適正な出力レベルが得られるレベル補正回路とす
ることができる。In order to prevent the output level (low level) from rising, the pM of the same conductivity type is used in the output stage of the pMOS pass transistor logic network.
A bootstrap method is adopted in which an OS inverter circuit is adopted, and further, in order to reliably prevent the output level from being increased by the pMOS inverter circuit, a MOS transistor and a capacitor are further incorporated in the pMOS inverter circuit 23. Therefore, the level correction circuit can correct an increase in the output level to obtain an appropriate output level.
【００４５】具体的には、図示しないｐＭＯＳパス・ト
ランジスタ・ロジック・ネットワークからｐＭＯＳイン
バータ回路２３の入力端部（ＩＮ）に入力される信号
は、本来の入力信号の電位が、ローレベル「Ｌ」が０Ｖ
で、ハイレベル「Ｈ」が５Ｖであるべきものが、ローレ
ベル「Ｌ」の出力電位が０Ｖよりも高くなっている。し
かし、第２の実施の形態のｐＭＯＳインバータ回路２３
を介して出力端部（ＯＵＴ）から出力される反転出力波
形は、ローレベル「Ｌ」が確実に０Ｖとなる。このよう
に、第２の実施の形態の論理回路は、ｐＭＯＳインバー
タ回路２３によるレベル補正作用によって適正な論理出
力を得ることができる。Specifically, the signal input to the input end (IN) of the pMOS inverter circuit 23 from a pMOS pass transistor logic network (not shown) is such that the potential of the original input signal is low level "L". Is 0V
Then, although the high level “H” should be 5V, the output potential of the low level “L” is higher than 0V. However, the pMOS inverter circuit 23 of the second embodiment is
In the inverted output waveform output from the output end (OUT) via, the low level “L” is surely 0V. As described above, the logic circuit of the second embodiment can obtain an appropriate logic output by the level correction function of the pMOS inverter circuit 23.
【００４６】上記したように、第２の実施の形態に係る
論理回路は、パス・トランジスタ・ロジックを用いたこ
とにより、最小数に近いトランジスタ数で回路を構成す
ることが可能であって、低消費電力化と、高速化と、高
集積化を図ることができる。As described above, in the logic circuit according to the second embodiment, by using the pass transistor logic, it is possible to configure the circuit with the number of transistors close to the minimum number, and Higher power consumption, higher speed, and higher integration can be achieved.
【００４７】そして、このパス・トランジスタ・ロジッ
クからなる論理回路の出力段には、パス・トランジスタ
・ロジックで用いたトランジスタと同じ導電型からなる
ｐＭＯＳトランジスタを用いて構成したｐＭＯＳインバ
ータ回路２３を設けたことにより、出力レベルの補正が
可能となり、さらに、パス・トランジスタ・ロジックと
ＭＯＳインバータ回路とを同一工程で作成できるため、
イオンドーピング工程数とマスク枚数が少なくなり、素
子構造が簡略化され、素子面積が小さくなって、高集積
化と製造コストの低減化とを図ることができる。At the output stage of the logic circuit composed of the pass transistor logic, there is provided a pMOS inverter circuit 23 composed of a pMOS transistor of the same conductivity type as the transistor used in the pass transistor logic. As a result, the output level can be corrected, and the pass transistor logic and the MOS inverter circuit can be created in the same process.
The number of ion doping steps and the number of masks are reduced, the element structure is simplified, the element area is reduced, and high integration and reduction in manufacturing cost can be achieved.
【００４８】また、ｐＭＯＳパス・トランジスタ・ロジ
ックの出力レベルを補正するｐＭＯＳインバータ回路に
は、同一導電型のｐＭＯＳトランジスタとコンデンサと
を付加したブートストラップ法を採用したことにより、
インバータ回路の出力レベルが補正されて適正なレベル
を出力することが可能となる。従って、第２の実施の形
態に係る論理回路を使用しても誤動作しなくなり、信頼
性の高い論理回路とすることができる。Further, the pMOS inverter circuit for correcting the output level of the pMOS pass transistor logic adopts the bootstrap method in which the pMOS transistor of the same conductivity type and the capacitor are added.
The output level of the inverter circuit is corrected and it becomes possible to output an appropriate level. Therefore, even if the logic circuit according to the second embodiment is used, malfunction does not occur, and a highly reliable logic circuit can be obtained.
【００４９】以上、本発明者によってなされた発明を好
適な実施の形態に基づいて具体的に説明したが、本発明
は上記した実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。なお、上記した実施の形態では、論理回路
にパス・トランジスタ・ロジックを用いたが、必ずしも
これに限定されるものではなく、出力レベルの補正を要
する論理回路であれば種々の論理回路に対して適用する
ことができる。Although the invention made by the present inventor has been specifically described based on the preferred embodiments, the present invention is not limited to the above-described embodiments, and does not depart from the gist of the invention. It goes without saying that various changes can be made with. Although the pass transistor logic is used for the logic circuit in the above-described embodiment, the present invention is not necessarily limited to this, and various logic circuits may be used as long as the logic circuit requires output level correction. Can be applied.
【００５０】また、上記実施の形態では、パス・トラン
ジスタ・ロジックの出力レベルを補正するＭＯＳインバ
ータ回路にブートストラップ法により同一導電型のＭＯ
Ｓトランジスタとコンデンサの両方を付加した構成で説
明したが、何れか一方を付加する場合でもよく、さらに
複数のコンデンサやＭＯＳトランジスタを付加して構成
するようにしてもよい。In the above embodiment, the MOS inverter circuit for correcting the output level of the pass transistor logic has the same conductivity type MO by the bootstrap method.
Although the configuration has been described in which both the S transistor and the capacitor are added, either one may be added, or a plurality of capacitors and MOS transistors may be added.
【００５１】さらに、本実施の形態に係る論理回路を、
例えば、液晶表示装置の駆動回路などに好適に適用する
ことができる。また、本実施の形態では、半導体装置を
単結晶シリコンで構成することにより、移動度の高い、
高速動作可能な半導体装置とすることができる。Further, the logic circuit according to the present embodiment is
For example, it can be suitably applied to a drive circuit of a liquid crystal display device. In addition, in this embodiment mode, since the semiconductor device is formed using single crystal silicon, high mobility,
A semiconductor device that can operate at high speed can be provided.
【００５２】[0052]
【発明の効果】本発明の半導体装置によれば、論理回路
がＭＯＳトランジスタで構成され、その該論理回路の出
力レベルをレベル補正回路で補正し、前記論理回路と前
記レベル補正回路とが同一導電型のＭＯＳトランジスタ
で構成されている。従って、論理回路とレベル補正回路
のＭＯＳトランジスタを同一導電型としたので、イオン
ドーピング回数、フォトリソグラフィ工程数、マスク枚
数が減少して、製造コストが低減化し、配線構造等が簡
略化されて高集積化できるとともに、適正な出力レベル
を得ることができる。According to the semiconductor device of the present invention, the logic circuit is composed of MOS transistors, the output level of the logic circuit is corrected by the level correction circuit, and the logic circuit and the level correction circuit have the same conductivity. Type MOS transistor. Therefore, since the MOS transistors of the logic circuit and the level correction circuit have the same conductivity type, the number of times of ion doping, the number of photolithography steps, and the number of masks are reduced, the manufacturing cost is reduced, and the wiring structure is simplified and improved. It is possible to integrate and obtain an appropriate output level.
【００５３】特に、前記論理回路を、パス・トランジス
タ・ロジック回路で構成したことにより、一層の低消費
電力性と、動作速度の高速化と、高集積化を図ることが
可能となり、同一導電型のＭＯＳトランジスタを使った
ことによる相乗効果が得られる。In particular, by configuring the logic circuit with a pass transistor logic circuit, it is possible to achieve further lower power consumption, higher operating speed, and higher integration, and the same conductivity type. The synergistic effect of using the MOS transistor can be obtained.
【００５４】また、前記レベル補正回路を、同一導電型
のＭＯＳトランジスタからなるインバータ回路と、その
インバータ回路を構成するＭＯＳトランジスタのゲート
部に同一導電型のＭＯＳトランジスタとコンデンサから
なるゲート電位補償回路を備えている。従って、レベル
補正回路は、インバータ回路によりパス・トランジスタ
・ロジックからの入力レベルを補正し、さらに、そのイ
ンバータ回路のＭＯＳトランジスタのゲート電位の変動
を、ブートストラップ法のＭＯＳトランジスタとコンデ
ンサとを使ったゲート電位補償回路による補償により、
出力レベルを適正なレベルに補正することができる。Further, the level correction circuit includes an inverter circuit composed of MOS transistors of the same conductivity type, and a gate potential compensation circuit composed of MOS transistors of the same conductivity type and a capacitor in the gate portion of the MOS transistors forming the inverter circuit. I have it. Therefore, the level correction circuit corrects the input level from the pass transistor logic by the inverter circuit, and further uses the MOS transistor and the capacitor of the bootstrap method to change the gate potential of the MOS transistor of the inverter circuit. By compensation by the gate potential compensation circuit,
The output level can be corrected to an appropriate level.
【００５５】また、ＭＯＳトランジスタの半導体層を単
結晶シリコンで構成したので、移動度の高い、高速動作
可能な半導体装置とすることができる。Since the semiconductor layer of the MOS transistor is made of single crystal silicon, a semiconductor device having high mobility and capable of operating at high speed can be obtained.
【図１】本発明の第１の実施の形態に係る論理回路の構
成を示す図。FIG. 1 is a diagram showing a configuration of a logic circuit according to a first embodiment of the present invention.
【図２】ｎＭＯＳインバータ回路の具体的な回路構成例
を示す図、FIG. 2 is a diagram showing a specific circuit configuration example of an nMOS inverter circuit;
【図３】図２のｎＭＯＳインバータ回路のシンボルを示
す図。FIG. 3 is a diagram showing a symbol of the nMOS inverter circuit of FIG.
【図４】図２のｎＭＯＳインバータ回路の入力信号と出
力信号の波形図。FIG. 4 is a waveform diagram of input signals and output signals of the nMOS inverter circuit of FIG.
【図５】本発明の第２の実施の形態に係るｐＭＯＳイン
バータ回路の回路構成例を示す図。FIG. 5 is a diagram showing a circuit configuration example of a pMOS inverter circuit according to a second embodiment of the present invention.
【図６】従来のＣＰＬ回路の構成を示す図。FIG. 6 is a diagram showing a configuration of a conventional CPL circuit.
【図７】従来のＣＭＯＳインバータ回路を示す図。FIG. 7 is a diagram showing a conventional CMOS inverter circuit.
１１ 論理回路 １２ ｎＭＯＳパス・トランジスタ・ロジッ
ク・ネットワーク １３ ｎＭＯＳインバータ回路 １４，１５ インバータ回路 ２３ ｐＭＯＳインバータ回路 ２４，２５ インバータ回路11 logic circuit 12 nMOS pass transistor logic network 13 nMOS inverter circuit 14, 15 inverter circuit 23 pMOS inverter circuit 24, 25 inverter circuit
【手続補正書】[Procedure amendment]
【提出日】平成８年４月５日[Submission date] April 5, 1996
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【書類名】 明細書[Document Name] Statement
【発明の名称】 半導体装置[Title of the Invention] Semiconductor device
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、詳細には、論理回路とその論理回路の出力レベルを
補正するレベル補正回路からなる半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a logic circuit and a level correction circuit for correcting the output level of the logic circuit.
【０００２】[0002]
【従来の技術】従来、半導体装置で構成された論理回路
には、ＣＭＯＳスタティック論理回路などがある。この
ＣＭＯＳスタティック論理回路は、動作余裕が大きく、
設計が簡単で、そのままスケーリングができ、直流電流
が流れないことから広く集積回路に使われている。しか
し、このＣＭＯＳスタティック論理回路は、トランジス
タ数が多く、集積度に難点があるため、少ないトランジ
スタ数で論理回路を構成することが要請されている。2. Description of the Related Art Conventionally, there is a CMOS static logic circuit or the like as a logic circuit composed of a semiconductor device. This CMOS static logic circuit has a large operation margin,
It is widely used in integrated circuits because of its simple design, direct scaling, and no direct current. However, since this CMOS static logic circuit has a large number of transistors and has a difficulty in integration, it is required to configure the logic circuit with a small number of transistors.
【０００３】そこで、現在は、低消費電力性と、高い処
理性能、および高集積化を同時に達成する論理回路とし
て、パス・トランジスタ・ロジック（Pass-transistor
Logic）回路が注目されている。このパス・トランジス
タ・ロジック回路は、「Ｈ」レベルの信号でも、「Ｌ」
レベルの信号でも駆動できることに特徴がある。Therefore, at present, as a logic circuit which simultaneously achieves low power consumption, high processing performance, and high integration, a pass-transistor logic (Pass-transistor) is used.
Logic) circuit is attracting attention. This pass-transistor logic circuit allows you to select "L" even if the signal is at "H" level.
It is characterized by being able to drive even level signals.
【０００４】例えば、図６は、従来のコンプリメンタリ
ー・パス・トランジスタ・ロジック（ＣＰＬ：Compleme
ntary Pass-transistor Logic）１回路の構成を示す図
である。図６に示すように、ＣＰＬ１は、例えば、ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク２
と、ＣＭＯＳインバータ回路３とで構成されている。For example, FIG. 6 shows a conventional complementary pass transistor logic (CPL).
FIG. 3 is a diagram showing the configuration of one ntary Pass-transistor Logic) circuit. As shown in FIG. 6, CPL1 is, for example, nM.
OS pass transistor logic network 2
And a CMOS inverter circuit 3.
【０００５】そして、上記ｎＭＯＳパス・トランジスタ
・ロジック・ネットワーク２は、「Ｈ」レベルの信号を
通すと、ここから出力される「Ｈ」レベルが電源電圧Ｖ
ddよりもｎＭＯＳのしきい値電圧分だけ低下する。この
ため、パス・トランジスタ・ロジック・ネットワーク２
の出力段には、ＣＭＯＳインバータ回路３を付加して、
低下した論理レベルを元に戻すとともに、負荷の駆動力
を増強している。When the nMOS pass transistor logic network 2 passes an "H" level signal, the "H" level output from the nMOS pass transistor logic network 2 becomes the power supply voltage V.
It is lower than dd by the threshold voltage of the nMOS. Therefore, the pass transistor logic network 2
A CMOS inverter circuit 3 is added to the output stage of
It restores the lowered logic level and enhances the driving force of the load.
【０００６】ところが、上記ＣＭＯＳインバータ回路３
は、図７に示すように、ｐＭＯＳトランジスタ４とｎＭ
ＯＳトランジスタ５とで構成されており、ＣＭＯＳイン
バータ回路３の動作時にｎＭＯＳトランジスタ５が完全
にオフできなくなって、スタティック電流が流れたり、
また、電源電圧が低下すると、ＣＭＯＳインバータの動
作余裕がなくなる。However, the CMOS inverter circuit 3 described above
Is the pMOS transistor 4 and nM as shown in FIG.
The nMOS transistor 5 cannot be completely turned off when the CMOS inverter circuit 3 operates, and a static current flows.
Further, when the power supply voltage decreases, the operating margin of the CMOS inverter disappears.
【０００７】そこで、従来のＣＰＬ１は、図６に示すよ
うに、ｐＭＯＳ交差ラッチ回路６をさらに付加して、出
力される「Ｈ」レベルを電源電圧Ｖddに補正することが
行われている。Therefore, in the conventional CPL 1, as shown in FIG. 6, a pMOS cross latch circuit 6 is further added to correct the output "H" level to the power supply voltage Vdd.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、図６に示すように、
論理回路のパス・トランジスタ・ロジック・ネットワー
ク２が同一導電型のｎＭＯＳ（あるいは、ｐＭＯＳで構
成することもできる）トランジスタのみで構成されてい
るにも関わらず、その出力段には出力レベル低下を防止
するためのＣＭＯＳインバータ回路３が設けられるとと
もに、そのＣＭＯＳインバータ回路３の出力レベルを補
正するためのｐＭＯＳ交差ラッチ回路６をさらに設ける
必要があった。これは、パス・トランジスタ・ロジック
を作成する基板上にｎＭＯＳとｐＭＯＳの両方の導電型
からなるトランジスタを作り込むことになるため、配線
や素子構造が複雑となり、回路面積が大きくなるととも
に、イオンドーピング回数やマスク枚数が増加して、製
造コストが高くなるという問題があった。However, in such a conventional semiconductor device, as shown in FIG.
Although the pass transistor logic network 2 of the logic circuit is composed of only nMOS (or pMOS) transistors of the same conductivity type, the output level is prevented from lowering in the output stage. It is necessary to provide the CMOS inverter circuit 3 for this purpose and further provide the pMOS cross latch circuit 6 for correcting the output level of the CMOS inverter circuit 3. This means that transistors of both nMOS and pMOS conductivity types will be formed on the substrate on which the pass transistor logic is created, which will complicate the wiring and element structure, increase the circuit area, and increase the ion doping. There has been a problem that the number of times and the number of masks are increased and the manufacturing cost is increased.
【０００９】そこで、本発明は、上記課題に鑑みてなさ
れたものであって、論理回路や論理回路の出力レベルを
補正するレベル補正回路を、ｐＭＯＳあるいはｎＭＯＳ
のような同一導電型の絶縁ゲート型トランジスタで構成
することで、製造工程数が少なく、配線構造を簡略化し
て高集積化するとともに、適正な出力レベルが得られる
半導体装置を提供することを目的としている。Therefore, the present invention has been made in view of the above problems, and a pMOS or nMOS is provided as a logic circuit or a level correction circuit for correcting the output level of the logic circuit.
It is an object of the present invention to provide a semiconductor device in which the number of manufacturing steps is small, the wiring structure is simplified and highly integrated, and an appropriate output level is obtained by using the same conductive type insulated gate transistor as described above. I am trying.
【００１０】[0010]
【課題を解決するための手段】請求項１記載の半導体装
置は、絶縁ゲート型トランジスタで構成される論理回路
と、該論理回路の出力レベルを補正するレベル補正回路
と、を備え、前記論理回路と前記レベル補正回路とを構
成する絶縁ゲート型トランジスタが同一導電型であるこ
とを特徴とする。従って、論理回路とレベル補正回路で
使用する絶縁ゲート型トランジスタを同一導電型に統一
したため、イオンドーピング回数とマスク枚数とが少な
くできて、製造コストが低減化し、配線構造が簡略化さ
れて高集積化するとともに、適正な出力レベルを得るこ
とができる。According to another aspect of the present invention, there is provided a semiconductor device comprising: a logic circuit composed of insulated gate transistors; and a level correction circuit for correcting an output level of the logic circuit. And the insulated gate type transistors forming the level correction circuit are of the same conductivity type. Therefore, since the insulated gate transistors used in the logic circuit and the level correction circuit are unified to have the same conductivity type, the number of times of ion doping and the number of masks can be reduced, the manufacturing cost can be reduced, the wiring structure can be simplified, and high integration can be achieved. It is possible to obtain a proper output level as well.
【００１１】また、請求項２記載の半導体装置は、前記
論理回路が、ローレベルあるいはハイレベルの何れの入
力レベルでも駆動できるパス・トランジスタ・ロジック
回路で構成されていてもよい。従って、論理回路にパス
・トランジスタ・ロジックを用いた場合は、一層の低消
費電力性と、動作速度の高速化と、高集積化を図ること
が可能となり、同一導電型の絶縁ゲート型トランジスタ
を使った相乗効果が得られる。In the semiconductor device according to the second aspect, the logic circuit may be composed of a pass transistor logic circuit which can be driven at any input level of low level and high level. Therefore, in the case of using a pass transistor logic to the logic circuit, and further low power consumption, and the operation speed, it is possible to be highly integrated, the insulated gate type transistors of the same conductivity type The synergistic effect used can be obtained.
【００１２】また、請求項３記載の半導体装置は、前記
レベル補正回路が、同一導電型の絶縁ゲート型トランジ
スタからなるインバータ回路と、該インバータ回路を構
成する絶縁ゲート型トランジスタのゲート部に同一導電
型の絶縁ゲート型トランジスタとコンデンサとからな
り、前記インバータ回路の絶縁ゲート型トランジスタの
ゲート電位の変動を補償するゲート電位補償回路とを備
えるようにしてもよい。従って、レベル補正回路は、イ
ンバータ回路によりパス・トランジスタ・ロジックから
の入力レベルを補正し、さらに、そのインバータ回路の
絶縁ゲート型トランジスタのゲート電位の変動を、ブー
トストラップ法の絶縁ゲート型トランジスタとコンデン
サとを使ったゲート電位補償回路により補償することに
より、出力レベルを適正なレベルに補正することができ
る。Further, the semiconductor device according to claim 3, wherein the level correction circuit, an inverter circuit made of the same conductivity type insulated gate transients <br/> static, insulated gate type transistor constituting the inverter circuit A gate potential compensating circuit that is composed of an insulated gate transistor and a capacitor of the same conductivity type in the gate portion and that compensates for variations in the gate potential of the insulated gate transistor of the inverter circuit may be provided. Therefore, the level correction circuit corrects the input level from the pass transistor logic by the inverter circuit, and further, the inverter circuit
The output level can be corrected to an appropriate level by compensating for the variation in the gate potential of the insulated gate transistor by the gate potential compensation circuit using the bootstrap method using the insulated gate transistor and the capacitor.
【００１３】また、請求項４記載の半導体装置は、前記
インバータ回路が、同一導電型の絶縁ゲート型トランジ
スタのソースもしくはドレインが電源からグラウンドに
向かって少なくとも２個直列に接続された第１および第
２の絶縁ゲート型トランジスタと、前記第１および第２
の絶縁ゲート型トランジスタの接続部に接続された第１
の出力端部と、同一導電型の絶縁ゲート型トランジスタ
のソースもしくはドレインが電源からグラウンドに向か
って少なくとも２個直列に接続された第３および第４の
絶縁ゲート型トランジスタと、前記第３および第４の絶
縁ゲート型トランジスタの接続部に接続された第２の出
力端部と、を備え、前記ゲート電位保持回路が、出力端
が前記第１または第２の絶縁ゲート型トランジスタのゲ
ートに接続された第５の絶縁ゲート型トランジスタと、
一端が前記第１および第２の絶縁ゲート型トランジスタ
の接続部に接続され、他端が前記第５の絶縁ゲート型ト
ランジスタの出力端に接続された第１のコンデンサと、
出力端が前記第３または第４の絶縁ゲート型トランジス
タのゲートに接続された第６の絶縁ゲート型トランジス
タと、一端が前記第３および第４の絶縁ゲート型トラン
ジスタの接続部に接続され、他端が前記第６の絶縁ゲー
ト型トランジスタの出力端に接続された第２のコンデン
サと、を備えていてもよい。According to another aspect of the semiconductor device of the present invention, in the inverter circuit, at least two sources or drains of insulated gate transistors of the same conductivity type are connected in series from the power source to the ground. The first and second insulated gate transistors, and the first and second
First connected to the connection of the insulated gate transistor of
And at least two source or drain of the insulated gate type transistor of the same conductivity type are connected in series from the power source to the ground.
An insulated gate transistor, absolute of the third and fourth
A second output end connected to a connection of the edge gate type transistor, wherein the gate potential holding circuit has a second output end connected to the gate of the first or second insulated gate type transistor. 5 insulated gate type transistor,
A first capacitor having one end connected to a connection portion of the first and second insulated gate transistors and the other end connected to an output end of the fifth insulated gate transistor;
A sixth insulated gate type transistor whose output terminal is connected to the gate of the third or fourth insulated gate type transistor, and one end of which is the third or fourth insulated gate Connected to the connection part of the type transistor, and the other end is connected to the sixth insulating gate.
A second capacitor connected to the output terminal of the transistor.
【００１４】また、請求項５記載の半導体装置は、前記
絶縁ゲート型トランジスタがｎ型の絶縁ゲート型トラン
ジスタでのみ構成されていてもよい。According to a fifth aspect of the semiconductor device,
Insulated gate transistor may be composed of only n-type insulated gate Trang <br/> register.
【００１５】また、請求項６記載の半導体装置は、前記
絶縁ゲート型トランジスタの半導体層が単結晶シリコン
で構成されていてもよい。According to a sixth aspect of the semiconductor device,
The semiconductor layer of the insulated gate transistor may be made of single crystal silicon.
【００１６】[0016]
【発明の実施の形態】以下、本発明の半導体装置の実施
の形態を図面に基づいて説明する。図１〜図５は、本発
明の半導体装置である論理回路の実施の形態を示す図で
ある。ここでは、半導体装置を構成する論理回路にパス
・トランジスタ・ロジックが用いられ、この論理回路を
構成する全てのトランジスタに同一導電型のｎＭＯＳト
ランジスタ、あるいは、論理回路を構成する全ての絶縁
ゲート型トランジスタにｐＭＯＳトランジスタを使って
実施したものである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a semiconductor device of the present invention will be described below with reference to the drawings. 1 to 5 are diagrams showing an embodiment of a logic circuit which is a semiconductor device of the present invention. Here, a pass-transistor logic is used for a logic circuit that constitutes a semiconductor device, and all transistors that constitute this logic circuit are nMOS transistors of the same conductivity type or all isolation transistors that constitute the logic circuit.
This is implemented by using a pMOS transistor as the gate type transistor.
【００１７】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る論理回路１１の構成を示す図であ
る。図１に示すように、第１の実施の形態の論理回路１
１は、ｎＭＯＳパス・トランジスタ・ロジック・ネット
ワーク（Pass-transistor Logic Network）１２と、ｎ
ＭＯＳインバータ回路１３とで構成されている。(First Embodiment) FIG. 1 is a diagram showing a configuration of a logic circuit 11 according to a first embodiment of the present invention. As shown in FIG. 1, the logic circuit 1 of the first embodiment
1 is an nMOS pass-transistor logic network 12 and n
It is composed of a MOS inverter circuit 13.
【００１８】ｎＭＯＳパス・トランジスタ・ロジック・
ネットワーク１２は、従来のＣＭＯＳスタティック論理
回路のようにゲート・レベルで論理を合成するのではな
く、トランジスタ・レベルで論理を合成する論理回路で
ある。このパス・トランジスタ・ロジックは、現在、Ｃ
ＡＤ（ Computer Aided Design）などにより論理回路を
自動合成することが可能であって、構成されるトランジ
スタ数を最小数に近づけることができる。このため、消
費電力が低減され、回路面積が小さく、高速動作し、低
コスト化することが可能な論理回路とすることができ
る。また、パス・トランジスタ・ロジックは、「Ｈ」レ
ベルでも「Ｌ」レベルでも駆動することができる点に特
徴がある。NMOS pass transistor logic
The network 12 is a logic circuit that synthesizes logic at the transistor level, instead of synthesizing logic at the gate level as in the conventional CMOS static logic circuit. This pass transistor logic is currently C
A logic circuit can be automatically synthesized by AD (Computer Aided Design) or the like, and the number of transistors configured can be brought close to the minimum number. Therefore, a logic circuit which consumes less power, has a small circuit area, operates at high speed, and can be manufactured at low cost can be provided. Further, the pass transistor logic is characterized in that it can be driven at "H" level or "L" level.
【００１９】図１に示すパス・トランジスタ・ロジック
・ネットワーク１２は、複数のｎＭＯＳトランジスタが
それぞれ接続されていて、各ゲートとドレインから入力
される論理の組み合わせを変えることにより、所望の論
理回路を自由に構成することができる。例えば、アンド
・ナンド回路、オア・ノア回路、エクスクルシブ・オア
・ノア回路等を、ここでは４個のｎＭＯＳトランジスタ
を使って容易に構成することができる。In the pass transistor logic network 12 shown in FIG. 1, a plurality of nMOS transistors are connected to each other, and a desired logic circuit can be freely changed by changing a combination of logics input from respective gates and drains. Can be configured to. For example, an AND-NAND circuit, an OR-NOA circuit, an exclusive OR-NOR circuit, etc. can be easily configured by using four nMOS transistors.
【００２０】ｎＭＯＳインバータ回路１３は、上記ｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられ、パス・トランジスタ・ロジック・
ネットワーク１２からの出力レベルを適正なレベルに補
正するレベル補正回路である。パス・トランジスタ・ロ
ジック・ネットワーク１２に「Ｈ」レベルの信号を通す
と、ここから出力される「Ｈ」レベルが電源電圧Ｖddよ
りもｎＭＯＳのしきい値電圧分だけ低下する。このた
め、パス・トランジスタ・ロジック・ネットワーク１２
の出力段には、ｎＭＯＳインバータ回路１３を付加し
て、低下した論理レベルを元に戻している。本発明の特
徴的な構成は、このｎＭＯＳインバータ回路１３にあ
り、これを図２〜図４を使って説明する。The nMOS inverter circuit 13 has the above-mentioned nM
OS pass transistor logic network 12
Is provided in the output stage of the pass transistor logic
This is a level correction circuit that corrects the output level from the network 12 to an appropriate level. When an "H" level signal is passed through the pass transistor logic network 12, the "H" level output from the pass transistor logic network 12 becomes lower than the power supply voltage Vdd by the threshold voltage of the nMOS. Therefore, the pass transistor logic network 12
An nMOS inverter circuit 13 is added to the output stage of to restore the lowered logic level to the original level. The characteristic configuration of the present invention is the nMOS inverter circuit 13, which will be described with reference to FIGS.
【００２１】図２は、ｎＭＯＳインバータ回路１３の具
体的な回路構成例を示す図であり、図３は、図２のｎＭ
ＯＳインバータ回路１３のシンボルを示す図であり、図
４は、図２のｎＭＯＳインバータ回路１３の入力信号と
出力信号の波形図である。FIG. 2 is a diagram showing a specific circuit configuration example of the nMOS inverter circuit 13, and FIG. 3 is an nM circuit of FIG.
FIG. 4 is a diagram showing a symbol of the OS inverter circuit 13, and FIG. 4 is a waveform diagram of an input signal and an output signal of the nMOS inverter circuit 13 of FIG.
【００２２】まず、構成を説明する。図２に示すよう
に、第１の実施の形態における特徴は、上記したパス・
トランジスタ・ロジックと同一導電型のトランジスタに
よってｎＭＯＳインバータ回路１３が構成されており、
ｎＭＯＳインバータ回路１３は、さらに２つのインバー
タ回路１４、１５に分けられる。First, the configuration will be described. As shown in FIG. 2, the feature of the first embodiment is that the path
The nMOS inverter circuit 13 is composed of transistors of the same conductivity type as the transistor logic,
The nMOS inverter circuit 13 is further divided into two inverter circuits 14 and 15.
【００２３】そこで、インバータ回路１４は、３個のｎ
ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と、１個のコンデ
ンサＣ１とで構成されている。通常のインバータ回路
は、ｎＭＯＳトランジスタＱ２およびＱ３のソースおよ
びドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）との
間に直列に接続されているだけで、ｎＭＯＳトランジス
タＱ２のゲートには、入力端部（ＩＮ）から正論理又は
負論理が印加され、ｎＭＯＳトランジスタＱ３のゲート
には、反転入力端部（￣ＩＮ）から入力端部（ＩＮ）側
とは逆の論理が印加される。Therefore, the inverter circuit 14 has three n circuits.
It is composed of MOS transistors Q1, Q2, Q3 and one capacitor C1. In the usual inverter circuit, the sources and drains of the nMOS transistors Q2 and Q3 are simply connected in series between the power supply (Vdd) and the ground (GND), and the gate of the nMOS transistor Q2 has an input end ( IN) applies a positive logic or a negative logic, and the gate of the nMOS transistor Q3 is applied with a logic reverse to that on the input end (IN) side from the inverting input end (-IN).
【００２４】以上のような従来のインバータ回路の構成
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、反転
出力端部（￣ＯＵＴ）からは「０」が出力されるが、逆
に、入力端部（ＩＮ）に「１」が入力され、反転入力端
部（￣ＩＮ）から「０」が入力されると、反転出力端部
（￣ＯＵＴ）からは充分上がりきらないハイレベルの
「１」が出力されることになる。これは、パス・トラン
ジスタ・ロジック・ネットワーク１２からｎＭＯＳトラ
ンジスタＱ２をオンする際に入力される「Ｈ」レベルの
ゲート電位が、電源電圧ＶddよりもｎＭＯＳのしきい値
電圧分だけ低下することになるからである。In the configuration of the conventional inverter circuit as described above, for example, "0" is input to the input end (IN),
When "1" is input to the inverting input end (_IN), "0" is output from the inverting output end (_OUT), but conversely, "1" is input to the input end (IN). Is input and "0" is input from the inverting input end (-IN), a high level "1" that does not rise sufficiently is output from the inverting output end (-OUT). This means that the "H" level gate potential input when the nMOS transistor Q2 is turned on from the pass transistor logic network 12 is lower than the power supply voltage Vdd by the threshold voltage of the nMOS. Because.
【００２５】そこで、第１の実施の形態では、図２に示
すように、インバータ回路１４のｎＭＯＳトランジスタ
Ｑ２のゲートと入力端部（ＩＮ）との間に、ゲートに電
源電圧（Ｖdd）が印加されたｎＭＯＳトランジスタＱ１
を設けるとともに、ｎＭＯＳトランジスタＱ２とＱ３の
接続部と、前記ｎＭＯＳトランジスタＱ１とｎＭＯＳト
ランジスタＱ２のゲートとの間に、コンデンサＣ１を介
して接続するように構成されている。この回路構成は、
いわゆるブートストラップ法といわれ、ｎＭＯＳトラン
ジスタＱ２のゲート容量を増大させて、ゲートに十分な
オン電圧（ここでは、「Ｈ」の電圧）を保持して、出力
レベルの低下を防止するものである。Therefore, in the first embodiment, as shown in FIG. 2, the power supply voltage (Vdd) is applied to the gate between the gate of the nMOS transistor Q2 of the inverter circuit 14 and the input terminal (IN). NMOS transistor Q1
And the connection between the nMOS transistors Q2 and Q3 and the gates of the nMOS transistors Q1 and Q2 are connected via a capacitor C1. This circuit configuration
The so-called bootstrap method is used to increase the gate capacitance of the nMOS transistor Q2 and hold a sufficient ON voltage (here, the voltage of "H") in the gate to prevent the output level from lowering.
【００２６】従って、インバータ回路１４では、入力端
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｎＭＯＳトラン
ジスタＱ３がオフ動作し、ｎＭＯＳトランジスタＱ２を
確実にオンして、電源電圧（Ｖdd）からレベル低下の無
いハイレベル「１」を反転出力端部（￣ＯＵＴ）から出
力することができる。Therefore, in the inverter circuit 14, "1" is input from the input end (IN) and the inverted input end (-) is input.
When “0” is input from (IN), the nMOS transistor Q3 is turned off, the nMOS transistor Q2 is surely turned on, and the high level “1” without a level drop from the power supply voltage (Vdd) is inverted to the output terminal. It can be output from the section (_OUT).
【００２７】また、第１の実施の形態に係るｎＭＯＳイ
ンバータ回路１３は、さらにインバータ回路１５を備え
ており、入力端部（ＩＮ）から入力される論理を反転し
た論理が出力端部（ＯＵＴ）から出力される。インバー
タ回路１５の構成は、インバータ回路１４と同様の構成
からなり、それぞれＱ１→Ｑ４、Ｑ２→Ｑ５、Ｑ３→Ｑ
６、Ｃ１→Ｃ２に相当し、相互の接続関係も同様であ
る。Further, the nMOS inverter circuit 13 according to the first embodiment further includes an inverter circuit 15, and the logic obtained by inverting the logic input from the input end (IN) is the output end (OUT). Is output from. The configuration of the inverter circuit 15 is the same as that of the inverter circuit 14, and Q1 → Q4, Q2 → Q5, Q3 → Q, respectively.
6, C1 → C2, and the mutual connection relationship is also the same.
【００２８】異なる点は、図２に示すように、入力端部
（ＩＮ）に対して、インバータ回路１４は、電源（Ｖd
d）側に接続されたｎＭＯＳトランジスタＱ２のゲート
につながるｎＭＯＳトランジスタＱ１に接続されている
が、インバータ回路１５では、逆のグラウンド（ＧＮ
Ｄ）側に接続されたｎＭＯＳトランジスタＱ６のゲート
に接続されている。また、反転入力端部（￣ＩＮ）に対
しては、インバータ回路１４は、グラウンド（ＧＮＤ）
側に接続されたｎＭＯＳトランジスタＱ３のゲートに接
続されるとともに、インバータ回路１５では、逆の電源
（Ｖdd）側に接続されたｎＭＯＳトランジスタＱ５のゲ
ートにつながるｎＭＯＳトランジスタＱ４に接続されて
いる。As shown in FIG. 2, the difference is that the inverter circuit 14 is connected to the power source (Vd
The nMOS transistor Q1 connected to the gate of the nMOS transistor Q2 connected to the d) side is connected to the nMOS transistor Q1.
It is connected to the gate of the nMOS transistor Q6 connected to the D) side. Further, the inverter circuit 14 is connected to the ground (GND) with respect to the inverting input end (-IN).
In addition to being connected to the gate of the nMOS transistor Q3 connected to the side, in the inverter circuit 15, it is connected to the nMOS transistor Q4 connected to the gate of the nMOS transistor Q5 connected to the reverse power supply (Vdd) side.
【００２９】このように、入力端部（ＩＮ）と反転入力
端部（￣ＩＮ）に対してインバータ回路１４と１５とが
逆に接続されているため、インバータ回路１４の出力が
反転出力端部（￣ＯＵＴ）となり、インバータ回路１５
の出力が出力端部（ＯＵＴ）となって、それぞれ反対の
論理を出力することができる。As described above, since the inverter circuits 14 and 15 are reversely connected to the input end (IN) and the inverting input end (-IN), the output of the inverter circuit 14 is the inverting output end. (-OUT), and the inverter circuit 15
Becomes an output end (OUT), and opposite logics can be output.
【００３０】上記図２に示したｎＭＯＳインバータ回路
１３をシンボルで表わしたのが図３であり、入力端部
（ＩＮ）と反転入力端部（￣ＩＮ）、および、出力端部
（ＯＵＴ）と反転出力端部（￣ＯＵＴ）との関係を示し
ている。そして、この図３と同じシンボルが図１のｎＭ
ＯＳパス・トランジスタ・ロジック・ネットワーク１２
の出力段に設けられている。FIG. 3 is a symbolic representation of the nMOS inverter circuit 13 shown in FIG. 2 above. It has an input end (IN), an inverting input end (--IN), and an output end (OUT). The relationship with the inverted output end (-OUT) is shown. The same symbol as in FIG. 3 corresponds to nM in FIG.
OS pass transistor logic network 12
It is provided in the output stage of.
【００３１】第１の実施の形態では、上記したように、
ｎＭＯＳパス・トランジスタ・ロジック・ネットワーク
１２の出力段に、ｎＭＯＳインバータ回路１３を設けた
ため、論理回路を構成するＭＯＳトランジスタ全てを同
一導電型とすることが可能である。従って、従来のよう
に、ｎＭＯＳパス・トランジスタ・ロジック・ネットワ
ーク１２に対して、ＣＭＯＳインバータ回路やｐＭＯＳ
交差ラッチ回路を設ける場合と比べて、素子構造が簡略
化され、イオンドーピング工程数やマスク枚数を減少す
ることができるので、製造コストを低減できる。In the first embodiment, as described above,
Since the nMOS inverter circuit 13 is provided at the output stage of the nMOS pass transistor logic network 12, all the MOS transistors forming the logic circuit can be of the same conductivity type. Therefore, as in the conventional case, the CMOS inverter circuit and the pMOS are used for the nMOS pass transistor logic network 12.
As compared with the case where the cross latch circuit is provided, the device structure is simplified and the number of ion doping steps and the number of masks can be reduced, so that the manufacturing cost can be reduced.
【００３２】また、ｎＭＯＳパス・トランジスタ・ロジ
ック・ネットワーク１２の出力段には、出力レベルの低
下を防止するため、従来はＣＭＯＳインバータ回路を設
けていたが、第１の実施の形態では同一導電型のｎＭＯ
Ｓインバータ回路を採用している。そして、このｎＭＯ
Ｓインバータ回路を採用すると出力レベルの低下が確実
に防止できないため、ｎＭＯＳインバータ回路内のゲー
ト部にさらにｎＭＯＳトランジスタとコンデンサとを組
込んだブートストラップ法を採用し、ゲート電位の変動
を補償することにより出力レベルの低下が補正され、適
正な出力レベルが得られるレベル補正回路を構成してい
る。A CMOS inverter circuit is conventionally provided in the output stage of the nMOS pass transistor logic network 12 in order to prevent the output level from lowering. However, in the first embodiment, the same conductivity type is used. NMO
Uses an S inverter circuit. And this nMO
If the S inverter circuit is adopted, the output level cannot be surely prevented from decreasing. Therefore, the bootstrap method in which the nMOS transistor and the capacitor are further incorporated in the gate portion of the nMOS inverter circuit is adopted to compensate for the fluctuation of the gate potential. This composes a level correction circuit that corrects the decrease in output level and obtains an appropriate output level.
【００３３】具体的には、図１に示すｎＭＯＳパス・ト
ランジスタ・ロジック・ネットワーク１２からｎＭＯＳ
インバータ回路１３に入力される入力端部（ＩＮ）の入
力信号波形は、図４（ａ）に示すように、本来の入力信
号の電位が、ローレベル「Ｌ」が０Ｖで、ハイレベル
「Ｈ」が５Ｖであるべきものが、ハイレベル「Ｈ」の出
力電位が低下していることがわかる。しかし、第１の実
施の形態のｎＭＯＳインバータ回路１３を介して出力端
部（ＯＵＴ）から出力される反転出力波形は、図４
（ｂ）に示すように、ハイレベル「Ｈ」が５Ｖに確実に
シフトアップされおり、ｎＭＯＳインバータ回路１３の
レベル補正作用によって適正な論理出力が得られること
がわかる。Specifically, from the nMOS pass transistor logic network 12 shown in FIG.
As shown in FIG. 4A, the input signal waveform of the input terminal (IN) input to the inverter circuit 13 has the original potential of the input signal such that the low level “L” is 0 V and the high level “H” is “H”. It should be understood that the output potential of the high level "H" is lowered when "" should be 5V. However, the inverted output waveform output from the output end (OUT) via the nMOS inverter circuit 13 of the first embodiment is as shown in FIG.
As shown in (b), it can be seen that the high level “H” is surely shifted up to 5V, and an appropriate logical output can be obtained by the level correction action of the nMOS inverter circuit 13.
【００３４】（第２の実施の形態）上記第１の実施の形
態では、論理回路１１に用いるトランジスタを全てｎＭ
ＯＳトランジスタとして構成したが、これとは逆に、第
２の実施の形態では、トランジスタを全てｐＭＯＳトラ
ンジスタで構成した例を説明する。図５は、第２の実施
の形態に係るｐＭＯＳインバータ回路２３の回路構成例
を示す図である。(Second Embodiment) In the first embodiment, all the transistors used in the logic circuit 11 are nM.
Although it is configured as an OS transistor, in contrast to this, an example in which all the transistors are pMOS transistors will be described in the second embodiment. FIG. 5 is a diagram showing a circuit configuration example of the pMOS inverter circuit 23 according to the second embodiment.
【００３５】なお、論理回路１１に用いるトランジスタ
を全てｐＭＯＳトランジスタで構成する場合は、図示し
ていないが、図１のパス・トランジスタ・ロジック・ネ
ットワーク１２に相当する部分が全てｐＭＯＳトランジ
スタで構成されている。そして、図５に示すように、ｐ
ＭＯＳインバータ回路２３は、さらに２つのインバータ
回路２４、２５に分けられる。When all the transistors used in the logic circuit 11 are pMOS transistors, although not shown, all the parts corresponding to the pass transistor logic network 12 in FIG. 1 are pMOS transistors. There is. Then, as shown in FIG.
The MOS inverter circuit 23 is further divided into two inverter circuits 24 and 25.
【００３６】インバータ回路２４は、３個のｎＭＯＳト
ランジスタＱ１１、Ｑ１２、Ｑ１３と、１個のコンデン
サＣ１１とで構成されている。通常のインバータ回路
は、ｐＭＯＳトランジスタＱ１２およびＱ１３のソース
およびドレインが電源（Ｖdd）とグラウンド（ＧＮＤ）
との間に直列に接続されているだけで、ｐＭＯＳトラン
ジスタＱ１２のゲートには、入力端部（ＩＮ）から正論
理又は負論理が印加され、ｐＭＯＳトランジスタＱ１３
のゲートには、反転入力端部（￣ＩＮ）から入力端部
（ＩＮ）とは逆の論理が印加される。The inverter circuit 24 is composed of three nMOS transistors Q11, Q12, Q13 and one capacitor C11. In a normal inverter circuit, the sources and drains of pMOS transistors Q12 and Q13 are a power supply (Vdd) and a ground (GND).
, And a positive logic or a negative logic is applied to the gate of the pMOS transistor Q12 from the input end (IN).
The reverse logic to the input end (IN) is applied to the gate of the inverting input end (-IN).
【００３７】このような従来のｐＭＯＳインバータ回路
では、例えば、入力端部（ＩＮ）に「０」が入力され、
反転入力端部（￣ＩＮ）に「１」が入力されると、出力
端部（ＯＵＴ）から「１」が出力されるが、逆に、入力
端部（ＩＮ）に「１」が入力され、反転入力端部（￣Ｉ
Ｎ）から「０」が入力されると、出力端部（ＯＵＴ）か
らは充分下がりきらないローレベルの「０」が出力され
ることになる。これは、ｐＭＯＳトランジスタＱ１３が
オンするときに、そのしきい値電圧分だけグラウンド
（ＧＮＤ）レベルが上昇するからである。In such a conventional pMOS inverter circuit, for example, "0" is input to the input terminal (IN),
When "1" is input to the inverting input end (-IN), "1" is output from the output end (OUT), but conversely, "1" is input to the input end (IN). , Inverting input end (￣I
When “0” is input from N), a low level “0” that does not fall sufficiently is output from the output end (OUT). This is because the ground (GND) level rises by the threshold voltage when the pMOS transistor Q13 turns on.
【００３８】そこで、第２の実施の形態では、図５に示
すように、インバータ回路２４のｐＭＯＳトランジスタ
Ｑ１３のゲートと反転入力端部（￣ＩＮ）との間に、ゲ
ートにグラウンド電位（ＧＮＤ）を印加されたｐＭＯＳ
トランジスタＱ１１を設けるとともに、ｐＭＯＳトラン
ジスタＱ１２とＱ１３の接続部と、前記ｐＭＯＳトラン
ジスタＱ１１とｐＭＯＳトランジスタＱ１３のゲートと
の間に、コンデンサＣ１１を介して接続するように構成
されている。このブートストラップ法による回路構成
は、ｐＭＯＳトランジスタＱ１３のゲート容量を増大さ
せて、ゲートに十分なオン電圧（ここでは、「Ｌ」の電
圧）が保持されるようにして、出力されるローレベルの
上昇を防止するものである。Therefore, in the second embodiment, as shown in FIG. 5, a ground potential (GND) is applied to the gate between the gate of the pMOS transistor Q13 of the inverter circuit 24 and the inverting input terminal (_IN). Applied pMOS
The transistor Q11 is provided, and the connection between the pMOS transistors Q12 and Q13 and the gates of the pMOS transistors Q11 and Q13 are connected via a capacitor C11. In the circuit configuration based on the bootstrap method, the gate capacitance of the pMOS transistor Q13 is increased so that a sufficient ON voltage (here, the voltage of "L") is held in the gate, and the low level output is performed. It prevents the rise.
【００３９】従って、インバータ回路２４では、入力端
部（ＩＮ）から「１」が入力されて、反転入力端部（￣
ＩＮ）から「０」が入力される場合は、ｐＭＯＳトラン
ジスタＱ１２がオフ動作して、ｐＭＯＳトランジスタＱ
１３を確実にオン動作させるため、出力端部（ＯＵＴ）
からはグラウンド電位（ＧＮＤ）の上昇の無いローレベ
ル「０」を出力することができる。Therefore, in the inverter circuit 24, "1" is input from the input end (IN), and the inverting input end (-
When “0” is input from (IN), the pMOS transistor Q12 is turned off and the pMOS transistor Q12
To ensure that the 13 is turned on, the output end (OUT)
Can output a low level "0" without an increase in the ground potential (GND).
【００４０】また、第２の実施の形態に係るｐＭＯＳイ
ンバータ回路２３は、インバータ回路２５を備えてお
り、入力端部（ＩＮ）から入力される論理が反転された
論理を反転出力端部（￣ＯＵＴ）から出力する。インバ
ータ回路２５の構成は、インバータ回路２４と同様であ
って、それぞれＱ１１→Ｑ１４、Ｑ１２→Ｑ１５、Ｑ１
３→Ｑ１６、Ｃ１１→Ｃ１２に相当し、相互の接続関係
も同様である。Further, the pMOS inverter circuit 23 according to the second embodiment is provided with an inverter circuit 25, and the logic input from the input end (IN) is inverted to the inverted output end (−). OUT). The configuration of the inverter circuit 25 is similar to that of the inverter circuit 24, and Q11 → Q14, Q12 → Q15, Q1 respectively.
It corresponds to 3 → Q16 and C11 → C12, and the mutual connection relationship is also the same.
【００４１】異なる点は、図５に示すように、入力端部
（ＩＮ）に対して、インバータ回路２４は、電源（Ｖd
d）側に接続されたｐＭＯＳトランジスタＱ１２のゲー
トに接続されるとともに、インバータ回路２５では、逆
のグラウンド（ＧＮＤ）側に接続されたｐＭＯＳトラン
ジスタＱ１６のゲートにつながるｐＭＯＳトランジスタ
Ｑ１４に接続される。また、反転入力端部（￣ＩＮ）に
対しては、インバータ回路２４は、グラウンド（ＧＮ
Ｄ）側に接続されたｐＭＯＳトランジスタＱ１３のゲー
トにつながるｐＭＯＳトランジスタＱ１１に接続され、
インバータ回路２５では、逆の電源（Ｖdd）側に接続さ
れたｐＭＯＳトランジスタＱ１５のゲートに接続されて
いる。The difference is that, as shown in FIG. 5, the inverter circuit 24 is connected to the power source (Vd
In the inverter circuit 25, it is connected to the gate of the pMOS transistor Q12 connected to the d) side, and is also connected to the pMOS transistor Q14 connected to the gate of the pMOS transistor Q16 connected to the opposite ground (GND) side. In addition, the inverter circuit 24 is connected to the ground (GN
D) connected to the pMOS transistor Q11 connected to the gate of the pMOS transistor Q13 connected to the side,
In the inverter circuit 25, it is connected to the gate of the pMOS transistor Q15 connected to the opposite power source (Vdd) side.
【００４２】このように、入力端部（ＩＮ）と反転入力
端部（￣ＩＮ）に対してインバータ回路２４と２５とが
逆に接続されているため、インバータ回路２４の出力が
出力端部（ＯＵＴ）となり、インバータ回路２５の出力
が反転出力端部（￣ＯＵＴ）となって、それぞれ反対の
論理が出力されるものである。そして、図５に示すｐＭ
ＯＳインバータ回路２３は、図示しないｐＭＯＳパス・
トランジスタ・ロジック・ネットワークの出力段に設け
られて構成されている。As described above, since the inverter circuits 24 and 25 are reversely connected to the input end (IN) and the inverting input end (-IN), the output of the inverter circuit 24 is output ( OUT), the output of the inverter circuit 25 becomes an inverting output end (-OUT), and the opposite logics are output. Then, the pM shown in FIG.
The OS inverter circuit 23 includes a pMOS path
It is provided at the output stage of the transistor logic network.
【００４３】第２の実施の形態では、上記したように、
ｐＭＯＳパス・トランジスタ・ロジック・ネットワーク
の出力段に、ｐＭＯＳインバータ回路２３を設けたた
め、ロジック回路を構成するＭＯＳトランジスタ全てを
同一導電型とすることが可能である。従って、従来例と
比較すると、素子構造が簡略化され、イオンドーピング
工程数やマスク枚数を減少することができるので、製造
コストを低減できる。In the second embodiment, as described above,
Since the pMOS inverter circuit 23 is provided at the output stage of the pMOS pass transistor logic network, all the MOS transistors forming the logic circuit can be of the same conductivity type. Therefore, as compared with the conventional example, the device structure is simplified and the number of ion doping steps and the number of masks can be reduced, so that the manufacturing cost can be reduced.
【００４４】また、ｐＭＯＳパス・トランジスタ・ロジ
ック・ネットワークの出力段には、出力レベル（ローレ
ベル）が上昇するのを防止するため、同一導電型のｐＭ
ＯＳインバータ回路を採用し、さらに、このｐＭＯＳイ
ンバータ回路による出力レベルの上昇を確実に防止する
ため、ｐＭＯＳインバータ回路２３内にさらにＭＯＳト
ランジスタとコンデンサとを組込んだブートストラップ
法を採用している。このため、出力レベルの上昇を補正
して、適正な出力レベルが得られるレベル補正回路とす
ることができる。In order to prevent the output level (low level) from rising, the pM of the same conductivity type is used in the output stage of the pMOS pass transistor logic network.
A bootstrap method is adopted in which an OS inverter circuit is adopted, and further, in order to reliably prevent the output level from being increased by the pMOS inverter circuit, a MOS transistor and a capacitor are further incorporated in the pMOS inverter circuit 23. Therefore, the level correction circuit can correct an increase in the output level to obtain an appropriate output level.
【００４５】具体的には、図示しないｐＭＯＳパス・ト
ランジスタ・ロジック・ネットワークからｐＭＯＳイン
バータ回路２３の入力端部（ＩＮ）に入力される信号
は、本来の入力信号の電位が、ローレベル「Ｌ」が０Ｖ
で、ハイレベル「Ｈ」が５Ｖであるべきものが、ローレ
ベル「Ｌ」の出力電位が０Ｖよりも高くなっている。し
かし、第２の実施の形態のｐＭＯＳインバータ回路２３
を介して出力端部（ＯＵＴ）から出力される反転出力波
形は、ローレベル「Ｌ」が確実に０Ｖとなる。このよう
に、第２の実施の形態の論理回路は、ｐＭＯＳインバー
タ回路２３によるレベル補正作用によって適正な論理出
力を得ることができる。Specifically, the signal input to the input end (IN) of the pMOS inverter circuit 23 from a pMOS pass transistor logic network (not shown) is such that the potential of the original input signal is low level "L". Is 0V
Then, although the high level “H” should be 5V, the output potential of the low level “L” is higher than 0V. However, the pMOS inverter circuit 23 of the second embodiment is
In the inverted output waveform output from the output end (OUT) via, the low level “L” is surely 0V. As described above, the logic circuit of the second embodiment can obtain an appropriate logic output by the level correction function of the pMOS inverter circuit 23.
【００４６】上記したように、第２の実施の形態に係る
論理回路は、パス・トランジスタ・ロジックを用いたこ
とにより、最小数に近いトランジスタ数で回路を構成す
ることが可能であって、低消費電力化と、高速化と、高
集積化を図ることができる。As described above, in the logic circuit according to the second embodiment, by using the pass transistor logic, it is possible to configure the circuit with the number of transistors close to the minimum number, and Higher power consumption, higher speed, and higher integration can be achieved.
【００４７】そして、このパス・トランジスタ・ロジッ
クからなる論理回路の出力段には、パス・トランジスタ
・ロジックで用いたトランジスタと同じ導電型からなる
ｐＭＯＳトランジスタを用いて構成したｐＭＯＳインバ
ータ回路２３を設けたことにより、出力レベルの補正が
可能となり、さらに、パス・トランジスタ・ロジックと
ＭＯＳインバータ回路とを同一工程で作成できるため、
イオンドーピング工程数とマスク枚数が少なくなり、素
子構造が簡略化され、素子面積が小さくなって、高集積
化と製造コストの低減化とを図ることができる。At the output stage of the logic circuit composed of the pass transistor logic, there is provided a pMOS inverter circuit 23 composed of a pMOS transistor of the same conductivity type as the transistor used in the pass transistor logic. As a result, the output level can be corrected, and the pass transistor logic and the MOS inverter circuit can be created in the same process.
The number of ion doping steps and the number of masks are reduced, the element structure is simplified, the element area is reduced, and high integration and reduction in manufacturing cost can be achieved.
【００４８】また、ｐＭＯＳパス・トランジスタ・ロジ
ックの出力レベルを補正するｐＭＯＳインバータ回路に
は、同一導電型のｐＭＯＳトランジスタとコンデンサと
を付加したブートストラップ法を採用したことにより、
インバータ回路の出力レベルが補正されて適正なレベル
を出力することが可能となる。従って、第２の実施の形
態に係る論理回路を使用しても誤動作しなくなり、信頼
性の高い論理回路とすることができる。Further, the pMOS inverter circuit for correcting the output level of the pMOS pass transistor logic adopts the bootstrap method in which the pMOS transistor of the same conductivity type and the capacitor are added.
The output level of the inverter circuit is corrected and it becomes possible to output an appropriate level. Therefore, even if the logic circuit according to the second embodiment is used, malfunction does not occur, and a highly reliable logic circuit can be obtained.
【００４９】以上、本発明者によってなされた発明を好
適な実施の形態に基づいて具体的に説明したが、本発明
は上記した実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。なお、上記した実施の形態では、論理回路
にパス・トランジスタ・ロジックを用いたが、必ずしも
これに限定されるものではなく、出力レベルの補正を要
する論理回路であれば種々の論理回路に対して適用する
ことができる。Although the invention made by the present inventor has been specifically described based on the preferred embodiments, the present invention is not limited to the above-described embodiments, and does not depart from the gist of the invention. It goes without saying that various changes can be made with. Although the pass transistor logic is used for the logic circuit in the above-described embodiment, the present invention is not necessarily limited to this, and various logic circuits may be used as long as the logic circuit requires output level correction. Can be applied.
【００５０】また、上記実施の形態では、パス・トラン
ジスタ・ロジックの出力レベルを補正するＭＯＳインバ
ータ回路にブートストラップ法により同一導電型のＭＯ
Ｓトランジスタとコンデンサの両方を付加した構成で説
明したが、何れか一方を付加する場合でもよく、さらに
複数のコンデンサやＭＯＳトランジスタを付加して構成
するようにしてもよい。In the above embodiment, the MOS inverter circuit for correcting the output level of the pass transistor logic has the same conductivity type MO by the bootstrap method.
Although the configuration has been described in which both the S transistor and the capacitor are added, either one may be added, or a plurality of capacitors and MOS transistors may be added.
【００５１】さらに、本実施の形態に係る論理回路を、
例えば、液晶表示装置の駆動回路などに好適に適用する
ことができる。また、本実施の形態では、半導体装置を
単結晶シリコンで構成することにより、移動度の高い、
高速動作可能な半導体装置とすることができる。Further, the logic circuit according to the present embodiment is
For example, it can be suitably applied to a drive circuit of a liquid crystal display device. In addition, in this embodiment mode, since the semiconductor device is formed using single crystal silicon, high mobility,
A semiconductor device that can operate at high speed can be provided.
【００５２】[0052]
【発明の効果】本発明の半導体装置によれば、論理回路
が絶縁ゲート型トランジスタで構成され、その該論理回
路の出力レベルをレベル補正回路で補正し、前記論理回
路と前記レベル補正回路とが同一導電型の絶縁ゲート型
トランジスタで構成されている。従って、論理回路とレ
ベル補正回路の絶縁ゲート型トランジスタを同一導電型
としたので、イオンドーピング回数、フォトリソグラフ
ィ工程数、マスク枚数が減少して、製造コストが低減化
し、配線構造等が簡略化されて高集積化できるととも
に、適正な出力レベルを得ることができる。According to the semiconductor device of the present invention, the logic circuit is composed of insulated gate type transistors, and the output level of the logic circuit is corrected by the level correction circuit so that the logic circuit and the level correction circuit are It is composed of insulated gate transistors of the same conductivity type. Therefore, since the insulated gate transistors of the logic circuit and the level correction circuit are of the same conductivity type, the number of times of ion doping, the number of photolithography processes and the number of masks are reduced, the manufacturing cost is reduced, and the wiring structure is simplified. It is possible to achieve high integration and obtain an appropriate output level.
【００５３】特に、前記論理回路を、パス・トランジス
タ・ロジック回路で構成したことにより、一層の低消費
電力性と、動作速度の高速化と、高集積化を図ることが
可能となり、同一導電型の絶縁ゲート型トランジスタを
使ったことによる相乗効果が得られる。In particular, by configuring the logic circuit with a pass transistor logic circuit, it is possible to achieve further lower power consumption, higher operating speed, and higher integration, and the same conductivity type. A synergistic effect can be obtained by using the insulated gate transistor.
【００５４】また、前記レベル補正回路を、同一導電型
の絶縁ゲート型トランジスタからなるインバータ回路
と、そのインバータ回路を構成する絶縁ゲート型トラン
ジスタのゲート部に同一導電型の絶縁ゲート型トランジ
スタとコンデンサからなるゲート電位補償回路を備えて
いる。従って、レベル補正回路は、インバータ回路によ
りパス・トランジスタ・ロジックからの入力レベルを補
正し、さらに、そのインバータ回路の絶縁ゲート型トラ
ンジスタのゲート電位の変動を、ブートストラップ法の
絶縁ゲート型トランジスタとコンデンサとを使ったゲー
ト電位補償回路による補償により、出力レベルを適正な
レベルに補正することができる。[0054] Also, the level correction circuit, an inverter circuit made of the same conductivity type insulated gate transistor, insulated gate of the same conductivity type into the gate of the insulating gate type Trang <br/> registers constituting the inverter circuit It is provided with a gate potential compensating circuit including a type transistor and a capacitor. Therefore, the level correction circuit corrects the input level from the pass transistor logic by the inverter circuit, and further, the variation of the gate potential of the insulated gate transistor of the inverter circuit is corrected by the bootstrap method.
The output level can be corrected to an appropriate level by the compensation by the gate potential compensation circuit using the insulated gate transistor and the capacitor.
【００５５】また、絶縁ゲート型トランジスタの半導体
層を単結晶シリコンで構成したので、移動度の高い、高
速動作可能な半導体装置とすることができる。Further, since the semiconductor layer of the insulated gate transistor is composed of single crystal silicon, a semiconductor device having high mobility and capable of operating at high speed can be obtained.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の第１の実施の形態に係る論理回路の構
成を示す図。FIG. 1 is a diagram showing a configuration of a logic circuit according to a first embodiment of the present invention.
【図２】ｎＭＯＳインバータ回路の具体的な回路構成例
を示す図、FIG. 2 is a diagram showing a specific circuit configuration example of an nMOS inverter circuit;
【図３】図２のｎＭＯＳインバータ回路のシンボルを示
す図。FIG. 3 is a diagram showing a symbol of the nMOS inverter circuit of FIG.
【図４】図２のｎＭＯＳインバータ回路の入力信号と出
力信号の波形図。FIG. 4 is a waveform diagram of input signals and output signals of the nMOS inverter circuit of FIG.
【図５】本発明の第２の実施の形態に係るｐＭＯＳイン
バータ回路の回路構成例を示す図。FIG. 5 is a diagram showing a circuit configuration example of a pMOS inverter circuit according to a second embodiment of the present invention.
【図６】従来のＣＰＬ回路の構成を示す図。FIG. 6 is a diagram showing a configuration of a conventional CPL circuit.
【図７】従来のＣＭＯＳインバータ回路を示す図。FIG. 7 is a diagram showing a conventional CMOS inverter circuit.
【符号の説明】 １１ 論理回路 １２ ｎＭＯＳパス・トランジスタ・ロジッ
ク・ネットワーク １３ ｎＭＯＳインバータ回路 １４，１５ インバータ回路 ２３ ｐＭＯＳインバータ回路 ２４，２５ インバータ回路[Explanation of reference numerals] 11 logic circuit 12 nMOS pass transistor logic network 13 nMOS inverter circuit 14, 15 inverter circuit 23 pMOS inverter circuit 24, 25 inverter circuit
Claims (6)
と、 該論理回路の出力レベルを補正するレベル補正回路と、 を備え、 前記論理回路と前記レベル補正回路とを構成するＭＯＳ
トランジスタが同一導電型であることを特徴とする半導
体装置。1. A MOS comprising a logic circuit composed of MOS transistors and a level correction circuit for correcting the output level of the logic circuit, the MOS forming the logic circuit and the level correction circuit.
A semiconductor device in which transistors are of the same conductivity type.
駆動できるパス・トランジスタ・ロジック回路で構成さ
れていることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the logic circuit is composed of a pass transistor logic circuit that can be driven at either a low level or a high level input level.
路と、 該インバータ回路を構成するＭＯＳトランジスタのゲー
ト部に同一導電型のＭＯＳトランジスタとコンデンサと
からなり、前記インバータ回路のＭＯＳトランジスタの
ゲート電位の変動を補償するゲート電位補償回路と、 を備えていることを特徴とする請求項１または請求項２
記載の半導体装置。3. The inverter circuit, wherein the level correction circuit comprises an inverter circuit composed of MOS transistors of the same conductivity type, and a MOS transistor of the same conductivity type and a capacitor at the gate portion of the MOS transistors forming the inverter circuit. 3. A gate potential compensating circuit for compensating for variations in the gate potential of the MOS transistor according to claim 1 or 2.
13. The semiconductor device according to claim 1.
インが電源からグラウンドに向かって少なくとも２個直
列に接続された第１および第２のＭＯＳトランジスタ
と、 前記第１および第２のＭＯＳトランジスタの接続部に接
続された第１の出力端部と、 同一導電型のＭＯＳトランジスタのソースもしくはドレ
インが電源からグラウンドに向かって少なくとも２個直
列に接続された第３および第４のＭＯＳトランジスタ
と、 前記第３および第４のＭＯＳトランジスタの接続部に接
続された第２の出力端部と、 を備え、 前記ゲート電位保持回路が、 出力端が前記第１または第２のＭＯＳトランジスタのゲ
ートに接続された第５のＭＯＳトランジスタと、 一端が前記第１および第２のＭＯＳトランジスタの接続
部に接続され、他端が前記第５のＭＯＳトランジスタの
出力端に接続された第１のコンデンサと、 出力端が前記第３または第４のＭＯＳトランジスタのゲ
ートに接続された第６のＭＯＳトランジスタと、 一端が前記第３および第４のＭＯＳトランジスタの接続
部に接続され、他端が前記第６のＭＯＳトランジスタの
出力端に接続された第２のコンデンサと、 を備えていることを特徴とする請求項３記載の半導体装
置。4. The inverter circuit includes first and second MOS transistors in which at least two sources or drains of MOS transistors of the same conductivity type are connected in series from a power supply to a ground, and the first and second MOS transistors. A first output end connected to the connection of the second MOS transistor and at least two sources or drains of the same conductivity type MOS transistors connected in series from the power supply to the ground; A MOS transistor; and a second output end connected to the connection of the third and fourth MOS transistors, wherein the gate potential holding circuit has an output end of the first or second MOS transistor. A fifth MOS transistor connected to the gate of the first and second MOS transistors A first capacitor connected to the connection part of the third MOS transistor and the other end to the output end of the fifth MOS transistor, and the sixth end connected to the gate of the third or fourth MOS transistor. A MOS transistor, and a second capacitor having one end connected to the connection portion of the third and fourth MOS transistors and the other end connected to the output end of the sixth MOS transistor. The semiconductor device according to claim 3, wherein the semiconductor device is a semiconductor device.
ランジスタでのみ構成されていることを特徴とする請求
項１から請求項４までの何れかに記載の半導体装置。5. The semiconductor device according to claim 1, wherein the MOS transistor is composed only of an n-type MOS transistor.
晶シリコンで構成されていることを特徴とする請求項１
から請求項５までの何れかに記載の半導体装置。6. The semiconductor layer of the MOS transistor is made of single crystal silicon.
The semiconductor device according to claim 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201670A JPH0936729A (en) | 1995-07-13 | 1995-07-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201670A JPH0936729A (en) | 1995-07-13 | 1995-07-13 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936729A true JPH0936729A (en) | 1997-02-07 |
Family
ID=16444959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7201670A Pending JPH0936729A (en) | 1995-07-13 | 1995-07-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936729A (en) |
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