JPH09213839A - プラスチックパッケージ型半導体集積回路及びその製造 方法 - Google Patents
プラスチックパッケージ型半導体集積回路及びその製造 方法Info
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Abstract
(57)【要約】
【課題】BGA構造LSIと同等程度に小型で、LOC
構造TSOP型LSIと同等程度に耐湿性が良好なプラ
スチックパッケージ型LSIを提供する。 【解決手段】電子回路が形成されたペレット1と、ペレ
ット1上に水平方向に延び、ペレット表面のボンディン
グパッドとワイヤボンディング工法によりLOC構造で
電気的に接続されたインナリード5とを、熱硬化性樹脂
材料からなる封止外装用の樹脂層20で覆う。樹脂層2
0のインナリード側の面のインナリード5に通じる位置
に小孔を設け、その小孔内に、外部接続用端子として、
頭部が樹脂層20の外壁から突出するようにBGA構造
のはんだボールを埋め込み、インナリード5の一部分に
接続させる。インナリード5のペレット1側とは反対側
の端面を、封止外装用樹脂層20の外壁に露頭の如く露
出させて、パッケージ内部からの水分の脱出路とする。
構造TSOP型LSIと同等程度に耐湿性が良好なプラ
スチックパッケージ型LSIを提供する。 【解決手段】電子回路が形成されたペレット1と、ペレ
ット1上に水平方向に延び、ペレット表面のボンディン
グパッドとワイヤボンディング工法によりLOC構造で
電気的に接続されたインナリード5とを、熱硬化性樹脂
材料からなる封止外装用の樹脂層20で覆う。樹脂層2
0のインナリード側の面のインナリード5に通じる位置
に小孔を設け、その小孔内に、外部接続用端子として、
頭部が樹脂層20の外壁から突出するようにBGA構造
のはんだボールを埋め込み、インナリード5の一部分に
接続させる。インナリード5のペレット1側とは反対側
の端面を、封止外装用樹脂層20の外壁に露頭の如く露
出させて、パッケージ内部からの水分の脱出路とする。
Description
【0001】
【発明の属する技術分野】本発明はプラスチックパッケ
ージ型半導体集積回路及びその製造方法に関し、特に、
内部がLOC(Lead on Chip:リード オ
ン チップ)構造のTSOP型(Thin Small
Outline Package:薄型プラスチック
モールド樹脂封止型)半導体集積回路及びその製造方法
に関するものである。
ージ型半導体集積回路及びその製造方法に関し、特に、
内部がLOC(Lead on Chip:リード オ
ン チップ)構造のTSOP型(Thin Small
Outline Package:薄型プラスチック
モールド樹脂封止型)半導体集積回路及びその製造方法
に関するものである。
【0002】
【従来の技術】この種の従来のLSIの一例の断面斜視
図を、図6(a)に示す。図6(a)を参照して、電子
回路が形成されているペレット1上に、パッケージのイ
ンナリード5が内向きに延びている。インナリード5は
外方向からペレット1の方に向い、ペレット1の周辺上
に達するのみに止まらず、更に奥の方、ペレットの電子
回路形成領域にまで延びている。ペレット1とインナリ
ード5とは絶縁性の接着テープ2で固定されており、ペ
レット上の接続用電極(ボンディングパッド。図示せ
ず)とインナリード先端とが、ワイヤボンディング工法
で接続されている。そして、インナリード5とペレット
1とワイヤ4とが、外装用樹脂層20で樹脂封止されて
いる。封止樹脂層20からは、外部の回路に対する接続
用端子(外部端子)として、アウタリード17がインナ
リード5からパッケージ外部に引き出されている。アウ
タリード17は、封止樹脂層20に沿ってパッケージ下
面方向に折り曲げられ、更に先端を外側に向けて折り曲
げられた、いわゆるガルウィング形状に加工されてい
る。
図を、図6(a)に示す。図6(a)を参照して、電子
回路が形成されているペレット1上に、パッケージのイ
ンナリード5が内向きに延びている。インナリード5は
外方向からペレット1の方に向い、ペレット1の周辺上
に達するのみに止まらず、更に奥の方、ペレットの電子
回路形成領域にまで延びている。ペレット1とインナリ
ード5とは絶縁性の接着テープ2で固定されており、ペ
レット上の接続用電極(ボンディングパッド。図示せ
ず)とインナリード先端とが、ワイヤボンディング工法
で接続されている。そして、インナリード5とペレット
1とワイヤ4とが、外装用樹脂層20で樹脂封止されて
いる。封止樹脂層20からは、外部の回路に対する接続
用端子(外部端子)として、アウタリード17がインナ
リード5からパッケージ外部に引き出されている。アウ
タリード17は、封止樹脂層20に沿ってパッケージ下
面方向に折り曲げられ、更に先端を外側に向けて折り曲
げられた、いわゆるガルウィング形状に加工されてい
る。
【0003】上述のLOC構造のプラスチックパッケー
ジ型LSIは、それまでのプラスチックパッケージ型L
SIでは、インナリードがペレットの外周を取り巻くよ
うに配置されてその先端がペレットから離れていること
から、ペレット側のボンディングパッドとインナリード
先端との間に距離があって、パッケージの小型化が困難
であったのに対して、インナリード先端がペレット上に
まで延びていることから、その分パッケージが小型化さ
れるという利点を持っている。
ジ型LSIは、それまでのプラスチックパッケージ型L
SIでは、インナリードがペレットの外周を取り巻くよ
うに配置されてその先端がペレットから離れていること
から、ペレット側のボンディングパッドとインナリード
先端との間に距離があって、パッケージの小型化が困難
であったのに対して、インナリード先端がペレット上に
まで延びていることから、その分パッケージが小型化さ
れるという利点を持っている。
【0004】LOC構造でTSOP型のLSIには、上
述したアウタリードがガルウィング形状のものの他に、
図6(b)にその断面図を示すもののような、Jリード
形状のアウタリードを持つものなどがある。いずれの場
合でも、インナリード5がペレット側からパッケージ外
側方向に水平に延び、アウタリード17としてパッケー
ジの外部に引き出され、封止樹脂層20に沿ってガルウ
ィング形状あるいはJリード形状に折曲げ加工されてい
る点で共通している。
述したアウタリードがガルウィング形状のものの他に、
図6(b)にその断面図を示すもののような、Jリード
形状のアウタリードを持つものなどがある。いずれの場
合でも、インナリード5がペレット側からパッケージ外
側方向に水平に延び、アウタリード17としてパッケー
ジの外部に引き出され、封止樹脂層20に沿ってガルウ
ィング形状あるいはJリード形状に折曲げ加工されてい
る点で共通している。
【0005】
【発明が解決しようとする課題】上述した従来のLOC
構造TSOP型LSIには、パッケージの小型化が困難
で、プリント配線基板などの実装用基板への実装密度を
高密度化するのに不利であるという問題がある。この型
のLSIの場合、外部端子としてのアウタリードを封止
樹脂層の外部に引き出さなければならないという幾何学
的な理由と、そのアウタリードを折曲げ加工するために
は、アウタリード補強のために、外装樹脂層外縁からペ
レット迄の間にある程度の端子支持用の距離が必要であ
るという、工法上、構造上の理由とによる。
構造TSOP型LSIには、パッケージの小型化が困難
で、プリント配線基板などの実装用基板への実装密度を
高密度化するのに不利であるという問題がある。この型
のLSIの場合、外部端子としてのアウタリードを封止
樹脂層の外部に引き出さなければならないという幾何学
的な理由と、そのアウタリードを折曲げ加工するために
は、アウタリード補強のために、外装樹脂層外縁からペ
レット迄の間にある程度の端子支持用の距離が必要であ
るという、工法上、構造上の理由とによる。
【0006】これに対し、外部端子をBGA(Ball
Grid Array:ボールグリッド アレイ)構
造としてパッケージの小型化を図ったプラスチックパッ
ケージ型LSIが知られている。この型のLSIは、エ
ポキシ基板にペレットを搭載し、そのエポキシ基板のペ
レット下面に相当する部分にはんだボールをアレイ状に
設け、はんだボールが露出するようにして樹脂封止した
ものである。エポキシ基板側のはんだボールとペレット
側の接続用電極とが直接接続されていて、はんだボール
がペレット下面に位置していることから、LOC構造T
SOP型LSIとは違って、外部端子を外装樹脂層内か
ら外に水平に走らせる必要がない。従って、パッケージ
の小型化に適している。しかしながら、従来のBGA構
造のLSIの場合、ペレット搭載済のエポキシ基板を金
型で樹脂封止するとき、熱硬化性樹脂を用いるのに必要
な高い圧力を加えることができない。このことから、封
止用樹脂材料として耐湿性が熱硬化性樹脂より劣る熱可
塑性樹脂を用いざるを得ず、耐湿性がLOC構造TSO
P型LSIよりも低下する。又、LOC構造TSOP型
LSIの場合には、封止樹脂層内から外部にインナリー
ド,アウタリードが通じていることから、パッケージ内
部の水分がそのインナリード,アウタリードと樹脂層と
の界面を通してパッケージ外部に抜け出すのに対し、B
GA構造LSIではそのような水分の脱出経路がなく、
BGA構造LSIはこの点でも耐湿性の低下を免れな
い。
Grid Array:ボールグリッド アレイ)構
造としてパッケージの小型化を図ったプラスチックパッ
ケージ型LSIが知られている。この型のLSIは、エ
ポキシ基板にペレットを搭載し、そのエポキシ基板のペ
レット下面に相当する部分にはんだボールをアレイ状に
設け、はんだボールが露出するようにして樹脂封止した
ものである。エポキシ基板側のはんだボールとペレット
側の接続用電極とが直接接続されていて、はんだボール
がペレット下面に位置していることから、LOC構造T
SOP型LSIとは違って、外部端子を外装樹脂層内か
ら外に水平に走らせる必要がない。従って、パッケージ
の小型化に適している。しかしながら、従来のBGA構
造のLSIの場合、ペレット搭載済のエポキシ基板を金
型で樹脂封止するとき、熱硬化性樹脂を用いるのに必要
な高い圧力を加えることができない。このことから、封
止用樹脂材料として耐湿性が熱硬化性樹脂より劣る熱可
塑性樹脂を用いざるを得ず、耐湿性がLOC構造TSO
P型LSIよりも低下する。又、LOC構造TSOP型
LSIの場合には、封止樹脂層内から外部にインナリー
ド,アウタリードが通じていることから、パッケージ内
部の水分がそのインナリード,アウタリードと樹脂層と
の界面を通してパッケージ外部に抜け出すのに対し、B
GA構造LSIではそのような水分の脱出経路がなく、
BGA構造LSIはこの点でも耐湿性の低下を免れな
い。
【0007】従って本発明は、BGA構造LSIと同等
程度に小型で、LOC構造TSOP型LSIと同等程度
に耐湿性が良好なプラスチックパッケージ型LSIを提
供することを目的とするものである。
程度に小型で、LOC構造TSOP型LSIと同等程度
に耐湿性が良好なプラスチックパッケージ型LSIを提
供することを目的とするものである。
【0008】
【課題を解決するための手段】本発明のプラスチックパ
ッケージ型半導体集積回路は、封止外装用樹脂材料とし
て熱硬化性樹脂を用い、パッケージの内部がLOC構造
で、外部との接続用端子がBGA構造であることを特徴
とする。
ッケージ型半導体集積回路は、封止外装用樹脂材料とし
て熱硬化性樹脂を用い、パッケージの内部がLOC構造
で、外部との接続用端子がBGA構造であることを特徴
とする。
【0009】又、本発明のプラスチックパッケージ型半
導体集積回路の製造方法は、ペレットの電子回路形成面
上に金属製リードフレームのインナリードを配置しペレ
ットとインナリードとを固着した後、前記ペレット表面
のボンディングパッドと前記インナリードとを、ワイヤ
ボンディング工法により、LOC構造で接続する第1の
工程と、前記第1の工程終了後のペレットとインナリー
ドとを、前記インナリードに通じる位置に突起を有する
金型を用いたトランスファモールディング工法により、
熱硬化性樹脂材料からなる樹脂層で封止外装する第2の
工程と、前記封止外装用樹脂層の前記インナリードに通
じる位置に明けられた小孔に、頭部が前記樹脂層から突
出するようにはんだを埋め込む第3の工程と、前記イン
ナリードの前記封止外装用樹脂層から突出する部分を、
前記封止外装用樹脂層の外壁の位置で切断する第4の工
程とを含むことを特徴とする。
導体集積回路の製造方法は、ペレットの電子回路形成面
上に金属製リードフレームのインナリードを配置しペレ
ットとインナリードとを固着した後、前記ペレット表面
のボンディングパッドと前記インナリードとを、ワイヤ
ボンディング工法により、LOC構造で接続する第1の
工程と、前記第1の工程終了後のペレットとインナリー
ドとを、前記インナリードに通じる位置に突起を有する
金型を用いたトランスファモールディング工法により、
熱硬化性樹脂材料からなる樹脂層で封止外装する第2の
工程と、前記封止外装用樹脂層の前記インナリードに通
じる位置に明けられた小孔に、頭部が前記樹脂層から突
出するようにはんだを埋め込む第3の工程と、前記イン
ナリードの前記封止外装用樹脂層から突出する部分を、
前記封止外装用樹脂層の外壁の位置で切断する第4の工
程とを含むことを特徴とする。
【0010】本発明のプラスチックパッケージ型半導体
集積回路では、ペレット搭載用に、鉄系合金や或いは銅
系合金のような金属製リードフレームを用いる。そし
て、LOC構造でペレット搭載、ワイヤボンディング、
樹脂封止を行う。しかるのち、パッケージの外装樹脂に
小孔を設け、その小孔にはんだボールを盛り付けること
により、ペレット側の接続用電極とはんだボールとを電
気的に接続すると共にはんだボールをBGA構造の外部
端子とする。その結果、 アウタリードを必要とせず、外部端子はペレット下面
に配設される。従って、アウタリードを水平に走らせる
スペースが不要となる。又、アウタリードの折曲げ加工
に際してアウタリードをパッケージ内部で支持するため
の樹脂層のスペースが不要となるので、パッケージが小
型化される。 ペレット搭載用に金属製リードフレームを用いるの
で、樹脂封止工程で、封止金型に十分な型締力を加える
ことができる。これにより、耐湿性に優れた熱硬化性樹
脂脂を封止樹脂材料として用いることができるようにな
り、耐湿性が向上する。 リードフレームのインナリードが外装樹脂層内から外
壁に通じ露出し、樹脂層とインナリードとの界面がパッ
ケージ内部の水分の脱出経路として働くので、耐湿性が
向上する。
集積回路では、ペレット搭載用に、鉄系合金や或いは銅
系合金のような金属製リードフレームを用いる。そし
て、LOC構造でペレット搭載、ワイヤボンディング、
樹脂封止を行う。しかるのち、パッケージの外装樹脂に
小孔を設け、その小孔にはんだボールを盛り付けること
により、ペレット側の接続用電極とはんだボールとを電
気的に接続すると共にはんだボールをBGA構造の外部
端子とする。その結果、 アウタリードを必要とせず、外部端子はペレット下面
に配設される。従って、アウタリードを水平に走らせる
スペースが不要となる。又、アウタリードの折曲げ加工
に際してアウタリードをパッケージ内部で支持するため
の樹脂層のスペースが不要となるので、パッケージが小
型化される。 ペレット搭載用に金属製リードフレームを用いるの
で、樹脂封止工程で、封止金型に十分な型締力を加える
ことができる。これにより、耐湿性に優れた熱硬化性樹
脂脂を封止樹脂材料として用いることができるようにな
り、耐湿性が向上する。 リードフレームのインナリードが外装樹脂層内から外
壁に通じ露出し、樹脂層とインナリードとの界面がパッ
ケージ内部の水分の脱出経路として働くので、耐湿性が
向上する。
【0011】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。図1(a)は、本
発明の一実施の形態によるプラスチックパッケージ型半
導体集積回路の、一部切欠き断面斜視図である。パッケ
ージの実装面側(外部端子が設けられている面)から見
た状態を示す。図1(b)は、この集積回路をプリント
配線基板に実装した状態を示す側面図である。
て、図面を参照して詳細に説明する。図1(a)は、本
発明の一実施の形態によるプラスチックパッケージ型半
導体集積回路の、一部切欠き断面斜視図である。パッケ
ージの実装面側(外部端子が設けられている面)から見
た状態を示す。図1(b)は、この集積回路をプリント
配線基板に実装した状態を示す側面図である。
【0012】図1を参照して、この集積回路は、概略下
記の工程により製造される。先ず、ペレット1の表面上
(電子回路が形成された面上。但し、ボンディングパッ
ド3上を除く)に接着テープ2が接着される。テープ2
は電気絶縁性材料からなり、両面に接着剤層が設けられ
ている。この接着テープ2を介して、ペレット1とリー
ドフレームのインナリード5とが接着される。
記の工程により製造される。先ず、ペレット1の表面上
(電子回路が形成された面上。但し、ボンディングパッ
ド3上を除く)に接着テープ2が接着される。テープ2
は電気絶縁性材料からなり、両面に接着剤層が設けられ
ている。この接着テープ2を介して、ペレット1とリー
ドフレームのインナリード5とが接着される。
【0013】次に、ペレット上のパッド3とインナリー
ド5とをワイヤ4を用いたワイヤボンディングで接続
し、上パッケージ,下パッケージを金型を用いて形成
し、樹脂封止する。樹脂材料としては、熱硬化性樹脂を
用いる。金型にははんだボール8に対応する位置に小突
起を設けておく。樹脂封止が終了すると下パッケージ7
にはんだボール用の小孔が形成されるので、この小孔上
に球状のはんだボールを載せ、高温でリフローさせて、
外部端子としてのはんだボール8を形成する。図2は、
本実施の形態による集積回路の一部断面を、拡大して示
す図である。図2を参照して、ペレット1上に絶縁性の
接着テープ2が貼り付けられている。テープ2の両面に
は、接着剤が塗布されている。インナリード5とペレッ
ト1とは、両面接着テープ2により、接着されている。
下パッケージ7には、インナリード5に対応する位置に
はんだボール8用の小孔が形成されており、はんだボー
ル8がインナリード5と接合している。
ド5とをワイヤ4を用いたワイヤボンディングで接続
し、上パッケージ,下パッケージを金型を用いて形成
し、樹脂封止する。樹脂材料としては、熱硬化性樹脂を
用いる。金型にははんだボール8に対応する位置に小突
起を設けておく。樹脂封止が終了すると下パッケージ7
にはんだボール用の小孔が形成されるので、この小孔上
に球状のはんだボールを載せ、高温でリフローさせて、
外部端子としてのはんだボール8を形成する。図2は、
本実施の形態による集積回路の一部断面を、拡大して示
す図である。図2を参照して、ペレット1上に絶縁性の
接着テープ2が貼り付けられている。テープ2の両面に
は、接着剤が塗布されている。インナリード5とペレッ
ト1とは、両面接着テープ2により、接着されている。
下パッケージ7には、インナリード5に対応する位置に
はんだボール8用の小孔が形成されており、はんだボー
ル8がインナリード5と接合している。
【0014】次いで、不要となったリードフレームを外
装樹脂層20に沿って切断し切り離して、本実施の形態
の集積回路を完成する。完成後の集積回路は、内部が金
属製リードフレームを用いたLOC構造で、外部端子は
BGA構造である。又、外装樹脂層は熱硬化性樹脂であ
り、インナリード5の切断面がその外装樹脂層20から
露出している。
装樹脂層20に沿って切断し切り離して、本実施の形態
の集積回路を完成する。完成後の集積回路は、内部が金
属製リードフレームを用いたLOC構造で、外部端子は
BGA構造である。又、外装樹脂層は熱硬化性樹脂であ
り、インナリード5の切断面がその外装樹脂層20から
露出している。
【0015】この集積回路をプリント配線基板のような
実装用基板に搭載するときは、図1(b)に示すよう
に、はんだボール8をリフロー法などで溶融させて、基
板19のパッド(図示せず)に接合させる。
実装用基板に搭載するときは、図1(b)に示すよう
に、はんだボール8をリフロー法などで溶融させて、基
板19のパッド(図示せず)に接合させる。
【0016】以下に、本発明の製造工程を、詳細に説明
する。図3及び図4は、本実施の形態による集積回路の
製造工程フローを示す図である。図3及び図4を参照し
て、先ず、ペレット1を、ボンディングパッド(図示せ
ず)が形成されている面を上向きにして、その上にリー
ドフレームを配置した後、ペレット1とインナリード5
とを、両面接着テープ2により接着、固定する(図3
(a))。
する。図3及び図4は、本実施の形態による集積回路の
製造工程フローを示す図である。図3及び図4を参照し
て、先ず、ペレット1を、ボンディングパッド(図示せ
ず)が形成されている面を上向きにして、その上にリー
ドフレームを配置した後、ペレット1とインナリード5
とを、両面接着テープ2により接着、固定する(図3
(a))。
【0017】次に、ペレット側のボンディングパッドと
インナリード5とを、ワイヤ4を用いたワイヤボンデン
ィングにて接続する(図3(b))。
インナリード5とを、ワイヤ4を用いたワイヤボンデン
ィングにて接続する(図3(b))。
【0018】その後、リードフレームの上下を反転さ
せ、ワイヤ4が下金型の方に配置されるようにして封止
金型にセットする。そして、トランスファモールディン
グ工法を用いて、ゲート9から熱硬化性のエポキシ樹脂
を圧入する(図3(c))。ここで、樹脂封止に用いる
下金型には、突起を設けておく。従って、この工程終了
後の下パッケージ7には、インナリードに対応する位置
に、はんだボール穴11が形成される。
せ、ワイヤ4が下金型の方に配置されるようにして封止
金型にセットする。そして、トランスファモールディン
グ工法を用いて、ゲート9から熱硬化性のエポキシ樹脂
を圧入する(図3(c))。ここで、樹脂封止に用いる
下金型には、突起を設けておく。従って、この工程終了
後の下パッケージ7には、インナリードに対応する位置
に、はんだボール穴11が形成される。
【0019】更に、はんだボール穴11の底のインナリ
ード5の表面に樹脂封入の際に発生した樹脂のバリ10
(図2参照)を、レーザ光などで除去する。又、パッケ
ージ上面(はんだボール穴11側とは反対側の表面)
に、別のレーザ光を用いて、捺印を施す。
ード5の表面に樹脂封入の際に発生した樹脂のバリ10
(図2参照)を、レーザ光などで除去する。又、パッケ
ージ上面(はんだボール穴11側とは反対側の表面)
に、別のレーザ光を用いて、捺印を施す。
【0020】次いで、インナリード5表面の酸化物を除
去するため、過酸化水素水などの前処理液で前処理を行
う。更に、はんだボール8のはんだ付け性を良好なもの
にするために、フラックス液を付ける(図4(a))。
去するため、過酸化水素水などの前処理液で前処理を行
う。更に、はんだボール8のはんだ付け性を良好なもの
にするために、フラックス液を付ける(図4(a))。
【0021】次に、リードフレームを、再度上下反転さ
せ、はんだボール穴の形成された面を上向きにする。そ
して、別途真空吸着機の吸着部13に吸着させた球状は
んだ8を、下パッケージ7のはんだボール穴へ供給する
(図4(b))。
せ、はんだボール穴の形成された面を上向きにする。そ
して、別途真空吸着機の吸着部13に吸着させた球状は
んだ8を、下パッケージ7のはんだボール穴へ供給する
(図4(b))。
【0022】更に、加熱リフロー装置により球状はんだ
を溶融させ、インナリード5とはんだボール8とを接合
する(図4(c))。
を溶融させ、インナリード5とはんだボール8とを接合
する(図4(c))。
【0023】最後に、切断金型を用いてインナリード5
をリードフレームの支持枠から切り離して、本実施の形
態の集積回路を完成する(図4(d))。
をリードフレームの支持枠から切り離して、本実施の形
態の集積回路を完成する(図4(d))。
【0024】図5に、本発明の一実施の形態によるプラ
スチックパッケージ型集積回路と、従来のLOC構造T
SOP型集積回路とで、パッケージ面積を比較して示
す。図5を参照して、本発明の一実施の形態では、BG
A構造のはんだボールがインナリード5の領域内に配置
されていることから、外部接続用端子(すなわち、BG
A構造のはんだボール)を含めたパッケージ外形15は
封止外装用樹脂層の外形に一致している。これに対し、
従来のプラスチックパッケージ型集積回路では、アウタ
リード17の整形に対する強度保持のために、インナリ
ードを封止外装用樹脂層内にある程度の長さをもって埋
め込まなければならない。従って、その分樹脂層の外形
14が大きくなっており、本発明の一実施の形態におけ
るパッケージ外形15の約2倍の面積となっている。し
かも、アウタリード17が樹脂層外壁14から突び出し
ているので、アウタリード17を含めたパッケージ全体
の占有面積18は本発明の一実施の形態の約2.5倍
と、更に大きくなっている。
スチックパッケージ型集積回路と、従来のLOC構造T
SOP型集積回路とで、パッケージ面積を比較して示
す。図5を参照して、本発明の一実施の形態では、BG
A構造のはんだボールがインナリード5の領域内に配置
されていることから、外部接続用端子(すなわち、BG
A構造のはんだボール)を含めたパッケージ外形15は
封止外装用樹脂層の外形に一致している。これに対し、
従来のプラスチックパッケージ型集積回路では、アウタ
リード17の整形に対する強度保持のために、インナリ
ードを封止外装用樹脂層内にある程度の長さをもって埋
め込まなければならない。従って、その分樹脂層の外形
14が大きくなっており、本発明の一実施の形態におけ
るパッケージ外形15の約2倍の面積となっている。し
かも、アウタリード17が樹脂層外壁14から突び出し
ているので、アウタリード17を含めたパッケージ全体
の占有面積18は本発明の一実施の形態の約2.5倍
と、更に大きくなっている。
【0025】
【発明の効果】以上説明したように、本発明のプラスチ
ックパッケージ型半導体集積回路は、パッケージの内部
が金属製リードフレームを用いたLOC構造で、外部と
の接続用端子がBGA構造である。従って、従来のLO
C構造のTSOP型集積回路とは異って、ペレットを金
属製リードフレームに搭載しながら、しかも、外部端子
としてのアウタリードを必要としない。
ックパッケージ型半導体集積回路は、パッケージの内部
が金属製リードフレームを用いたLOC構造で、外部と
の接続用端子がBGA構造である。従って、従来のLO
C構造のTSOP型集積回路とは異って、ペレットを金
属製リードフレームに搭載しながら、しかも、外部端子
としてのアウタリードを必要としない。
【0026】従って、アウタリードを水平にパッケージ
外部に引き出すための余分なスペースを不要とし、又、
そのアウタリードを支持するための外装樹脂層の距離も
不要にできるので、パッケージを小型化できる。
外部に引き出すための余分なスペースを不要とし、又、
そのアウタリードを支持するための外装樹脂層の距離も
不要にできるので、パッケージを小型化できる。
【0027】又、外装樹脂材料として耐湿性に優れた熱
硬化性樹脂を用いることができ、しかも、インナリード
が外装樹脂層の外壁に通じ露出していることから、内部
の水分の脱出経路が確保されているので、BGA構造の
外部端子をもちながら、耐湿性の高い、高信頼性の集積
回路を提供できる。
硬化性樹脂を用いることができ、しかも、インナリード
が外装樹脂層の外壁に通じ露出していることから、内部
の水分の脱出経路が確保されているので、BGA構造の
外部端子をもちながら、耐湿性の高い、高信頼性の集積
回路を提供できる。
【0028】本発明によれば、LOC構造のTSOP型
集積回路が持つ高耐湿性と、BGA構造集積回路の持つ
小型性とを兼ね備えたプラスチックパッケージ型集積回
路を提供でき、電子機器の高信頼性化、コンパクト化に
大きく寄与できる。
集積回路が持つ高耐湿性と、BGA構造集積回路の持つ
小型性とを兼ね備えたプラスチックパッケージ型集積回
路を提供でき、電子機器の高信頼性化、コンパクト化に
大きく寄与できる。
【図1】本発明の一実施の形態によるプラスチックパッ
ケージ型半導体集積回路の一部切欠き断面斜視図およ
び、これを実装用基板に搭載したときの状態を示す側面
図である。
ケージ型半導体集積回路の一部切欠き断面斜視図およ
び、これを実装用基板に搭載したときの状態を示す側面
図である。
【図2】図1に示す集積回路の、一部拡大断面図であ
る。
る。
【図3】図1に示す集積回路の製造工程の流れを示す、
工程フロー図である。
工程フロー図である。
【図4】図1に示す集積回路の製造工程の流れを示す工
程フロー図であって、図3に示す工程の後に続く工程に
関する工程フロー図である。
程フロー図であって、図3に示す工程の後に続く工程に
関する工程フロー図である。
【図5】本発明の一実施の形態によるプラスチックパッ
ケージ型集積回路と、従来のLOC構造TSOP型集積
回路とで、パッケージ面積を比較して示す図である。
ケージ型集積回路と、従来のLOC構造TSOP型集積
回路とで、パッケージ面積を比較して示す図である。
【図6】LOC構造TSOP型集積回路のうちガルウィ
ング形状のアウタリード持つものの一部断面斜視図およ
び、Jリード形状のアウタリードを持つものの断面図で
ある。
ング形状のアウタリード持つものの一部断面斜視図およ
び、Jリード形状のアウタリードを持つものの断面図で
ある。
1 ペレット 2 接着テープ 3 パッド 4 ワイヤ 5 インナリード 6 上パッケージ 7 下パッケージ 8 はんだボール 9 ゲート 10 バリ 11 はんだボール穴 12 レーザ光 13 吸着部 14 従来の集積回路における封止外装用樹脂層の外
形 15 一実施の形態における封止外装用樹脂層のパッ
ケージ外形 16 リードフレーム 17 アウタリード 18 従来の集積回路におけるパッケージ占有面積 19 プリント配線基板 20 外装樹脂層
形 15 一実施の形態における封止外装用樹脂層のパッ
ケージ外形 16 リードフレーム 17 アウタリード 18 従来の集積回路におけるパッケージ占有面積 19 プリント配線基板 20 外装樹脂層
Claims (5)
- 【請求項1】 封止外装用樹脂材料として熱硬化性樹脂
を用い、パッケージの内部がLOC構造で、外部との接
続用端子がBGA構造であることを特徴とするプラスチ
ックパッケージ型半導体集積回路。 - 【請求項2】 電子回路が形成されたペレットと、 前記ペレット上に水平方向に延びた金属製インナリード
であって、前記ペレット表面のボンディングパッドと、
ワイヤボンディング工法により、LOC構造で電気的に
接続されたインナリードと、 前記ペレットとインナリードとを覆う、熱硬化性樹脂材
料からなる封止外装用の樹脂層と、 頭部が前記樹脂層の前記インナリード側の外壁から突出
するように設けられたはんだボールであって、前記樹脂
層の前記インナリードに通じる位置に設けられた小孔内
に埋め込まれた部分によって、前記インナリードの任意
の一部分に、BGA構造で接続するはんだボールとを含
んでなり、 前記インナリードの前記ペレット側とは反対側の端面
が、前記封止外装用樹脂層の外壁に、露頭の如く露出し
ていることを特徴とするプラスチックパッケージ型半導
体集積回路。 - 【請求項3】 ペレットの電子回路形成面上に金属製リ
ードフレームのインナリードを配置しペレットとインナ
リードとを固着した後、前記ペレット表面のボンディン
グパッドと前記インナリードとを、ワイヤボンディング
工法により、LOC構造で接続する第1の工程と、 前記第1の工程終了後のペレットとインナリードとを、
前記インナリードに通じる位置に突起を有する金型を用
いたトランスファモールディング工法により、熱硬化性
樹脂材料からなる樹脂層で封止外装する第2の工程と、 前記封止外装用樹脂層の前記インナリードに通じる位置
に明けられた小孔に、頭部が前記樹脂層から突出するよ
うにはんだを埋め込む第3の工程と、 前記インナリードの前記封止外装用樹脂層から突出する
部分を、前記封止外装用樹脂層の外壁の位置で切断する
第4の工程とを含む、請求項1又は請求項2記載のプラ
スチックパッケージ型半導体集積回路の製造方法。 - 【請求項4】 請求項3記載のプラスチックパッケージ
型半導体集積回路の製造方法において、 前記第2の工程の後に、前記封止外装用樹脂層の前記イ
ンナリードに通じる位置に設けられた小孔底部の、イン
ナリード表面に生じた樹脂の薄層をレーザ光により除去
する工程を設けたことを特徴とするプラスチックパッケ
ージ型半導体集積回路の製造方法。 - 【請求項5】 請求項4記載のプラスチックパッケージ
型半導体集積回路の製造方法において、 前記レーザ光によるインナリード表面の樹脂薄層除去の
工程の後に、前記インナリード表面の酸化物を除去する
ための前処理工程及び、前記インナリード表面のはんだ
付け性を良好なものにするための活性化処理工程を設け
たことを特徴とするプラスチックパッケージ型半導体集
積回路の製造方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6278585B1 (en) | 1999-04-19 | 2001-08-21 | International Business Machines Corporation | Transducer suspension termination system |
US6300165B2 (en) * | 1999-11-15 | 2001-10-09 | Substrate Technologies Incorporated | Ball grid substrate for lead-on-chip semiconductor package |
US6331738B1 (en) | 1998-12-08 | 2001-12-18 | Nec Corporation | Semiconductor device having a BGA structure |
KR100357757B1 (ko) * | 1997-11-21 | 2003-01-24 | 로무 가부시키가이샤 | 반도체장치및그제조방법 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3611948B2 (ja) * | 1997-05-16 | 2005-01-19 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置及びその製造方法 |
JP2954110B2 (ja) * | 1997-09-26 | 1999-09-27 | 九州日本電気株式会社 | Csp型半導体装置及びその製造方法 |
JP2978861B2 (ja) * | 1997-10-28 | 1999-11-15 | 九州日本電気株式会社 | モールドbga型半導体装置及びその製造方法 |
JP3727172B2 (ja) * | 1998-06-09 | 2005-12-14 | 沖電気工業株式会社 | 半導体装置 |
US6077724A (en) * | 1998-09-05 | 2000-06-20 | First International Computer Inc. | Multi-chips semiconductor package and fabrication method |
JP3297387B2 (ja) * | 1998-11-20 | 2002-07-02 | 沖電気工業株式会社 | 半導体装置の製造方法 |
JP3161447B2 (ja) * | 1998-12-17 | 2001-04-25 | 日本電気株式会社 | リードフレーム |
US6583515B1 (en) * | 1999-09-03 | 2003-06-24 | Texas Instruments Incorporated | Ball grid array package for enhanced stress tolerance |
US6400574B1 (en) * | 2000-05-11 | 2002-06-04 | Micron Technology, Inc. | Molded ball grid array |
US6576494B1 (en) | 2000-06-28 | 2003-06-10 | Micron Technology, Inc. | Recessed encapsulated microelectronic devices and methods for formation |
US6762502B1 (en) * | 2000-08-31 | 2004-07-13 | Micron Technology, Inc. | Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof |
SG111919A1 (en) * | 2001-08-29 | 2005-06-29 | Micron Technology Inc | Packaged microelectronic devices and methods of forming same |
SG109495A1 (en) * | 2002-04-16 | 2005-03-30 | Micron Technology Inc | Semiconductor packages with leadfame grid arrays and components and methods for making the same |
SG120879A1 (en) * | 2002-08-08 | 2006-04-26 | Micron Technology Inc | Packaged microelectronic components |
US20040084508A1 (en) * | 2002-10-30 | 2004-05-06 | Advanpack Solutions Pte. Ltd. | Method for constraining the spread of solder during reflow for preplated high wettability lead frame flip chip assembly |
SG114585A1 (en) * | 2002-11-22 | 2005-09-28 | Micron Technology Inc | Packaged microelectronic component assemblies |
US6921860B2 (en) | 2003-03-18 | 2005-07-26 | Micron Technology, Inc. | Microelectronic component assemblies having exposed contacts |
US6903449B2 (en) * | 2003-08-01 | 2005-06-07 | Micron Technology, Inc. | Semiconductor component having chip on board leadframe |
US7368810B2 (en) | 2003-08-29 | 2008-05-06 | Micron Technology, Inc. | Invertible microfeature device packages |
TWM253056U (en) * | 2004-02-13 | 2004-12-11 | Optimum Care Int Tech Inc | Compact chip packaging structure |
US7202113B2 (en) * | 2005-06-09 | 2007-04-10 | Ming Sun | Wafer level bumpless method of making a flip chip mounted semiconductor device package |
SG135074A1 (en) * | 2006-02-28 | 2007-09-28 | Micron Technology Inc | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883878A (ja) * | 1994-09-09 | 1996-03-26 | Kawasaki Steel Corp | 半導体icチップのパッケージ及びその製造方法並びにリード・フレーム |
JPH09116045A (ja) * | 1995-10-13 | 1997-05-02 | Dainippon Printing Co Ltd | リードフレームを用いたbgaタイプの樹脂封止型半導体装置およびその製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1992000603A1 (en) * | 1990-06-26 | 1992-01-09 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
US5406699A (en) * | 1992-09-18 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing an electronics package |
JPH06349893A (ja) * | 1993-06-02 | 1994-12-22 | Citizen Watch Co Ltd | フリップチップ接続半導体パッケージ |
US5506756A (en) * | 1994-01-25 | 1996-04-09 | Intel Corporation | Tape BGA package die-up/die down |
US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
JPH08148629A (ja) * | 1994-09-20 | 1996-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法及び半導体装置用基板 |
JPH08148603A (ja) * | 1994-11-22 | 1996-06-07 | Nec Kyushu Ltd | ボールグリッドアレイ型半導体装置およびその製造方法 |
US5677566A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Semiconductor chip package |
JP3176542B2 (ja) * | 1995-10-25 | 2001-06-18 | シャープ株式会社 | 半導体装置及びその製造方法 |
SG45122A1 (en) * | 1995-10-28 | 1998-01-16 | Inst Of Microelectronics | Low cost and highly reliable chip-sized package |
-
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- 1997-11-03 US US08/962,771 patent/US6028356A/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883878A (ja) * | 1994-09-09 | 1996-03-26 | Kawasaki Steel Corp | 半導体icチップのパッケージ及びその製造方法並びにリード・フレーム |
JPH09116045A (ja) * | 1995-10-13 | 1997-05-02 | Dainippon Printing Co Ltd | リードフレームを用いたbgaタイプの樹脂封止型半導体装置およびその製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100357757B1 (ko) * | 1997-11-21 | 2003-01-24 | 로무 가부시키가이샤 | 반도체장치및그제조방법 |
US6331738B1 (en) | 1998-12-08 | 2001-12-18 | Nec Corporation | Semiconductor device having a BGA structure |
US6278585B1 (en) | 1999-04-19 | 2001-08-21 | International Business Machines Corporation | Transducer suspension termination system |
US6300165B2 (en) * | 1999-11-15 | 2001-10-09 | Substrate Technologies Incorporated | Ball grid substrate for lead-on-chip semiconductor package |
Also Published As
Publication number | Publication date |
---|---|
US5715593A (en) | 1998-02-10 |
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US6028356A (en) | 2000-02-22 |
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