JPH09218946A - Image rotation circuit - Google Patents
Image rotation circuitInfo
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- JPH09218946A JPH09218946A JP8025589A JP2558996A JPH09218946A JP H09218946 A JPH09218946 A JP H09218946A JP 8025589 A JP8025589 A JP 8025589A JP 2558996 A JP2558996 A JP 2558996A JP H09218946 A JPH09218946 A JP H09218946A
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- 239000011159 matrix material Substances 0.000 claims abstract description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 2
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- 230000006870 function Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、矩形イメージを9
0度/270度回転させるためのイメージ回転回路に関
し、特に矩形イメージデータの90度/270度回転処
理を、小規模な回路を用いて高速に行うことが可能な、
イメージ回転回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention
Regarding an image rotation circuit for rotating 0 ° / 270 °, particularly 90 ° / 270 ° rotation processing of rectangular image data can be performed at high speed using a small-scale circuit,
It relates to an image rotation circuit.
【0002】イメージ回転処理方式は、矩形イメージを
90度回転させて縦横を変換し、または270度回転さ
せて反転して縦横を変換して、画面上に表示し、または
紙面上に印刷する等の目的に用いられるものである。In the image rotation processing method, a rectangular image is rotated by 90 degrees to convert the height and width, or rotated by 270 degrees and inverted to convert the height and width, and displayed on the screen or printed on paper. It is used for the purpose of.
【0003】このようなイメージ回転処理方式は、でき
るだけ小規模な回路を使用して実行できるとともに、処
理を高速に行えるものであることが必要である。Such an image rotation processing method needs to be able to be executed using a circuit as small as possible and to be capable of high-speed processing.
【0004】[0004]
【従来の技術】従来のイメージ回転回路では、入力した
イメージデータのビットの並びを変換しながら、シフト
してRAM群に格納することによって、イメージ回転を
行っていた。2. Description of the Related Art In a conventional image rotation circuit, an image is rotated by converting the bit sequence of input image data and shifting and storing it in a RAM group.
【0005】例えば特開昭63−58583号公報に開
示された技術においては、原イメージデータを例えば、
左90度回転させる場合には、原イメージデータを変換
回路に入力し、タイミング発生回路に入力される90度
回転角情報によって、入力データのビット列の並びを変
換して出力して、第1,第2のデータシフト回路にセッ
トする。第1のデータシフト回路にセットされたデータ
を、このデータシフト回路内のn個のmビットシフトレ
ジスタにより回転イメージデータに変換し、バッファを
介して第1のRAMに書き込むとともに、アドレスをカ
ウンタに入力する。同様の動作を第2のデータシフト回
路とバッファおよび第2のRAMによって行なうことに
よって、回転イメージデータを第2のRAMに書き込む
ことが記載されている。For example, in the technique disclosed in Japanese Patent Laid-Open No. 63-58583, the original image data is
When rotating 90 degrees to the left, the original image data is input to the conversion circuit, and the arrangement of the bit string of the input data is converted and output according to the 90-degree rotation angle information input to the timing generation circuit. Set in the second data shift circuit. The data set in the first data shift circuit is converted into rotation image data by the n number of m-bit shift registers in the data shift circuit, written in the first RAM via the buffer, and the address is stored in the counter. input. It is described that the rotation image data is written in the second RAM by performing the same operation by the second data shift circuit, the buffer and the second RAM.
【0006】また特開昭61−49246号公報に開示
された技術においては、2次元メモリ内のイメージを9
0度の整数倍に回転させる際に、イメージ中の回転させ
る領域を所定ビット幅の矩形領域に分割し、そのアドレ
ス情報をアドレスカウンタで生成する。そして、カウン
タからのアドレスを用いて、リードライト制御部でメモ
リからのイメージ情報を読み出して縦横変換バッファに
格納し、カウンタからのアドレス情報を得てバッファで
対応するイメージ情報を縦横変換してラッチに格納し、
その情報をメモリ内の所定の回転を行った位置に、制御
部を介して格納することが記載されている。Further, in the technique disclosed in Japanese Patent Laid-Open No. 61-49246, the image in the two-dimensional memory is
When the image is rotated by an integral multiple of 0 degrees, the area to be rotated in the image is divided into rectangular areas having a predetermined bit width, and the address information is generated by the address counter. Then, using the address from the counter, the read / write control unit reads the image information from the memory and stores it in the vertical / horizontal conversion buffer, and the address information from the counter is obtained and the corresponding image information is vertically / horizontally converted and latched. Stored in
It is described that the information is stored in a position where a predetermined rotation is made in the memory via a control unit.
【0007】[0007]
【発明が解決しようとする課題】従来の矩形イメージ回
転回路では、入力データと出力データを同時にシフトす
る、複数のシフトレジスタを必要とし、また回転データ
を一時的に記憶するための、RAM群のアドレスを生成
するアドレス発生回路を持つ必要があり、そのため回路
規模が大きくなるという問題があった。The conventional rectangular image rotation circuit requires a plurality of shift registers for simultaneously shifting the input data and the output data, and the RAM group for temporarily storing the rotation data. Since it is necessary to have an address generation circuit for generating an address, there is a problem that the circuit scale becomes large.
【0008】[0008]
【発明の目的】本発明は、このような従来技術の課題を
解決しようとするものであって、矩形イメージを、90
度の整数倍の角度に回転させるイメージ回転処理を、小
規模な回路で高速に行うことが可能な、イメージ回転回
路を提供することを目的としている。SUMMARY OF THE INVENTION The present invention is intended to solve the above-mentioned problems of the prior art, in which a rectangular image is
An object of the present invention is to provide an image rotation circuit capable of performing image rotation processing for rotating an image at an angle that is an integer multiple of a degree with a small-scale circuit at high speed.
【0009】[0009]
(1) ビット単位でイメージデータの書き込み及び読み
出しを行なうn行n列のマトリクスセルと、ライト信号
およびリード信号発生時にリセットすると共に当該ライ
ト信号又はリード信号の入力数をカウントするカウンタ
と、このカウンタの出力値に応じてマトリックスセルに
対するセル選択信号を出力するデコーダ部とを備えてい
る。しかも、マトリックスセルに、ライト信号及びセル
選択信号に基づいてマトリクスセルの行又は列を有効に
させる書き込み信号を順次n本発生する書き込みセレク
タと、リード信号及びセル選択信号に基づいてマトリク
スセルの列又は行を有効にさせる読み出し信号を書き込
み信号の発生順序とは異なる順序で順次n本発生する読
み出しセレクタとを併設した。(1) A matrix cell of n rows and n columns that writes and reads image data in bit units, a counter that resets when a write signal and a read signal are generated and counts the number of inputs of the write signal or read signal, and this counter And a decoder unit that outputs a cell selection signal for the matrix cell in accordance with the output value of. In addition, a write selector that sequentially generates n write signals that enable the row or column of the matrix cell in the matrix cell based on the write signal and the cell select signal, and the column of the matrix cell based on the read signal and the cell select signal. Alternatively, a read selector that sequentially generates n read signals that enable the rows in a sequence different from the sequence in which the write signals are generated is provided.
【0010】この(1)では、より具体的には、正方形の
データを、n×nのビット単位で書き込み/読み出し可
能なマトリクスセルと、0からn−1までカウント可能
なlog2 nビットのカウンタと、このカウンタの出力
値に応じて、0からn− 1までのn本のセル選択信号
を出力するデコーダ部と、ライト信号とセル選択信号と
を入力として、有効なセル行に対して書き込み信号を出
力する書き込みセレクタと、リード信号とセル選択信号
とを入力として、有効なセル列に対して読み出し信号を
出力する読み出しセレクタとを備える。In this (1), more specifically, square data of a matrix cell in which square data can be written / read in n × n bit units and log 2 n bit countable from 0 to n-1 are used. A counter, a decoder unit that outputs n cell selection signals from 0 to n−1 according to the output value of the counter, and a write signal and a cell selection signal as input A write selector that outputs a write signal and a read selector that inputs a read signal and a cell selection signal and outputs a read signal to a valid cell column are provided.
【0011】カウンタはリセット信号によって0に初期
化され、ライト信号またはリード信号の終了エッジによ
ってインクリメントする。これによって、セル選択信号
が0からn−1まで順に推移し、ライト時には、有効に
なる行が、リード時には有効になる列が、順次移動す
る。そして、ライト動作をn回、リード動作をn回行う
ことによって、ライトしたイメージデータの90度回転
した結果を、リード時に得ることができる。The counter is initialized to 0 by the reset signal and incremented by the end edge of the write signal or the read signal. As a result, the cell selection signal sequentially changes from 0 to n−1, and a row that becomes valid at the time of writing and a column that becomes valid at the time of reading sequentially move. Then, by performing the write operation n times and the read operation n times, the result obtained by rotating the written image data by 90 degrees can be obtained at the time of reading.
【0012】(2) (1) の場合に、読み出しセレクタに、
所定の外部入力に基づいて読み出し信号の出力順を逆転
させる出力順設定部を併設した。また、この場合に、書
き込みセレクタに、所定の外部入力に基づいて書き込み
信号の出力順を逆転させる入力順設定部を併設する。(2) In the case of (1), the read selector
An output order setting unit that reverses the output order of the read signals based on a predetermined external input is also provided. In this case, the write selector is also provided with an input order setting unit that reverses the output order of the write signals based on a predetermined external input.
【0013】[0013]
【発明の実施の形態】次に、本発明の実施形態を図面を
用いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings.
【0014】図1は、本発明の一実施形態の基本構成を
示す図である。FIG. 1 is a diagram showing the basic configuration of an embodiment of the present invention.
【0015】図1において、メモリマトリクスセル1
は、n×n個の1ビットのレジスタ群211〜2nnで構成
されていて、回転前のn×nビットデータを入力とし
て、回転後のn×nビットデータを出力する。各レジス
タセルには書き込み信号ラインと読み出し信号ラインが
それぞれ接続されており、書き込み信号は各行で共通に
入力され、読み出し信号は各列で共通に出力される。In FIG. 1, a memory matrix cell 1
Is composed of n × n 1-bit register groups 2 11 to 2 nn , and receives n × n bit data before rotation as input and outputs n × n bit data after rotation. A write signal line and a read signal line are connected to each register cell, a write signal is commonly input in each row, and a read signal is commonly output in each column.
【0016】すなわち、メモリマトリクスセル1には、
n本の書き込み信号c1 〜cn と、n本の読み出し信号
d1 〜dn が入力されるようになっている。That is, in the memory matrix cell 1,
and n of the write signal c 1 to c n, n number of read signals d 1 to d n is adapted to be input.
【0017】読み出し/書き込みカウンタ3は、ライト
信号eとリード信号fのどちらか一方がアクティブにな
る度に、1ずつインクリメントする。デコーダ部4は、
カウンタ3の出力結果、すなわち書き込み/読み出し回
数をデコードし、読み出しセレクタ5と書き込みセレク
タ6とに、有効な書き込み行または読み出し列の情報を
出力する。The read / write counter 3 increments by one each time either the write signal e or the read signal f becomes active. The decoder unit 4 is
The output result of the counter 3, that is, the number of times of writing / reading is decoded, and the valid write row or read column information is output to the read selector 5 and the write selector 6.
【0018】書き込みセレクタ5は、ライト信号によっ
て有効になり、デコーダ部4の出力によってメモリマト
リクスセル1のどのレジスタセル行に書き込むかを選択
し、書き込み時には、書き込み信号c1 〜cn のうちど
れか一本を出力する。[0018] The write selector 5, enabled by the write signal, selects whether written into the register cell rows of the memory matrix cell 1 throat by the output of the decoder section 4, at the time of writing, which of the write signal c 1 to c n Or output one.
【0019】読み出しセレクタ6は、リード信号によっ
て有効になり、デコーダ部4の出力によってメモリマト
リクスセル1のどのレジスタセル列から読み出すかを選
択し、読み出し時には、読み出し信号d1 〜dn のうち
どれか一本を出力する。The read selector 6 is enabled by a read signal, selects which register cell column of the memory matrix cell 1 to read from by the output of the decoder section 4, and which one of the read signals d 1 to d n is read at the time of reading. Or output one.
【0020】たとえば、最初の書き込み時には、カウン
タ3の出力はリセット信号gによって0にリセットされ
ているので、デコーダ部4の入力は0であるため、セレ
クタ5は1行目のレジスタセル行群211〜21nに対する
書き込み信号c1 を有効にする。For example, at the time of the first writing, the output of the counter 3 is reset to 0 by the reset signal g, so the input of the decoder unit 4 is 0. The write signal c 1 for 11 to 21n is validated.
【0021】1回目の書き込みが終了した時点でカウン
タ3は1だけインクリメントされるので2回目の書き込
みが行われるときにはセレクタ5は2行目のレジスタセ
ル行群221〜22nに対する書き込み信号c2 を有効にす
る。Since the counter 3 is incremented by 1 when the first writing is completed, when the second writing is performed, the selector 5 causes the write signal c 2 for the second register cell row group 2 21 to 22 n. To enable.
【0022】このようにして、n回の書き込みが終了す
ると、カウンタ3の出力は0に戻り初期状態となる。In this way, when the writing is completed n times, the output of the counter 3 returns to 0 and the initial state is set.
【0023】次に、読み出しを行う時も、セレクタ6が
セレクタ5と同様に動作し、1回目の読み出し時には、
1列目のレジスタセル行群211〜2n1に対する読み出し
信号d1 を有効にし、2回目の読み出し時には、2列目
のレジスタセル行群212〜2n2に対する読み出し信号d
2 を有効にする。Next, when reading is performed, the selector 6 operates similarly to the selector 5, and at the time of the first reading,
The read signal d 1 for the register cell row groups 2 11 to 2 n1 in the first column is enabled, and the read signal d for the register cell row groups 2 12 to 2 n2 in the second column is enabled during the second read.
Enable 2 .
【0024】このようにして、n回の読み出しが終了す
ると、カウンタ3の出力は0に戻り初期状態となる。In this way, when the reading of n times is completed, the output of the counter 3 returns to 0 and the initial state is set.
【0025】以上述べた様に書き込みを行単位で、読み
出しを列単位で行うことにより高速にイメージの回転を
行うことができる。As described above, by performing writing in units of rows and reading in units of columns, it is possible to rotate an image at high speed.
【0026】さらに、各セレクタ5,6に、所定の外部
入力に基づいて読み出し信号及び書き込み信号の出力順
を逆転させる出力順設定部及び入力順設定部を併設す
る。すると、セレクタ5またはセレクタ6は、この出力
順設定部及び入力順設定部による設定に基づいて、書き
込み信号または読み出し信号の出力順を逆転させること
によって、90度回転または270度回転、また、それ
ぞれのミラー出力を行なう。Further, each selector 5, 6 is provided with an output order setting section and an input order setting section for reversing the output order of the read signal and the write signal based on a predetermined external input. Then, the selector 5 or the selector 6 reverses the output order of the write signal or the read signal based on the settings by the output order setting unit and the input order setting unit, thereby rotating by 90 degrees or 270 degrees, respectively. Mirror output of.
【0027】この本実施形態によるイメージ回転回路
は、プリンタ装置に用いられる。プリンタ装置では、文
字を90度回転させ、または反転させる処理などを行な
う必要があるが、このイメージ回転回路によると、この
ような矩形のイメージデータの反転を高速に行なうこと
ができる。The image rotation circuit according to this embodiment is used in a printer device. In the printer device, it is necessary to rotate the character by 90 degrees, or to reverse the character, but this image rotation circuit enables high speed inversion of such rectangular image data.
【0028】[0028]
【発明の効果】本発明は上述のように構成され機能する
ので、これによると、書き込みセレクタが、行及び列単
位で書き込みを行ない、読み出しセレクタが、列又は行
単位で読み出しを行うため、出力されたイメージデータ
は回転し、従って、従来例と比較して、回路規模が小さ
く、かつ高速で矩形イメージを回転させることがで
き、、このため、従来の矩形イメージ回転回路では入力
データの出力データを同時にシフトする複数のシフトレ
ジスタを必要とし、また回転データを一時的に記憶する
ためのRAM群のアドレスを生成するアドレス発生回路
を有する必要があったが、本発明では、このような構成
を必要とならず、従って、回路規模が大きくなるととも
に、動作速度が遅いという従来例の欠点を解決し、簡易
かつ高速な従来にない優れたイメージ回転回路を提供す
ることができる。Since the present invention is constructed and functions as described above, according to the present invention, the write selector performs writing in units of rows and columns, and the read selector performs reading in units of columns or rows. The image data thus rotated rotates the rectangular image at a high speed with a small circuit scale as compared with the conventional example. Therefore, in the conventional rectangular image rotation circuit, the output data of the input data is output. It is necessary to have a plurality of shift registers for simultaneously shifting the data and to have an address generation circuit for generating an address of the RAM group for temporarily storing the rotation data. However, the present invention has such a configuration. It is not necessary and therefore the circuit scale becomes large, and the drawback of the conventional example that the operation speed is slow is solved. It is possible to provide an image rotation circuit.
【図1】本発明の一実施形態の構成を示す回路図であ
る。FIG. 1 is a circuit diagram showing a configuration of an embodiment of the present invention.
1 メモリマトリクスセル 211〜2nn レジスタセル 3 書き込み/読み出しカウンタ 4 デコーダ部 5 書き込みセレクタ 6 読み出しセレクタ a 入力データ b 出力データ c1 〜cn 書き込み信号 d1 〜dn 読み出し信号 e ライト信号 f リード信号 g リセット信号1 memory matrix cell 2 11 to 2 nn register cell 3 Write / read counter 4 decoder 5 writes selector 6 read selector a input data b output data c 1 to c n write signal d 1 to d n read signal e write signal f read Signal g Reset signal
Claims (3)
及び読み出しを行なうn行n列のマトリクスセルと、ラ
イト信号およびリード信号発生時にリセットすると共に
当該ライト信号又はリード信号の入力数をカウントする
カウンタと、このカウンタの出力値に応じて前記マトリ
ックスセルに対するセル選択信号を出力するデコーダ部
とを備えると共に、 前記マトリックスセルに、前記ライト信号及び前記セル
選択信号に基づいて前記マトリクスセルの行又は列を有
効にさせる書き込み信号を順次n本発生する書き込みセ
レクタと、前記リード信号及び前記セル選択信号に基づ
いて前記マトリクスセルの列又は行を有効にさせる読み
出し信号を前記書き込み信号の発生順序とは異なる順序
で順次n本発生する読み出しセレクタとを併設したこと
を特徴とするイメージ回転回路。1. A matrix cell of n rows and n columns that writes and reads image data in bit units, and a counter that resets when a write signal and a read signal are generated and counts the number of inputs of the write signal or the read signal. A decoder unit that outputs a cell selection signal for the matrix cell according to an output value of the counter is provided, and a row or a column of the matrix cell is enabled in the matrix cell based on the write signal and the cell selection signal. And a read selector for sequentially generating n write signals, and a read signal for validating a column or row of the matrix cell based on the read signal and the cell selection signal, in a different order from the write signal generation order. It is equipped with a read selector that sequentially generates n lines. Image rotation circuit according to claim.
力に基づいて前記読み出し信号の出力順を逆転させる出
力順設定部を併設したことを特徴とする請求項1記載の
イメージ回転回路。2. The image rotation circuit according to claim 1, wherein the read selector is provided with an output order setting unit that reverses the output order of the read signals based on a predetermined external input.
力に基づいて前記書き込み信号の出力順を逆転させる入
力順設定部を併設したことを特徴とする請求項2記載の
イメージ回転回路。3. The image rotation circuit according to claim 2, wherein the write selector is provided with an input order setting unit that reverses the output order of the write signals based on a predetermined external input.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8025589A JPH09218946A (en) | 1996-02-13 | 1996-02-13 | Image rotation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8025589A JPH09218946A (en) | 1996-02-13 | 1996-02-13 | Image rotation circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09218946A true JPH09218946A (en) | 1997-08-19 |
Family
ID=12170106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8025589A Pending JPH09218946A (en) | 1996-02-13 | 1996-02-13 | Image rotation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09218946A (en) |
-
1996
- 1996-02-13 JP JP8025589A patent/JPH09218946A/en active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990209 |