JPH09205771A - コンバータ回路 - Google Patents
コンバータ回路Info
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- JPH09205771A JPH09205771A JP2993696A JP2993696A JPH09205771A JP H09205771 A JPH09205771 A JP H09205771A JP 2993696 A JP2993696 A JP 2993696A JP 2993696 A JP2993696 A JP 2993696A JP H09205771 A JPH09205771 A JP H09205771A
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- circuit
- switching
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Abstract
(57)【要約】
【課題】 少ない部品で、安価であり、しかも高効率と
低ノイズを兼ね備えたコンバータ回路を提供する。 【解決手段】 スイッチングトランスＴの１次側回路を
スイッチング素子Ｑ１により、ＯＮ／ＯＦＦすること
で、２次側回路にエネルギーを放出する自励式ＲＣＣの
コンバータ回路において、前記スイッチング素子Ｑ１の
ドライブ信号を遅延することによりターンＯＮのタイミ
ングを遅延させるドライブ遅延手段と、スイッチング素
子Ｑ１のＯＮ／ＯＦＦ比を５０パーセントを超える値と
するデューティー増長手段とを備え、前記ドライブ遅延
手段は制御入力端子に静電容量を有するスイッチング素
子Ｑ１とこのスイッチング素子Ｑ１の制御入力端子に接
続される抵抗素子Ｒ１とからなり、前記デューティー増
長手段はスイッチングトランスＴの１次巻線の巻数とイ
ンダクタンスを調節する構成とし、特別な部品を使用し
ないで、スイッチング素子Ｑ１のソフトスイッチング動
作と、スナバコンデンサの大容量化、サージエネルギー
の回生を可能とした。
低ノイズを兼ね備えたコンバータ回路を提供する。 【解決手段】 スイッチングトランスＴの１次側回路を
スイッチング素子Ｑ１により、ＯＮ／ＯＦＦすること
で、２次側回路にエネルギーを放出する自励式ＲＣＣの
コンバータ回路において、前記スイッチング素子Ｑ１の
ドライブ信号を遅延することによりターンＯＮのタイミ
ングを遅延させるドライブ遅延手段と、スイッチング素
子Ｑ１のＯＮ／ＯＦＦ比を５０パーセントを超える値と
するデューティー増長手段とを備え、前記ドライブ遅延
手段は制御入力端子に静電容量を有するスイッチング素
子Ｑ１とこのスイッチング素子Ｑ１の制御入力端子に接
続される抵抗素子Ｒ１とからなり、前記デューティー増
長手段はスイッチングトランスＴの１次巻線の巻数とイ
ンダクタンスを調節する構成とし、特別な部品を使用し
ないで、スイッチング素子Ｑ１のソフトスイッチング動
作と、スナバコンデンサの大容量化、サージエネルギー
の回生を可能とした。
Description
【０００１】
【発明の属する技術分野】この発明は、スイッチングト
ランスの１次側回路をスイッチング素子により、ＯＮ／
ＯＦＦすることで、２次側回路にエネルギーを放出する
コンバータ回路に関する。
ランスの１次側回路をスイッチング素子により、ＯＮ／
ＯＦＦすることで、２次側回路にエネルギーを放出する
コンバータ回路に関する。
【０００２】
【従来の技術】従来、ＲＣＣ等のＯＮ／ＯＦＦコンバー
タは、スイッチングトランスＴの漏れインダクタンスに
由来するフライバックエネルギーにより、スイッチング
素子Ｑ５１が破壊されることを防止するため、種々のス
ナバ回路を設けてこのフライバックエネルギーを吸収さ
せていた。このようなスナバ（snubber）回路の一例を
図９〜図１２に示す。
タは、スイッチングトランスＴの漏れインダクタンスに
由来するフライバックエネルギーにより、スイッチング
素子Ｑ５１が破壊されることを防止するため、種々のス
ナバ回路を設けてこのフライバックエネルギーを吸収さ
せていた。このようなスナバ（snubber）回路の一例を
図９〜図１２に示す。
【０００３】図９に示す回路は、所謂ＲＣＤスナバ回路
である。この回路はフライバック電圧をダイオードＤ５
１で整流した後、コンデンサＣ５１に蓄えると共に、抵
抗Ｒ５１でこれを発熱により消費するものである。この
ようなＲＣＤスナバは、通常０．０１μＦ程度の大容量
のコンデンサを必要とし、抵抗Ｒ５１の発熱による電力
損失を伴うため、安全性やプリント基板温度を抑制する
目的から、抵抗Ｒ５１の発熱を極力少なくする必要があ
る。また、ダイオードＤ５１のリカバリー特性によるノ
イズの発生が問題となる場合もあった。
である。この回路はフライバック電圧をダイオードＤ５
１で整流した後、コンデンサＣ５１に蓄えると共に、抵
抗Ｒ５１でこれを発熱により消費するものである。この
ようなＲＣＤスナバは、通常０．０１μＦ程度の大容量
のコンデンサを必要とし、抵抗Ｒ５１の発熱による電力
損失を伴うため、安全性やプリント基板温度を抑制する
目的から、抵抗Ｒ５１の発熱を極力少なくする必要があ
る。また、ダイオードＤ５１のリカバリー特性によるノ
イズの発生が問題となる場合もあった。
【０００４】図１０に示す回路は、一般的なＲＣスナバ
回路である。この回路はフライバック電圧を一旦コンデ
ンサＣ５１に蓄積し、スイッチング素子Ｑ５１のターン
ＯＮ時に、抵抗Ｒ５１とスイッチング素子Ｑ５１により
エネルギーを消費するものである。このＲＣスナバは、
コンデンサＣ５１の容量を大きくするほどフライバック
電圧の抑制に効果があるが、抵抗Ｒ５１とスイッチング
素子Ｑ５１での損失も増大するという欠点がある。
回路である。この回路はフライバック電圧を一旦コンデ
ンサＣ５１に蓄積し、スイッチング素子Ｑ５１のターン
ＯＮ時に、抵抗Ｒ５１とスイッチング素子Ｑ５１により
エネルギーを消費するものである。このＲＣスナバは、
コンデンサＣ５１の容量を大きくするほどフライバック
電圧の抑制に効果があるが、抵抗Ｒ５１とスイッチング
素子Ｑ５１での損失も増大するという欠点がある。
【０００５】図１１に示す回路は、上記ＲＣスナバ回路
に加えて、スイッチング素子Ｑ５１の制御入力にコイル
Ｌ５１を挿入し、このコイルＬ５１によりスイッチング
素子Ｑ５１のドライブ信号を遅延させ、ソフトスイッチ
ング（ゼロ電圧スイッチング）に近似した動作となり、
フライバックエネルギーの抑止効果を大ならしめるるも
のである。この場合、上記ＲＣスナバに比べ、コンデン
サＣ５１の容量を大きくでき、抵抗Ｒ５１とスイッチン
グ素子Ｑ５１での損失も少なくなるが、コイルＬ５１と
いう特殊な部品が新たに必要となる。
に加えて、スイッチング素子Ｑ５１の制御入力にコイル
Ｌ５１を挿入し、このコイルＬ５１によりスイッチング
素子Ｑ５１のドライブ信号を遅延させ、ソフトスイッチ
ング（ゼロ電圧スイッチング）に近似した動作となり、
フライバックエネルギーの抑止効果を大ならしめるるも
のである。この場合、上記ＲＣスナバに比べ、コンデン
サＣ５１の容量を大きくでき、抵抗Ｒ５１とスイッチン
グ素子Ｑ５１での損失も少なくなるが、コイルＬ５１と
いう特殊な部品が新たに必要となる。
【０００６】図１２に示す回路は、所謂無損失スナバ回
路と呼ばれるものである。この回路の場合、損失が極め
て少ないため、コンデンサＣ５１に比較的大容量のもの
を用いることが可能で、フライバック電圧の抑止効果が
大きい。このように、損失も非常に少なく、優れた特性
を示すが、回路構成が複雑となり、しかも高耐圧のスイ
ッチ素子Ｑ５２を必要とするといった問題がある。
路と呼ばれるものである。この回路の場合、損失が極め
て少ないため、コンデンサＣ５１に比較的大容量のもの
を用いることが可能で、フライバック電圧の抑止効果が
大きい。このように、損失も非常に少なく、優れた特性
を示すが、回路構成が複雑となり、しかも高耐圧のスイ
ッチ素子Ｑ５２を必要とするといった問題がある。
【０００７】
【発明が解決しようとする課題】このように、従来のス
ナバ回路を用いた手法では、スナバ回路における電力損
失が高効率化を図る上での大きな障害となっていた。ま
た、従来よりスイッチング素子Ｑ５１の損失の低下を図
るため、共振現象を応用した手法が種々提案されている
が、その多くはスイッチング素子Ｑ５１の制御回路が複
雑であり、製造コストの増大を招くといった不都合があ
った。
ナバ回路を用いた手法では、スナバ回路における電力損
失が高効率化を図る上での大きな障害となっていた。ま
た、従来よりスイッチング素子Ｑ５１の損失の低下を図
るため、共振現象を応用した手法が種々提案されている
が、その多くはスイッチング素子Ｑ５１の制御回路が複
雑であり、製造コストの増大を招くといった不都合があ
った。
【０００８】この発明はかかる点に鑑みなされたもの
で、その目的とするところは、少ない部品で、安価であ
り、しかも高効率と低ノイズを兼ね備えたコンバータ回
路を提供することにある。
で、その目的とするところは、少ない部品で、安価であ
り、しかも高効率と低ノイズを兼ね備えたコンバータ回
路を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
本発明は、スイッチングトランスＴの１次側回路をスイ
ッチング素子Ｑ１により、ＯＮ／ＯＦＦすることで、２
次側回路にエネルギーを放出するコンバータ回路におい
て、前記スイッチング素子Ｑ１のドライブ信号を遅延す
ることによりターンＯＮのタイミングを遅延させるドラ
イブ遅延手段と、スイッチング素子Ｑ１のＯＮ／ＯＦＦ
比を５０パーセントを超える値とするデューティー増長
手段とを備えることとした。
本発明は、スイッチングトランスＴの１次側回路をスイ
ッチング素子Ｑ１により、ＯＮ／ＯＦＦすることで、２
次側回路にエネルギーを放出するコンバータ回路におい
て、前記スイッチング素子Ｑ１のドライブ信号を遅延す
ることによりターンＯＮのタイミングを遅延させるドラ
イブ遅延手段と、スイッチング素子Ｑ１のＯＮ／ＯＦＦ
比を５０パーセントを超える値とするデューティー増長
手段とを備えることとした。
【００１０】また、前記ドライブ遅延手段は制御入力端
子に静電容量を有するスイッチング素子Ｑ１とこのスイ
ッチング素子Ｑ１の制御入力端子に接続される抵抗素子
Ｒ１とからなることとした。
子に静電容量を有するスイッチング素子Ｑ１とこのスイ
ッチング素子Ｑ１の制御入力端子に接続される抵抗素子
Ｒ１とからなることとした。
【００１１】また、前記スイッチング素子Ｑ１に接続さ
れるスナバ回路はコンデンサＣ２のみからなることとし
た。
れるスナバ回路はコンデンサＣ２のみからなることとし
た。
【００１２】あるいは、自励式のＲＣＣ（リンギング・
チョーク・コンバータ）であるコンバータ回路におい
て、ＭＯＳＦＥＴであるスイッチング素子Ｑ１と、この
スイッチング素子Ｑ１のゲートに接続される抵抗素子Ｒ
１と、前記スイッチング素子Ｑ１により１次側回路がＯ
Ｎ／ＯＦＦされ、このＯＮ／ＯＦＦ比が５０パーセント
を超える値となるように１次巻線の巻数とインダクタン
スが設定されたスイッチングトランスとを備え、前記抵
抗素子は１ｋΩ以上（ただし１ｋΩは含まない）であっ
て、前記スイッチング素子に接続されるスナバ回路のコ
ンデンサＣ２の容量は１０００〜１００００ｐＦである
こととした。
チョーク・コンバータ）であるコンバータ回路におい
て、ＭＯＳＦＥＴであるスイッチング素子Ｑ１と、この
スイッチング素子Ｑ１のゲートに接続される抵抗素子Ｒ
１と、前記スイッチング素子Ｑ１により１次側回路がＯ
Ｎ／ＯＦＦされ、このＯＮ／ＯＦＦ比が５０パーセント
を超える値となるように１次巻線の巻数とインダクタン
スが設定されたスイッチングトランスとを備え、前記抵
抗素子は１ｋΩ以上（ただし１ｋΩは含まない）であっ
て、前記スイッチング素子に接続されるスナバ回路のコ
ンデンサＣ２の容量は１０００〜１００００ｐＦである
こととした。
【００１３】
【発明の実施の形態】次に図を参照しつつ、本発明の実
施の形態について説明する。図１は本発明にかかるコン
バータ回路の基本構成を示した回路図である。この回路
は所謂自励式のＲＣＣ（リンギング・チョーク・コンバ
ータ）呼ばれるもので、１次側回路の基本構成のみ示し
たものである。
施の形態について説明する。図１は本発明にかかるコン
バータ回路の基本構成を示した回路図である。この回路
は所謂自励式のＲＣＣ（リンギング・チョーク・コンバ
ータ）呼ばれるもので、１次側回路の基本構成のみ示し
たものである。
【００１４】図において、Ｔは１次側のエネルギーを２
次側に伝達するためのスイッチングトランス、Ｐは１次
巻線、Ｐ’は帰還巻線、Ｑ１はＭＯＳＦＥＴ等の高速動
作が可能なスイッチング素子、Ｒ１はこのスイッチング
素子Ｑ１の制御端子であるゲートに接続されるドライブ
用の抵抗素子、Ｃ１はドライブ用のコンデンサ、Ｃ２，
Ｒ２はスナバ回路を構成するコンデンサと抵抗、Ｃ３は
入力電源用の平滑コンデンサである。
次側に伝達するためのスイッチングトランス、Ｐは１次
巻線、Ｐ’は帰還巻線、Ｑ１はＭＯＳＦＥＴ等の高速動
作が可能なスイッチング素子、Ｒ１はこのスイッチング
素子Ｑ１の制御端子であるゲートに接続されるドライブ
用の抵抗素子、Ｃ１はドライブ用のコンデンサ、Ｃ２，
Ｒ２はスナバ回路を構成するコンデンサと抵抗、Ｃ３は
入力電源用の平滑コンデンサである。
【００１５】このような構成のコンバータ回路におい
て、本発明はドライブ遅延手段を有する。すなわち、ス
イッチング素子Ｑ１がＭＯＳＦＥＴ等の場合、その制御
端子であるゲート入力に静電容量（ゲート・ソース間の
静電容量）が存在する。そして、この入力静電容量を充
電するため、制御端子に加えられるドライブ信号の電流
値に応じて時間遅れが生じる。従って、前記制御端子に
接続されるドライブ用の抵抗素子Ｒ１の値を、通常の設
計値より大きく設計すると、スイッチング素子Ｑ１のタ
ーンＯＮに遅れが生ずる。
て、本発明はドライブ遅延手段を有する。すなわち、ス
イッチング素子Ｑ１がＭＯＳＦＥＴ等の場合、その制御
端子であるゲート入力に静電容量（ゲート・ソース間の
静電容量）が存在する。そして、この入力静電容量を充
電するため、制御端子に加えられるドライブ信号の電流
値に応じて時間遅れが生じる。従って、前記制御端子に
接続されるドライブ用の抵抗素子Ｒ１の値を、通常の設
計値より大きく設計すると、スイッチング素子Ｑ１のタ
ーンＯＮに遅れが生ずる。
【００１６】この様にして、抵抗素子Ｒ１の値を変えた
場合におけるスイッチング素子Ｑ１の被制御端子間、つ
まりドレイン・ソース間の電圧（ＶDS）と、ドレイン電
流（ＩD ）の波形を図２に示す。図において縦軸は電圧
（Ｅ）と電流（Ｉ）を示し、横軸は時間（ｔ）を示す。
また、ａは抵抗素子Ｒ１の値が従来の設計値である場合
の波形であり、ｂは抵抗素子Ｒ１の値を大きくしたとき
の波形である。
場合におけるスイッチング素子Ｑ１の被制御端子間、つ
まりドレイン・ソース間の電圧（ＶDS）と、ドレイン電
流（ＩD ）の波形を図２に示す。図において縦軸は電圧
（Ｅ）と電流（Ｉ）を示し、横軸は時間（ｔ）を示す。
また、ａは抵抗素子Ｒ１の値が従来の設計値である場合
の波形であり、ｂは抵抗素子Ｒ１の値を大きくしたとき
の波形である。
【００１７】この図から明らかなように、ターンＯＮの
タイミングがｔｄだけ遅れたため、ドレイン・ソース間
電圧（ＶDS）のリンギング（入力電圧ＶINに対応したＯ
ＦＦ点の電圧を超えてゼロボルト方向に電圧が振れる）
が深くなった時点で、ＯＮ状態に移行することとなる。
このため、ソフトスイッチングに近い状態となり、ター
ンＯＮ時のスナバコンデンサＣ２の放電によるロスが軽
減されることとなる。
タイミングがｔｄだけ遅れたため、ドレイン・ソース間
電圧（ＶDS）のリンギング（入力電圧ＶINに対応したＯ
ＦＦ点の電圧を超えてゼロボルト方向に電圧が振れる）
が深くなった時点で、ＯＮ状態に移行することとなる。
このため、ソフトスイッチングに近い状態となり、ター
ンＯＮ時のスナバコンデンサＣ２の放電によるロスが軽
減されることとなる。
【００１８】本発明はまた、デューティー増長手段を有
する。通常ＲＣＣ回路では、スイッチング素子Ｑ１のＯ
Ｎ／ＯＦＦ比（デューティー）を５０パーセントかそれ
以下に設定する（例えば、電子技術 １９８９−３
「スイッチング電源設計ハンドブック」等 参照）。こ
れは、スイッチング素子Ｑ１の被制御端子（ドレイン・
ソース）間の電圧（ＶDS）と電流（ＩD ）のバランスが
良く、他の回路部品との関係などからもバランスの良い
設計ができるからである。
する。通常ＲＣＣ回路では、スイッチング素子Ｑ１のＯ
Ｎ／ＯＦＦ比（デューティー）を５０パーセントかそれ
以下に設定する（例えば、電子技術 １９８９−３
「スイッチング電源設計ハンドブック」等 参照）。こ
れは、スイッチング素子Ｑ１の被制御端子（ドレイン・
ソース）間の電圧（ＶDS）と電流（ＩD ）のバランスが
良く、他の回路部品との関係などからもバランスの良い
設計ができるからである。
【００１９】デューティー増長手段は、このデューティ
ーを大きくし、５０パーセントを超える値として、スイ
ッチング素子Ｑ１のＯＮ時間を広く設定している。この
様に設定することで、被制御端子（ドレイン・ソース）
間の電圧（ＶDS）のリンギングをゼロボルト付近までス
イングさせることができ、この様子を図３に示す。そし
て、ターンＯＮ時にスイッチング素子Ｑ１の被制御端子
（ドレイン・ソース）間の電圧（ＶDS）がゼロボルト付
近であるということは、スイッチング素子Ｑ１による損
失が殆ど無いということになる。
ーを大きくし、５０パーセントを超える値として、スイ
ッチング素子Ｑ１のＯＮ時間を広く設定している。この
様に設定することで、被制御端子（ドレイン・ソース）
間の電圧（ＶDS）のリンギングをゼロボルト付近までス
イングさせることができ、この様子を図３に示す。そし
て、ターンＯＮ時にスイッチング素子Ｑ１の被制御端子
（ドレイン・ソース）間の電圧（ＶDS）がゼロボルト付
近であるということは、スイッチング素子Ｑ１による損
失が殆ど無いということになる。
【００２０】さらに、被制御端子（ドレイン・ソース）
間の電圧（ＶDS）のリンギングがゼロボルト付近までス
イングするということは、ターンＯＦＦ時にスナバコン
デンサＣ２に蓄積されたエネルギー、すなわち電荷がゼ
ロに近くなることを意味する。そして、このリンギング
はスイッチングトランスＴとスナバコンデンサＣ２との
ＬＣの共振現象によるものであるため、原理的には、こ
の間の電力損失はなく、結果として、スナバコンデンサ
Ｃ２に蓄積されたエネルギーは平滑コンデンサＣ３に回
生されることとなる。
間の電圧（ＶDS）のリンギングがゼロボルト付近までス
イングするということは、ターンＯＦＦ時にスナバコン
デンサＣ２に蓄積されたエネルギー、すなわち電荷がゼ
ロに近くなることを意味する。そして、このリンギング
はスイッチングトランスＴとスナバコンデンサＣ２との
ＬＣの共振現象によるものであるため、原理的には、こ
の間の電力損失はなく、結果として、スナバコンデンサ
Ｃ２に蓄積されたエネルギーは平滑コンデンサＣ３に回
生されることとなる。
【００２１】このため、損失を気にすることなく大容量
のスナバコンデンサＣ２を使用でき、ターンＯＦＦ時に
スイッチング素子Ｑ１に発生する電圧スパイクを抑制で
き、その結果ターンＯＦＦ時のスイッチング素子Ｑ１の
ｄｖ／ｄｔ（立ち上がり）を損失を増やさずに小さくす
ることが可能となる。これにより、ターンＯＦＦ時の低
損失化と低ノイズ化が実現できる。
のスナバコンデンサＣ２を使用でき、ターンＯＦＦ時に
スイッチング素子Ｑ１に発生する電圧スパイクを抑制で
き、その結果ターンＯＦＦ時のスイッチング素子Ｑ１の
ｄｖ／ｄｔ（立ち上がり）を損失を増やさずに小さくす
ることが可能となる。これにより、ターンＯＦＦ時の低
損失化と低ノイズ化が実現できる。
【００２２】
【実施例】次に、本発明の好適な実施例について説明す
る。図４は本発明にかかるコンバータ回路の第１実施例
を示す回路図である。図１の回路との違いは、スナバ抵
抗Ｒ２を除いた点であり、平滑コンデンサＣ３は省略し
ている。ドライブ用の抵抗Ｒ１は通常１ｋΩ以下が一般
的であるが、ここでは数ｋΩ（１ｋΩ以上）を使用す
る。また、スナバ回路のスナバコンデンサＣ２は通常数
１００ｐＦであるが、ここでは１０００〜１００００ｐ
Ｆとしている。このように、スナバコンデンサＣ２が大
容量となり、ターンＯＦＦ時のリンギングが抑制される
ため、スナバ抵抗Ｒ２が不要となった。
る。図４は本発明にかかるコンバータ回路の第１実施例
を示す回路図である。図１の回路との違いは、スナバ抵
抗Ｒ２を除いた点であり、平滑コンデンサＣ３は省略し
ている。ドライブ用の抵抗Ｒ１は通常１ｋΩ以下が一般
的であるが、ここでは数ｋΩ（１ｋΩ以上）を使用す
る。また、スナバ回路のスナバコンデンサＣ２は通常数
１００ｐＦであるが、ここでは１０００〜１００００ｐ
Ｆとしている。このように、スナバコンデンサＣ２が大
容量となり、ターンＯＦＦ時のリンギングが抑制される
ため、スナバ抵抗Ｒ２が不要となった。
【００２３】図５は本発明にかかるコンバータ回路の、
第２実施例を示した回路図である。図４の回路との違い
は、スナバ抵抗Ｒ２、スイッチ素子Ｑ２と抵抗Ｒ３が追
加された点である。この回路は、例えば保護回路のため
に、スイッチング素子Ｑ１の被制御端子の接地側（ドレ
イン）に抵抗を設ける等により、スイッチング素子Ｑ１
の損失を減少できない場合に有効である。すなわち、ス
ナバ抵抗Ｒ２をあえて使用し、スイッチ素子Ｑ２をター
ンＯＦＦ時にＯＮさせて（スナバ抵抗Ｒ２に表れる電圧
降下により、抵抗Ｒ３を介してスイッチ素子Ｑ２にＯＮ
（ベース）電流が与えられる）、スイッチング素子Ｑ１
の余剰電荷を引き抜くことができる。
第２実施例を示した回路図である。図４の回路との違い
は、スナバ抵抗Ｒ２、スイッチ素子Ｑ２と抵抗Ｒ３が追
加された点である。この回路は、例えば保護回路のため
に、スイッチング素子Ｑ１の被制御端子の接地側（ドレ
イン）に抵抗を設ける等により、スイッチング素子Ｑ１
の損失を減少できない場合に有効である。すなわち、ス
ナバ抵抗Ｒ２をあえて使用し、スイッチ素子Ｑ２をター
ンＯＦＦ時にＯＮさせて（スナバ抵抗Ｒ２に表れる電圧
降下により、抵抗Ｒ３を介してスイッチ素子Ｑ２にＯＮ
（ベース）電流が与えられる）、スイッチング素子Ｑ１
の余剰電荷を引き抜くことができる。
【００２４】次に、本発明のより具体的な実施例につい
て説明する。図６は本発明にかかるコンバータ回路の、
第３実施例を示した回路図である。図において、ＢＤは
ブリッジダイオード、Ｃ３１，Ｃ３２は入力側の平滑コ
ンデンサ、Ｔはスイッチングトランス、Ｑ３１はスイッ
チング素子、Ｑ３２はスイッチ素子、Ｃ３３はスナバコ
ンデンサ、ＰＤはフォトカプラの受光側である。
て説明する。図６は本発明にかかるコンバータ回路の、
第３実施例を示した回路図である。図において、ＢＤは
ブリッジダイオード、Ｃ３１，Ｃ３２は入力側の平滑コ
ンデンサ、Ｔはスイッチングトランス、Ｑ３１はスイッ
チング素子、Ｑ３２はスイッチ素子、Ｃ３３はスナバコ
ンデンサ、ＰＤはフォトカプラの受光側である。
【００２５】また、コンデンサＣ３４、ダイオードＤ３
３、抵抗Ｒ３４，Ｒ３５はスイッチング素子Ｑ３１のド
ライブ回路、ツェナーダイオードＤ３１、抵抗Ｒ３２，
Ｒ３３は起動回路、ダイオードＤ３５、ツェナーダイオ
ードＤ３６、抵抗Ｒ３７、ボリュームＶＲ、コンデンサ
Ｃ３５はＯＮ時間制御、過負荷保護回路を構成する。ま
た、フォトカプラＰＤ、ダイオードＤ３４は、図示しな
い２次側の電圧監視回路からの信号をスイッチ素子Ｑ３
２に与え、出力電圧を制御する。その他の細部について
は周知のＲＣＣ回路技術であり、説明および回路構成の
一部を省略する。
３、抵抗Ｒ３４，Ｒ３５はスイッチング素子Ｑ３１のド
ライブ回路、ツェナーダイオードＤ３１、抵抗Ｒ３２，
Ｒ３３は起動回路、ダイオードＤ３５、ツェナーダイオ
ードＤ３６、抵抗Ｒ３７、ボリュームＶＲ、コンデンサ
Ｃ３５はＯＮ時間制御、過負荷保護回路を構成する。ま
た、フォトカプラＰＤ、ダイオードＤ３４は、図示しな
い２次側の電圧監視回路からの信号をスイッチ素子Ｑ３
２に与え、出力電圧を制御する。その他の細部について
は周知のＲＣＣ回路技術であり、説明および回路構成の
一部を省略する。
【００２６】この様な回路において、スイッチングトラ
ンスＴの１次巻線Ｐの巻数Ｎｐを、Ｎｐ：１１４Ｔ（１
４８０μＨ）、また２次巻線Ｓの巻数Ｎｓを、Ｎｓ：１
０Ｔ、帰還巻線Ｐ’の巻数Ｎｐ’を、Ｎｐ’：１０Ｔと
し、ドライブ抵抗Ｒ３４，Ｒ３５をそれぞれ１．５ｋ，
１．５ｋΩとし、スナバコンデンサＣ３３を１０００ｐ
Ｆとした。
ンスＴの１次巻線Ｐの巻数Ｎｐを、Ｎｐ：１１４Ｔ（１
４８０μＨ）、また２次巻線Ｓの巻数Ｎｓを、Ｎｓ：１
０Ｔ、帰還巻線Ｐ’の巻数Ｎｐ’を、Ｎｐ’：１０Ｔと
し、ドライブ抵抗Ｒ３４，Ｒ３５をそれぞれ１．５ｋ，
１．５ｋΩとし、スナバコンデンサＣ３３を１０００ｐ
Ｆとした。
【００２７】そして、入力電圧を９０〜２６４Ｖ、出力
１３．５Ｖの時の効率を測定し、これをグラフに表した
ものが図７である。この図から明らかなように、従来ワ
イドレンジ入力で７０パーセント程度であったものが、
全入力電圧レンジで８５パーセント以上となっており、
効率が格段に向上しているのがわかる。
１３．５Ｖの時の効率を測定し、これをグラフに表した
ものが図７である。この図から明らかなように、従来ワ
イドレンジ入力で７０パーセント程度であったものが、
全入力電圧レンジで８５パーセント以上となっており、
効率が格段に向上しているのがわかる。
【００２８】図８は本発明にかかるコンバータ回路の、
第４実施例を示した回路図である。基本構成は図６の回
路図と略同一であり、同一構成要素には同一符号を付し
て説明を省略する。なお、図中２次側の抵抗Ｒ３８はブ
リーダ抵抗である。また、２次側の電圧監視回路は、図
６の回路同様、特にその形式は問わないが、この実施例
ではシャントレギュレータを使用した一般的な回路を使
用している。
第４実施例を示した回路図である。基本構成は図６の回
路図と略同一であり、同一構成要素には同一符号を付し
て説明を省略する。なお、図中２次側の抵抗Ｒ３８はブ
リーダ抵抗である。また、２次側の電圧監視回路は、図
６の回路同様、特にその形式は問わないが、この実施例
ではシャントレギュレータを使用した一般的な回路を使
用している。
【００２９】この様な構成の回路において、スイッチン
グトランスＴの１次巻線Ｐの巻数Ｎｐを、Ｎｐ：１２０
Ｔ（３ｍＨ）、また２次巻線Ｓの巻数Ｎｓを、Ｎｓ：８
Ｔ、帰還巻線Ｐ’の巻数Ｎｐ’を、Ｎｐ’：１１Ｔと
し、ドライブ抵抗Ｒ３４，Ｒ３５をそれぞれ６．８ｋ，
４７０Ωとし、スナバコンデンサＣ３３を０、０１μＦ
とした。
グトランスＴの１次巻線Ｐの巻数Ｎｐを、Ｎｐ：１２０
Ｔ（３ｍＨ）、また２次巻線Ｓの巻数Ｎｓを、Ｎｓ：８
Ｔ、帰還巻線Ｐ’の巻数Ｎｐ’を、Ｎｐ’：１１Ｔと
し、ドライブ抵抗Ｒ３４，Ｒ３５をそれぞれ６．８ｋ，
４７０Ωとし、スナバコンデンサＣ３３を０、０１μＦ
とした。
【００３０】そして、定格出力である出力電流２Ａ出力
時と無負荷時において、電源端子から放出される雑音レ
ベルを測定した。先ず、出力電流２Ａの場合、３００ｋ
Ｈｚ以下（１５０ｋＨｚ以上）のレベルが約５０ｄＢで
あり、周波数が高くなるに従い雑音レベルは減少し、１
ＭＨｚ以上（３０ＭＨｚ以下）では３０ｄＢ以下となっ
ている。また、無負荷時においては、１５０ｋ〜３０Ｍ
Ｈｚの周波数の雑音が略３０ｄＢ以下を保っている。こ
の値は、いずれもＶＣＣＩ（Voluntary Contro-l Counc
il for Interference by data processing equipment a
nd electronicoffice machine）のクラス２の基準を満
たすものである。
時と無負荷時において、電源端子から放出される雑音レ
ベルを測定した。先ず、出力電流２Ａの場合、３００ｋ
Ｈｚ以下（１５０ｋＨｚ以上）のレベルが約５０ｄＢで
あり、周波数が高くなるに従い雑音レベルは減少し、１
ＭＨｚ以上（３０ＭＨｚ以下）では３０ｄＢ以下となっ
ている。また、無負荷時においては、１５０ｋ〜３０Ｍ
Ｈｚの周波数の雑音が略３０ｄＢ以下を保っている。こ
の値は、いずれもＶＣＣＩ（Voluntary Contro-l Counc
il for Interference by data processing equipment a
nd electronicoffice machine）のクラス２の基準を満
たすものである。
【００３１】以上のように、効率、雑音レベル（ＥＭ
Ｉ）共に優れた特性を示している。一方、通常のＲＣＣ
回路は軽負荷時に発信周波数が上昇し（定格時の４〜５
倍）、スイッチングロスの増大や、ＥＭＩ対策の複雑化
といった問題を生じていたが、上記の本発明にかかるコ
ンバータ回路では、極軽負荷時において、スイッチング
素子Ｑ１１の電圧波形が正弦波状となり、発信周波数は
定格動作時の２倍程度であるため、特に問題はない。
Ｉ）共に優れた特性を示している。一方、通常のＲＣＣ
回路は軽負荷時に発信周波数が上昇し（定格時の４〜５
倍）、スイッチングロスの増大や、ＥＭＩ対策の複雑化
といった問題を生じていたが、上記の本発明にかかるコ
ンバータ回路では、極軽負荷時において、スイッチング
素子Ｑ１１の電圧波形が正弦波状となり、発信周波数は
定格動作時の２倍程度であるため、特に問題はない。
【００３２】さらに、特別な部品を使用しなくとも、回
路の定数を変更するだけで良いため、シンプルかつ安価
なコンバータ回路となっている。
路の定数を変更するだけで良いため、シンプルかつ安価
なコンバータ回路となっている。
【００３３】
【発明の効果】以上のように本発明によれば、スイッチ
ング素子のドライブ信号を遅延することでターンＯＮの
タイミングを遅延させるドライブ遅延手段と、スイッチ
ング素子のＯＮ／ＯＦＦ比を５０パーセントを超える値
とするデューティー増長手段とを備えているので、 少
ない部品で、安価であり、しかも高効率と低ノイズを兼
ね備えたコンバータ回路となっている。
ング素子のドライブ信号を遅延することでターンＯＮの
タイミングを遅延させるドライブ遅延手段と、スイッチ
ング素子のＯＮ／ＯＦＦ比を５０パーセントを超える値
とするデューティー増長手段とを備えているので、 少
ない部品で、安価であり、しかも高効率と低ノイズを兼
ね備えたコンバータ回路となっている。
【００３４】また、前記ドライブ遅延手段は制御入力端
子に静電容量を有するスイッチング素子とこのスイッチ
ング素子の制御入力に接続される抵抗素子とからなるこ
とにより、特別な部品を使用しなくとも、ソフトスイッ
チングに近い状態となり、ターンＯＮ時のスナバコンデ
ンサＣ２の放電によるロスが軽減される。
子に静電容量を有するスイッチング素子とこのスイッチ
ング素子の制御入力に接続される抵抗素子とからなるこ
とにより、特別な部品を使用しなくとも、ソフトスイッ
チングに近い状態となり、ターンＯＮ時のスナバコンデ
ンサＣ２の放電によるロスが軽減される。
【００３５】また、前記スイッチング素子に接続される
スナバ回路はコンデンサのみから成ることにより、損失
を気にすることなく大容量のスナバコンデンサを使用で
き、ターンＯＦＦ時にスイッチング素子に発生する電圧
スパイクを抑制でき、ターンＯＦＦ時のスイッチング素
子Ｑ１のｄｖ／ｄｔ（立ち上がり）を損失を増やさずに
小さくすることが可能となり、ターンＯＦＦ時の低損失
化と低ノイズ化が実現できる。
スナバ回路はコンデンサのみから成ることにより、損失
を気にすることなく大容量のスナバコンデンサを使用で
き、ターンＯＦＦ時にスイッチング素子に発生する電圧
スパイクを抑制でき、ターンＯＦＦ時のスイッチング素
子Ｑ１のｄｖ／ｄｔ（立ち上がり）を損失を増やさずに
小さくすることが可能となり、ターンＯＦＦ時の低損失
化と低ノイズ化が実現できる。
【図１】本発明にかかるコンバータ回路の基本構成を示
した回路図である。
した回路図である。
【図２】スイッチング素子の被制御端子（ドレイン・ソ
ース）間の電圧（ＶDS）と、（ドレイン）電流（ＩD ）
の波形を示した図である。
ース）間の電圧（ＶDS）と、（ドレイン）電流（ＩD ）
の波形を示した図である。
【図３】スイッチング素子の被制御端子（ドレイン・ソ
ース）間の電圧（ＶDS）のリンギングをゼロボルトまで
スイングさせた波形を示した図である。
ース）間の電圧（ＶDS）のリンギングをゼロボルトまで
スイングさせた波形を示した図である。
【図４】本発明にかかるコンバータ回路の第１実施例を
示した回路図である。
示した回路図である。
【図５】本発明にかかるコンバータ回路の第２実施例を
示した回路図である。
示した回路図である。
【図６】本発明にかかるコンバータ回路の第３実施例を
示した回路図である。
示した回路図である。
【図７】図６の回路の入力電圧を変化させ、その効率を
測定した値を表したグラフである。
測定した値を表したグラフである。
【図８】本発明にかかるコンバータ回路の第４実施例を
示した回路図である。
示した回路図である。
【図９】従来のＲＣＤスナバ回路を示した図である。
【図１０】従来のＲＣスナバ回路を示した図である。
【図１１】従来のＲＣスナバに加えスイッチング素子の
制御入力にコイルを加えた回路を示した図である。
制御入力にコイルを加えた回路を示した図である。
【図１２】従来の無損失Ｄスナバ回路を示した図であ
る。
る。
Ｑ１ スイッチング素子 Ｃ１ ドライブコンデンサ Ｒ１ ドライブ抵抗 Ｃ２ スナバコンデンサ Ｒ２ スナバ抵抗 Ｃ３ 平滑コンデンサ Ｔ スイッチングトランス Ｐ １次巻線 Ｐ’ 帰還巻線 Ｓ ２次巻線 Ｑ２ スイッチ素子 ＢＤ ブリッジダイオード Ｌ１ チョークコイル Ｑ３１ スイッチング素子 Ｑ３２ スイッチ素子 Ｃ３３ スナバコンデンサ ＰＤ フォトカプラ
Claims (4)
- 【請求項１】 スイッチングトランスの１次側回路をス
イッチング素子により、ＯＮ／ＯＦＦすることで、２次
側回路にエネルギーを放出するコンバータ回路におい
て、 スイッチング素子のドライブ信号を遅延することでター
ンＯＮのタイミングを遅延させるドライブ遅延手段と、
スイッチング素子のＯＮ／ＯＦＦ比を５０パーセントを
超える値とするデューティー増長手段とを備えたことを
特徴とするコンバータ回路。 - 【請求項２】 前記ドライブ遅延手段は制御入力端子に
静電容量を有するスイッチング素子とこのスイッチング
素子の制御入力に接続される抵抗素子とからなることを
特徴とする請求項１記載のコンバータ回路。 - 【請求項３】 前記スイッチング素子に接続されるスナ
バ回路はコンデンサのみから成ることを特徴とする請求
項１あるいは２記載のコンバータ回路。 - 【請求項４】 自励式のＲＣＣであるコンバータ回路に
おいて、 ＭＯＳＦＥＴであるスイッチング素子と、このスイッチ
ング素子のゲートに接続される抵抗素子と、前記スイッ
チング素子のＯＮ／ＯＦＦ比が５０パーセントを超える
値となるように１次巻線が巻回されたスイッチングトラ
ンスとを備え、 前記抵抗素子は１ｋΩ以上であって、前記スイッチング
素子に接続されるスナバ回路のコンデンサは１０００〜
１００００ｐＦであることを特徴とするコンバータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2993696A JPH09205771A (ja) | 1996-01-23 | 1996-01-23 | コンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2993696A JPH09205771A (ja) | 1996-01-23 | 1996-01-23 | コンバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205771A true JPH09205771A (ja) | 1997-08-05 |
Family
ID=12289884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2993696A Pending JPH09205771A (ja) | 1996-01-23 | 1996-01-23 | コンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205771A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232241A (ja) * | 1999-01-22 | 2000-08-22 | Nokia Mobile Phones Ltd | 照明電子装置及び照明方法 |
| US8564974B2 (en) | 2007-01-19 | 2013-10-22 | Shindengen Electric Manufacturing Co., Ltd. | Switching power source apparatus |
| CN109245749A (zh) * | 2018-12-05 | 2019-01-18 | 博为科技有限公司 | 一种抗电压波动的延时开关电路 |
| JP2019017231A (ja) * | 2017-07-11 | 2019-01-31 | Tdk株式会社 | 電子機器 |
| US10777374B2 (en) | 2015-09-04 | 2020-09-15 | Sony Corporation | Switching device, movable body, power supply system and switching method |
-
1996
- 1996-01-23 JP JP2993696A patent/JPH09205771A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232241A (ja) * | 1999-01-22 | 2000-08-22 | Nokia Mobile Phones Ltd | 照明電子装置及び照明方法 |
| US8564974B2 (en) | 2007-01-19 | 2013-10-22 | Shindengen Electric Manufacturing Co., Ltd. | Switching power source apparatus |
| US10777374B2 (en) | 2015-09-04 | 2020-09-15 | Sony Corporation | Switching device, movable body, power supply system and switching method |
| JP2019017231A (ja) * | 2017-07-11 | 2019-01-31 | Tdk株式会社 | 電子機器 |
| CN109245749A (zh) * | 2018-12-05 | 2019-01-18 | 博为科技有限公司 | 一种抗电压波动的延时开关电路 |
| CN109245749B (zh) * | 2018-12-05 | 2024-01-30 | 博为科技有限公司 | 一种抗电压波动的延时开关电路 |
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