JPH09198807A - Clock extracting circuit - Google Patents
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- JPH09198807A JPH09198807A JP8024565A JP2456596A JPH09198807A JP H09198807 A JPH09198807 A JP H09198807A JP 8024565 A JP8024565 A JP 8024565A JP 2456596 A JP2456596 A JP 2456596A JP H09198807 A JPH09198807 A JP H09198807A
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【0001】[0001]
【0001】[0001]
【0002】[0002]
【産業上の利用分野】本発明は、記録情報再生装置など
におけるクロック抽出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock extraction circuit in a recorded information reproducing device or the like.
【0003】[0003]
【0002】[0002]
【0004】[0004]
【従来の技術】CDなどの記録情報再生装置において、
スピンドルモータを制御したり、記録情報を読み取るタ
イミングをとったりするために、ピックアップ等から読
み取った再生信号に基づいて抽出した再生クロック信号
を使用しているが、従来、この再生クロック信号を得る
ためにPLL回路が用いられている。2. Description of the Related Art In a recorded information reproducing apparatus such as a CD,
A reproduction clock signal extracted based on a reproduction signal read from a pickup or the like is used to control a spindle motor or to set a timing for reading recorded information. A PLL circuit is used.
【0005】図9は、かかるPLL回路を備えた記録情
報再生装置の構成を示す図である。FIG. 9 is a diagram showing the structure of a recorded information reproducing apparatus provided with such a PLL circuit.
【0006】図9において、ピックアップ1は、スピン
ドルモータ2にて回転駆動せしめられる記録媒体3に記
録されている記録情報を読み取り、読み取り信号をヘッ
ドアンプ4に供給する。In FIG. 9, a pickup 1 reads recording information recorded on a recording medium 3 which is driven to rotate by a spindle motor 2 and supplies a read signal to a head amplifier 4.
【0007】[0007]
【0003】ヘッドアンプ4は、供給された読み取り信
号を所望に増幅した後、増幅読み取り信号をA/D変換
器5に供給する。A/D変換器5は、上記増幅読み取り
信号を例えば8ビットのデータに離散化することによっ
て、この増幅読み取り信号のアナログ値をディジタル値
に変換する。The head amplifier 4 amplifies the supplied read signal as desired, and then supplies the amplified read signal to the A / D converter 5. The A / D converter 5 converts the analog value of the amplified read signal into a digital value by discretizing the amplified read signal into 8-bit data, for example.
【0008】A/D変換器5は、デジタル値に変換され
た上記増幅読み取り信号をPLL回路10、データ復調
部11の各々に供給する。The A / D converter 5 supplies the amplified read signal converted into a digital value to each of the PLL circuit 10 and the data demodulation section 11.
【0009】[0009]
【0004】データ復調部11は、A/D変換器5から
供給されてくるデジタルデータを後述するPLL回路1
0より得られる再生クロック信号に基づき復調して復調
データを出力する。The data demodulation section 11 converts the digital data supplied from the A / D converter 5 into a PLL circuit 1 which will be described later.
It demodulates based on the reproduction clock signal obtained from 0 and outputs demodulated data.
【0010】スピンドルモータ制御部12は、上記再生
クロック信号に基づきスピンドルモータ2の回転を制御
するスピンドルモータ制御信号を出力する。The spindle motor control section 12 outputs a spindle motor control signal for controlling the rotation of the spindle motor 2 based on the reproduction clock signal.
【0011】なお、データ復調部11、スピンドルモー
タ制御部12の具体的な構成についての説明は省略す
る。The description of the specific configurations of the data demodulator 11 and the spindle motor controller 12 will be omitted.
【0012】[0012]
【0005】上記再生クロック信号の抽出は、デジタル
値に変換された上記増幅読み取り信号の立ち上がりと立
ち下がりのエッジのタイミングに位相同期することによ
り得ることができる。いわゆるセルフクロッキングと称
されている抽出法であり、位相誤差検出回路6、D/A
変換器7、ローパスフィルタ(以下、LPFと称する)
8、電圧制御発振器(以下、VCOと称する)9よりな
るPLL回路10にて構成される。The reproduction clock signal can be extracted by synchronizing in phase with the timing of the rising and falling edges of the amplified read signal converted into a digital value. This is a so-called self-clocking extraction method, and the phase error detection circuit 6, D / A
Converter 7, low-pass filter (hereinafter referred to as LPF)
8, a PLL circuit 10 including a voltage controlled oscillator (hereinafter, referred to as VCO) 9.
【0013】なお以下の記述において、「D/A変換
器」とはデジタル値をアナログ値に変換するための広義
の手段を表し、例えばPWM回路を用いて構成すること
も可能である。In the following description, the "D / A converter" represents a means in a broad sense for converting a digital value into an analog value, and it may be configured by using a PWM circuit, for example.
【0014】[0014]
【0006】PLL回路10における位相誤差検出回路
6は、上記A/D変換器5から供給されてくるデジタル
値に基づいて上記読み取り信号に生じている位相誤差を
検出し、この検出した位相誤差に対応したデジタルの位
相誤差信号をD/A変換器7に供給する。The phase error detection circuit 6 in the PLL circuit 10 detects the phase error occurring in the read signal based on the digital value supplied from the A / D converter 5, and uses the detected phase error as the detected phase error. The corresponding digital phase error signal is supplied to the D / A converter 7.
【0015】D/A変換器7は入力された位相誤差信号
をアナログ信号に変換し、LPF8に供給する。The D / A converter 7 converts the input phase error signal into an analog signal and supplies it to the LPF 8.
【0016】[0016]
【0007】LPF8は入力された位相誤差信号に対す
る位相補償を行い、得られた位相補償出力信号をVCO
9に供給する。The LPF 8 performs phase compensation on the input phase error signal, and outputs the obtained phase compensation output signal to the VCO.
9.
【0017】VCO9は、LPF8によって位相補償さ
れた上記位相補償出力信号に対応した発振周波数を有す
るクロック信号を出力し、これを再生クロック信号とし
て位相誤差検出回路6、データ復調部11、及びスピン
ドルモータ制御部12に各々供給する。The VCO 9 outputs a clock signal having an oscillation frequency corresponding to the above-mentioned phase-compensated output signal phase-compensated by the LPF 8, and using this as a reproduction clock signal, the phase error detection circuit 6, the data demodulation section 11, and the spindle motor. Each is supplied to the control unit 12.
【0018】[0018]
【0008】ここで、PLL回路10において、VCO
9に供給される直流電圧レベル(V)とVCO9から出
力されるクロックの周波数(F)との関係を図10に示
す。Here, in the PLL circuit 10, the VCO
FIG. 10 shows the relationship between the DC voltage level (V) supplied to the VCO 9 and the frequency (F) of the clock output from the VCO 9.
【0019】図10においては、位相誤差検出回路6が
読み取り信号に位相誤差がないと検出した場合はVCO
9の入力電圧値Vは0の値をとり、検出された位相誤差
値に応じて正負の値をとると、仮定している。In FIG. 10, when the phase error detection circuit 6 detects that the read signal has no phase error, the VCO is detected.
It is assumed that the input voltage value V of 9 has a value of 0 and has a positive or negative value according to the detected phase error value.
【0020】[0020]
【0009】理論的には、VCOの入力電圧値0おいて
出力される発振周波数(以下自走周波数と称する)は、
記録媒体を読み取るときの基準として設定されている周
波数(以下リファレンス周波数と称する)FRにて発振
されるべきである。Theoretically, the oscillation frequency (hereinafter referred to as the free-running frequency) output when the VCO input voltage value is 0 is
It should oscillate at a frequency (hereinafter referred to as a reference frequency) FR that is set as a reference when reading the recording medium.
【0021】しかし、実際には回路を構成している素子
のばらつきなどにより理想値よりずれた周波数、例えば
F0にて発振してしまう。図10ではFR−F0だけ誤
差を持っていることになる。However, in practice, oscillation occurs at a frequency deviated from the ideal value, for example, F0, due to variations in the elements forming the circuit. In FIG. 10, there is an error of FR-F0.
【0022】[0022]
【0010】従来より、かかる誤差FR−F0を無くす
ために、VCO9を構成する可変コイルやトリマコンデ
ンサを人手によってマニュアル調整する方法が用いられ
ているが、調整の精度にも個人差があり、また人間が調
整するので結果的に生産コストの上昇につながるという
問題があった。Conventionally, in order to eliminate such an error FR-F0, a method of manually adjusting a variable coil and a trimmer capacitor forming the VCO 9 has been used manually, but there are individual differences in the accuracy of adjustment, and Since humans make adjustments, there is a problem in that production costs will rise as a result.
【0023】[0023]
【0011】[0011]
【0024】[0024]
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、PLL回路における
VCOの自走周波数の調整を自動化することにより、マ
ニュアル調整による調整の精度のばらつきの防止と生産
コストの削減を実現したクロック抽出回路を提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and by automating the adjustment of the free-running frequency of the VCO in the PLL circuit, the variation in the adjustment accuracy due to the manual adjustment can be prevented. An object of the present invention is to provide a clock extraction circuit that realizes prevention and reduction of production cost.
【0025】[0025]
【0012】[0012]
【0026】[0026]
【課題を解決するための手段】入力された読み取り信号
に生じている位相誤差を無くすように電圧制御発振器の
発振周波数を追従制御するPLL回路を含むクロック抽
出回路であって、信号レベルが所定範囲内で可変される
掃引信号を出力する掃引信号出力手段と、記憶手段と、
前記掃引信号出力手段と前記記憶手段のうちのいずれか
の出力を選択し、前記電圧制御発振器に供給するための
選択手段と、基準周波数発生手段と、前記電圧制御発振
器から出力される発振周波数と前記基準周波数発生手段
から出力される基準周波数とを比較し、周波数一致の判
定出力を生成する比較手段と、はじめに前記掃引信号を
前記電圧制御発振器に供給し、前記周波数一致の判定が
成されたときの掃引信号のレベル値を前記記憶手段に記
憶させ、次に記憶した掃引信号のレベル値を前記電圧制
御発振器に供給するように前記選択手段を制御する制御
手段とを有することを特徴とするクロック抽出回路。A clock extraction circuit including a PLL circuit for tracking and controlling an oscillation frequency of a voltage controlled oscillator so as to eliminate a phase error occurring in an input read signal, the signal level being within a predetermined range. A sweep signal output means for outputting a sweep signal that is varied within, a storage means,
Selection means for selecting any one of the sweep signal output means and the storage means and supplying it to the voltage controlled oscillator, a reference frequency generation means, and an oscillation frequency output from the voltage controlled oscillator. A comparison unit that compares the reference frequency output from the reference frequency generation unit and generates a frequency matching determination output, and first supplies the sweep signal to the voltage controlled oscillator, and the frequency matching determination is performed. And a control means for controlling the selecting means so that the level value of the sweep signal at that time is stored in the storage means, and the next stored level value of the sweep signal is supplied to the voltage controlled oscillator. Clock extraction circuit.
【0027】[0027]
【0013】前記電圧制御発振器は、前記PLL回路を
構成する位相誤差検出器の出力信号が供給される第1の
電圧制御容量素子と、前記掃引信号または前記記憶手段
に記憶した掃引信号のレベル値が供給される第2の電圧
制御容量素子とを含むことを特徴とする請求項1記載の
クロック抽出回路。The voltage controlled oscillator includes a first voltage controlled capacitive element to which an output signal of a phase error detector forming the PLL circuit is supplied, and a level value of the sweep signal or the sweep signal stored in the storage means. 2. The clock extraction circuit according to claim 1, further comprising a second voltage controlled capacitive element to which is supplied.
【0028】[0028]
【0014】前記記憶手段は、前記周波数一致判定がな
されたときの掃引信号のレベル値を複数記憶するための
記憶部と、前記複数のレベル値の平均レベルを計算する
計算手段からなり、計算された前記平均レベルを出力す
ることを特徴とする請求項1、請求項2記載のクロック
抽出回路。The storage means comprises a storage section for storing a plurality of level values of the sweep signal when the frequency coincidence determination is made, and a calculation means for calculating an average level of the plurality of level values. 3. The clock extraction circuit according to claim 1, wherein the average level is output.
【0029】[0029]
【0015】[0015]
【0030】[0030]
【実施例】以下、本発明の実施例について説明する。Embodiments of the present invention will be described below.
【0031】図1は、本発明における請求項1に対応し
た第1実施例を示す図である。FIG. 1 is a diagram showing a first embodiment corresponding to claim 1 of the present invention.
【0032】第1実施例におけるクロック抽出回路は、
位相誤差検出回路6、第1D/A変換器13、第1LP
F14、第2D/A変換器15、第2LPF16、VC
O17、センター値発生回路18、記憶回路19、掃引
信号発生回路20、周波数比較回路22、第1切り換え
回路23、第2切り換え回路24、加算回路25、基準
周波数発生部26及び各部の制御を行う制御部21から
構成される。The clock extraction circuit in the first embodiment is
Phase error detection circuit 6, first D / A converter 13, first LP
F14, second D / A converter 15, second LPF 16, VC
O17, center value generation circuit 18, storage circuit 19, sweep signal generation circuit 20, frequency comparison circuit 22, first switching circuit 23, second switching circuit 24, addition circuit 25, reference frequency generation unit 26, and control of each unit It is composed of the control unit 21.
【0033】[0033]
【0016】位相誤差検出回路6は、図9で示すA/D
変換器5から順次供給されてくるデジタル値に基づいて
読取り信号に生じている位相誤差を検出し、この位相誤
差に対応した位相誤差信号を第1切り換え回路23に供
給する。The phase error detection circuit 6 is an A / D shown in FIG.
The phase error occurring in the read signal is detected based on the digital values sequentially supplied from the converter 5, and the phase error signal corresponding to this phase error is supplied to the first switching circuit 23.
【0034】[0034]
【0017】センター値発生回路18は、位相誤差がな
い状態(以下ロック状態と称する)のときの位相誤差検
出回路の出力値(以下センター値と称する)の信号を発
生して、切り換え回路23に供給する。The center value generation circuit 18 generates a signal of an output value (hereinafter referred to as a center value) of the phase error detection circuit when there is no phase error (hereinafter referred to as a locked state), and the switching circuit 23 is provided with the signal. Supply.
【0035】[0035]
【0018】基準周波数発生部26は、クロック抽出回
路の動作の基準となる周波数を出力するもので、第1実
施例、及び後述する第2、第3実施例では前述のリファ
レンス周波数と同一に設定されているものとする。The reference frequency generator 26 outputs a frequency that serves as a reference for the operation of the clock extraction circuit, and is set to be the same as the above-mentioned reference frequency in the first embodiment and the second and third embodiments described later. It has been done.
【0036】切り換え回路23は制御部21の指令に応
じて位相誤差出力またはセンター値出力の中から1つの
信号を選択して第1D/A変換器13に供給する。The switching circuit 23 selects one signal from the phase error output or the center value output according to a command from the control unit 21 and supplies it to the first D / A converter 13.
【0037】[0037]
【0019】第1D/A変換器13は選択された位相誤
差信号またはセンター値をアナログ信号に変換し、第1
LPF14に供給する。The first D / A converter 13 converts the selected phase error signal or center value into an analog signal,
Supply to the LPF 14.
【0038】第1LPF14は第1D/A変換器13か
ら供給される信号に対する位相補償を行い、得られた位
相補償信号を加算回路25に供給する。The first LPF 14 performs phase compensation on the signal supplied from the first D / A converter 13, and supplies the obtained phase compensation signal to the adder circuit 25.
【0039】掃引信号発生回路20は、制御部21の指
令により、例えば三角波状の掃引信号を発生させ、切り
換え回路24に供給する。The sweep signal generation circuit 20 generates a sweep signal having, for example, a triangular wave in response to a command from the control unit 21, and supplies it to the switching circuit 24.
【0040】[0040]
【0020】記憶回路19は、掃引信号発生回路20よ
り発生される信号レベルのうち、制御部21からの指令
があった時点の信号レベルを記憶データとして保持し、
さらに、制御部21の指令に応じて保持しているレベル
の信号を切り換え回路24に供給する。The memory circuit 19 holds, as memory data, the signal level of the signal level generated by the sweep signal generator circuit 20 at the time of the instruction from the control section 21,
Further, a signal of the level being held is supplied to the switching circuit 24 according to a command from the control unit 21.
【0041】切り換え回路24は、制御部21の指令に
応じて、掃引信号回路発生回路20または記憶回路19
より出力された信号の中から1つの信号を選択して第2
D/A変換器15に供給する。The switching circuit 24 is responsive to a command from the control section 21 to generate the sweep signal circuit generation circuit 20 or the storage circuit 19.
Select one signal from the signals output by the second
It is supplied to the D / A converter 15.
【0042】[0042]
【0021】第2D/A変換器15は入力されたデジタ
ル信号をアナログ信号に変換し、第2LPF16に供給
する。The second D / A converter 15 converts the input digital signal into an analog signal and supplies it to the second LPF 16.
【0043】第2LPF16は、第2D/A変換器15
から供給される信号に対する位相補償を行い、得られた
位相補償信号を加算回路25に供給する。The second LPF 16 is the second D / A converter 15
The phase compensation is performed on the signal supplied from the above, and the obtained phase compensation signal is supplied to the adding circuit 25.
【0044】[0044]
【0022】加算回路25は、第1LPF14と第2L
PF16にて位相補償された2つの位相補償信号を加算
し、得られた加算値をVCO17に供給する。The adder circuit 25 includes a first LPF 14 and a second LF.
The two phase compensation signals phase-compensated by the PF 16 are added, and the obtained added value is supplied to the VCO 17.
【0045】VCO17は入力された加算値に対応した
発振周波数を有するクロック信号を発生し、これを位相
誤差検出回路6、周波数比較回路22、並びに図示しな
いデータ復調部、スピンドルモータ制御部の各々に供給
する。The VCO 17 generates a clock signal having an oscillation frequency corresponding to the input added value, and supplies the clock signal to the phase error detection circuit 6, the frequency comparison circuit 22, and the data demodulation section (not shown) and spindle motor control section. Supply.
【0046】[0046]
【0023】周波数比較回路22は基準周波数発生部2
6によって発生したクロック信号とVCO17によって
発生したクロック信号との周波数を比較し、両者が一致
したときに一致した旨を知らせる一致信号を制御部21
に供給する。The frequency comparison circuit 22 includes the reference frequency generator 2
6 compares the frequency of the clock signal generated by the VCO 17 with the frequency of the clock signal generated by the VCO 17, and when the two match, outputs a coincidence signal notifying that they coincide.
To supply.
【0047】以上が各部の動作概要である。The above is the outline of the operation of each unit.
【0048】[0048]
【0024】次に、図1のブロックで構成された記録情
報再生装置におけるクロック抽出回路の具体的な動作を
説明する。Next, the specific operation of the clock extraction circuit in the recorded information reproducing apparatus constructed by the blocks of FIG. 1 will be described.
【0049】[0049]
【0025】1)AFC動作モード AFC動作モードは、従来、手調整によって行われてい
たVCOの発振周波数の調整を再生装置側にて自動的に
行うために、本実施例にて新たに設けられたモードであ
る。 1) AFC operation mode The AFC operation mode is newly provided in the present embodiment in order to automatically adjust the oscillation frequency of the VCO, which was conventionally manually adjusted, on the reproducing apparatus side. It is a mode.
【0050】AFC動作モ−ドは、例えば再生装置の電
源の立ち上げ時などの所定の条件が満たされた時に行わ
れる。The AFC operation mode is performed when a predetermined condition is satisfied, for example, when the power source of the reproducing apparatus is turned on.
【0051】[0051]
【0026】以下にAFC動作モードについて詳述す
る。The AFC operation mode will be described in detail below.
【0052】まず、制御部21は、切り換え回路23を
センター値発生回路18側に、切り換え回路24を掃引
信号発生回路20側に各々接続することでモードの初期
設定を行う。First, the controller 21 connects the switching circuit 23 to the center value generating circuit 18 side and the switching circuit 24 to the sweep signal generating circuit 20 side to initialize the mode.
【0053】[0053]
【0027】次に、制御部21はセンター値発生回路1
8を制御し、センター値(位相誤差が無い状態のときの
信号値)を発生させる。Next, the control unit 21 controls the center value generation circuit 1
8 is controlled to generate a center value (a signal value when there is no phase error).
【0054】センター値発生回路18より出力されたセ
ンター値は、切り換え回路23、第1D/A変換器1
3、第1LPF14を介して加算回路25に供給され
る。The center value output from the center value generation circuit 18 is used as the switching circuit 23 and the first D / A converter 1.
3 and is supplied to the adder circuit 25 via the first LPF 14.
【0055】これにより、図10のFRを発振させるた
めの理想的なVCOの入力条件が整うことになる。As a result, the ideal VCO input conditions for oscillating the FR shown in FIG. 10 are satisfied.
【0056】[0056]
【0028】次に、制御部21は掃引信号発生回路20
を制御し、例えば三角波状の掃引信号に対応するデジタ
ル値を発生させる。Next, the control unit 21 controls the sweep signal generation circuit 20.
To generate a digital value corresponding to, for example, a triangular-wave sweep signal.
【0057】掃引信号発生回路20から発生された掃引
信号は、第2切り換え回路24、第2D/A変換器1
5、第2LPF16を介して同じく加算回路25に供給
される。The sweep signal generated from the sweep signal generating circuit 20 is used as the second switching circuit 24 and the second D / A converter 1.
5, and is also supplied to the adder circuit 25 via the second LPF 16.
【0058】加算回路25は、入力されたセンター値と
掃引信号とを加算し、得られた加算値をVCO17に供
給する。The adder circuit 25 adds the input center value and the sweep signal, and supplies the obtained added value to the VCO 17.
【0059】[0059]
【0029】なお、掃引信号はVCOの発振周波数を補
正するための信号であるので、センター値と掃引信号の
加算値をVCOに入力したときの出力が、自走周波数F
0を中心に正負方向に可変するようにレベル設定が成さ
れている。Since the sweep signal is a signal for correcting the oscillation frequency of the VCO, the output when the added value of the center value and the sweep signal is input to the VCO is the free-running frequency F.
The level is set so as to be variable in positive and negative directions with 0 as the center.
【0060】VCO17は入力された加算値に対応した
クロック信号を発生し、位相誤差検出回路6、周波数比
較回路22、並びに図示しないデータ復調部、スピンド
ルモータ制御部に供給する。The VCO 17 generates a clock signal corresponding to the input added value and supplies it to the phase error detection circuit 6, the frequency comparison circuit 22, the data demodulation section, and the spindle motor control section (not shown).
【0061】[0061]
【0030】周波数比較回路22は、VCO17が発生
したクロックの周波数と、基準周波数発生部26の周波
数とが一致する点を検出し、一致したことを示す一致信
号を制御部21に供給する。The frequency comparison circuit 22 detects a point where the frequency of the clock generated by the VCO 17 and the frequency of the reference frequency generation section 26 match, and supplies a matching signal indicating the match to the control section 21.
【0062】制御部21は、一致信号が供給されたこと
を検出し、一致点に対応する掃引信号レベルをVCO1
7の補正値として記憶回路19に保持するように指令す
る。The control unit 21 detects that the coincidence signal is supplied, and sets the sweep signal level corresponding to the coincidence point to VCO1.
The storage circuit 19 is instructed to hold the correction value of 7.
【0063】即ち、基準周波数発生部26の周波数と一
致したときの掃引信号のレベルが、VCO17の補正値
として記憶されることになる。That is, the level of the sweep signal when it matches the frequency of the reference frequency generator 26 is stored as the correction value of the VCO 17.
【0064】[0064]
【0031】以上の一連の処理によって、再生装置側に
て、位相誤差が無い状態でのVCO17の周波数をリフ
ァレンス周波数に一致させるための補正値を確定するこ
とができる。By the series of processes described above, the correction value for making the frequency of the VCO 17 in the state where there is no phase error coincide with the reference frequency can be determined on the reproducing device side.
【0065】[0065]
【0032】2)APC動作モード 次に、前述のAFCモードにて確定されたVCO17の
補正値を用いたPLLループの処理(APC動作モー
ド)について詳細に説明する。 2) APC Operation Mode Next, the PLL loop processing (APC operation mode) using the correction value of the VCO 17 determined in the AFC mode described above will be described in detail.
【0066】まず、制御部21は、周波数比較回路22
が一致信号を発生したことを検出し、切り換え回路23
の入力を位相誤差検出回路6側に、さらに、切り換え回
路24の入力を記憶回路19側に切り換える。First, the control section 21 controls the frequency comparison circuit 22.
Detects that a match signal has been generated by the switch circuit 23.
Is switched to the phase error detection circuit 6 side, and further, the input of the switching circuit 24 is switched to the storage circuit 19 side.
【0067】[0067]
【0033】切り換え回路23が位相誤差検出回路6側
に切り換えられることで、位相誤差検出回路6、第1D
/A変換器13、第1LPF14、VCO17から成る
PLLループが形成される。By switching the switching circuit 23 to the phase error detection circuit 6 side, the phase error detection circuit 6 and the first D
A PLL loop including the / A converter 13, the first LPF 14, and the VCO 17 is formed.
【0068】また、切り換え回路24が記憶回路19に
切り換えられることで、記憶回路19に記憶されている
VCO17の補正値が加算回路25に常に加算されるよ
うになる。Further, since the switching circuit 24 is switched to the storage circuit 19, the correction value of the VCO 17 stored in the storage circuit 19 is always added to the addition circuit 25.
【0069】つまり、常にかかる補正値を加算回路25
に加算することで、位相誤差が無い状態、即ちロック状
態の時に、VCO17がリファレンス周波数にて発振す
ることが可能となるのである。That is, the correction value which is always applied is added by the addition circuit 25.
Therefore, the VCO 17 can oscillate at the reference frequency when there is no phase error, that is, in the locked state.
【0070】[0070]
【0034】この一連の動作を図2を使って説明する。This series of operations will be described with reference to FIG.
【0071】図2はVCO17に供給される位相誤差信
号レベルVとVCO17から出力されるクロック周波数
Fとの関係を示したものである。FRはリファレンス周
波数を、F0はVCO17の補正を加えない場合の自走
周波数を示す。FIG. 2 shows the relationship between the phase error signal level V supplied to the VCO 17 and the clock frequency F output from the VCO 17. FR indicates the reference frequency, and F0 indicates the free-running frequency when the VCO 17 is not corrected.
【0072】即ち、VCO17の入力をロック状態(図
2の場合はV0)にしたときに補正を加えない状態での
VCO17が発振する周波数をF0として考える。That is, the frequency oscillated by the VCO 17 when no correction is applied when the input of the VCO 17 is locked (V0 in the case of FIG. 2) is considered as F0.
【0073】[0073]
【0035】この状態でVCO17にV1からV2まで
可変する掃引信号を入力すると、VCO17から出力さ
れるクロックの周波数は、図2のF1からF2に可変可
能となる。掃引中に、周波数比較回路22はVCO17
から発生されるクロックの周波数がリファレンス周波数
FRに一致する点Aを検出し、そのときの掃引信号値V
3を補正値として記憶回路19に記憶する。In this state, when a sweep signal that varies from V1 to V2 is input to the VCO 17, the frequency of the clock output from the VCO 17 can be varied from F1 to F2 in FIG. During the sweep, the frequency comparison circuit 22 changes the VCO 17
The point A at which the frequency of the clock generated from the reference frequency FR matches the reference frequency FR, and the sweep signal value V at that time is detected
3 is stored in the storage circuit 19 as a correction value.
【0074】よって、常に位相誤差検出回路6が出力す
る位相誤差信号に補正値V3を加算することにより、V
CO17が発振する周波数の調整を自動化することが可
能となる。Therefore, by always adding the correction value V3 to the phase error signal output from the phase error detection circuit 6, V
It becomes possible to automatically adjust the frequency at which the CO 17 oscillates.
【0075】[0075]
【0036】次に、APCモードにおける各部の動作を
図3のタイムチャートで説明する。Next, the operation of each part in the APC mode will be described with reference to the time chart of FIG.
【0076】なお、ここでは図2に示すように、既に補
正値V3が確定されていて、また、センター値はV0で
あるものとする。Here, as shown in FIG. 2, it is assumed that the correction value V3 has already been determined and the center value is V0.
【0077】位相誤差検出回路6より出力された位相誤
差信号は図3(1)に示すように、第1D/A変換器1
3、第1LPF14にて所定のタイミングで第1アナロ
グ電圧値に変換される。The phase error signal output from the phase error detection circuit 6 is the first D / A converter 1 as shown in FIG.
3. The first LPF 14 converts the first analog voltage value at a predetermined timing.
【0078】[0078]
【0037】一方、記憶回路19から出力された補正値
データV3は、図3(2)に示すように第2D/A変換
器15、第2LPF16にて第2アナログ電圧値に変換
される。On the other hand, the correction value data V3 output from the storage circuit 19 is converted into a second analog voltage value by the second D / A converter 15 and the second LPF 16 as shown in FIG. 3 (2).
【0079】第1、第2LPFの出力は加算回路25に
て加算され、図3(3)に示すようなVCO17の駆動
電圧値が決定される。The outputs of the first and second LPFs are added by the adder circuit 25 to determine the drive voltage value of the VCO 17 as shown in FIG. 3 (3).
【0080】[0080]
【0038】VCO17の発振クロックは再び位相誤差
検出回路6にフィードバックされ、かかるPLLループ
にて、常に発振クロック周波数が入力信号に追従するよ
うに周波数FRを中心として連続的に制御される。The oscillation clock of the VCO 17 is fed back to the phase error detection circuit 6 again, and in this PLL loop, the oscillation clock frequency is continuously controlled around the frequency FR so that the oscillation clock frequency always follows the input signal.
【0081】以上の説明のように、AFCモードにてV
COの補正値が確定され、APCモードにて、補正され
たVCOの発振周波数FRを中心とし、且つ位相誤差信
号に対応したクロック信号をVCOが発振するように連
続的に制御される。As described above, in the AFC mode, V
The correction value of CO is determined, and in the APC mode, the VCO is continuously controlled so that the VCO oscillates a clock signal centered on the corrected oscillation frequency FR of the VCO and corresponding to the phase error signal.
【0082】[0082]
【0039】よって、従来必要とされていたVCOの自
走周波数の調整が自動化される。Therefore, the adjustment of the free-running frequency of the VCO, which has been conventionally required, can be automated.
【0083】しかし、第1実施例の構成では、VCOの
発振特性自体を補正しているのではなく、VCOの入力
信号にオフセットをかけることによって補正しているの
で、補正後のVCOの発振周波数FRがVCOの可変範
囲の中心に位置せず、図2に示すようにFRを中心とし
た周波数上下の許容範囲F3、F4が等しくはならな
い。However, in the configuration of the first embodiment, the oscillation characteristic of the VCO itself is not corrected but is corrected by applying an offset to the input signal of the VCO. Therefore, the oscillation frequency of the VCO after correction is corrected. FR is not located at the center of the variable range of the VCO, and the allowable ranges F3 and F4 above and below the frequency centering on FR are not equal, as shown in FIG.
【0084】[0084]
【0040】図2を例として説明すると、補正後の自走
周波数FRより低い周波数の可変範囲F3が高い周波数
の可変範囲F4より狭くなっている。Explaining FIG. 2 as an example, the variable range F3 having a frequency lower than the corrected free-running frequency FR is narrower than the variable range F4 having a high frequency.
【0085】よって、例えばF3が非常に狭い(F4が
広い)場合に、PLLがロックしている状態(FR)か
ら少しでも周波数が低い状態へ(F1方向)移るとVC
O17が追従しきれないという問題が生じる。Therefore, for example, when F3 is very narrow (F4 is wide), when the state in which the PLL is locked (FR) shifts to a state in which the frequency is low (in the F1 direction), VC
There is a problem that O17 cannot follow up.
【0086】[0086]
【0041】図4はこの問題点をも解決した本発明にお
ける請求項1及び請求項2に対応した第2実施例のブロ
ック図である。同図中図1と同一部分には同一符号を付
し、その説明を省略する。FIG. 4 is a block diagram of a second embodiment corresponding to claim 1 and claim 2 in the present invention which solves this problem. In the figure, those parts which are the same as those corresponding parts in FIG. 1 are designated by the same reference numerals, and a description thereof will be omitted.
【0087】第2実施例では、第1実施例で用いられて
いた加算回路を排し、位相誤差信号と補正値とを各々独
立してVCOに供給し、補正後の自走周波数を中心とし
たVCOの可変範囲を均等に設定することができるよう
に構成されている。In the second embodiment, the adder circuit used in the first embodiment is eliminated, the phase error signal and the correction value are independently supplied to the VCO, and the corrected free-running frequency is used as the center. The variable range of the VCO can be set uniformly.
【0088】[0088]
【0042】VCO27は、図5に示すように構成さ
れ、位相誤差信号が入力される第1の入力と、VCOの
補正値が入力されることでVCOの発振特性自体を可変
とするための第2の入力とを有しており、両入力には各
々電圧制御容量素子32、33が接続されている。The VCO 27 is constructed as shown in FIG. 5, and has a first input for inputting a phase error signal and a first input for inputting a correction value of the VCO to make the oscillation characteristic itself of the VCO variable. It has two inputs, and voltage-controlled capacitance elements 32 and 33 are connected to both inputs, respectively.
【0089】[0089]
【0043】次に第2実施例の具体的な動作につき説明
する。Next, the specific operation of the second embodiment will be described.
【0090】まず、第1実施例と同様にAFCモードが
実行される。しかし、第1実施例とは異なり、掃引信号
がセンター値と加算されず、VCO27の第2の入力に
入力される。したがって、VCO27の発振特性自体を
調整できることになるので、位相誤差信号とは独立した
VCO27の調整が可能となる。First, the AFC mode is executed as in the first embodiment. However, unlike the first embodiment, the sweep signal is not added to the center value and is input to the second input of the VCO 27. Therefore, since the oscillation characteristic of the VCO 27 itself can be adjusted, the VCO 27 can be adjusted independently of the phase error signal.
【0091】[0091]
【0044】次に、周波数比較回路22にてリファレン
ス周波数FRにVCOの自走周波数が到達した時にその
ときの掃引信号レベルが記憶回路19に記憶される。Next, when the free-running frequency of the VCO reaches the reference frequency FR in the frequency comparison circuit 22, the sweep signal level at that time is stored in the storage circuit 19.
【0092】以上のAFCモードを経てAPCモードに
移行した時には、VCOの第2の入力には記憶している
補正値が常に入力されているので、このときのVCOの
発振クロックは、自走周波数FRを中心とする周波数上
下の可変範囲が均等な特性になる。Since the stored correction value is always input to the second input of the VCO when the mode shifts to the APC mode through the above AFC mode, the oscillation clock of the VCO at this time is the free-running frequency. The variable range above and below the frequency centering on FR has uniform characteristics.
【0093】[0093]
【0045】よってAPCモードでは、AFCモードに
て調整されたVCOの発振特性において入力信号に追従
すべく、位相誤差検出回路6、第1D/A変換器13、
第1LPF14、VCO27で形成されたPLLループ
により、VCO27の発振クロックが調節されることに
なる。Therefore, in the APC mode, the phase error detection circuit 6, the first D / A converter 13, and the first D / A converter 13, in order to follow the input signal in the oscillation characteristics of the VCO adjusted in the AFC mode,
The oscillation clock of the VCO 27 is adjusted by the PLL loop formed by the first LPF 14 and the VCO 27.
【0094】[0094]
【0046】図6は第2実施例におけるVCO27の発
振周波数FとVCO27の第1の入力電圧Vとの関係を
示したものである。図中実線はVCO27の第2入力に
補正値を入力しない場合の特性を示し、破線はAFCモ
ードにて確定された補正値をVCO27の第2の入力に
供給している時の特性を示している。FIG. 6 shows the relationship between the oscillation frequency F of the VCO 27 and the first input voltage V of the VCO 27 in the second embodiment. In the figure, the solid line shows the characteristic when the correction value is not input to the second input of the VCO 27, and the broken line shows the characteristic when the correction value determined in the AFC mode is being supplied to the second input of the VCO 27. There is.
【0095】[0095]
【0047】VCO27の第2の入力はVCO27の発
振特性自体を微調整するものであり、この入力レベルを
周波数比較回路22の比較に基づき、所望の周波数特性
となるように調整することにより、図6の実線で示され
る初期特性を周波数軸方向に平行に移動させることがで
きる。The second input of the VCO 27 finely adjusts the oscillation characteristic itself of the VCO 27, and the input level is adjusted based on the comparison of the frequency comparison circuit 22 so as to obtain a desired frequency characteristic. It is possible to move the initial characteristic indicated by the solid line 6 in parallel with the frequency axis direction.
【0096】第2実施例の場合は、実線で示された特性
を矢印方向へ平行移動させることにより、破線で示され
た特性にすることができる。In the case of the second embodiment, it is possible to obtain the characteristic shown by the broken line by translating the characteristic shown by the solid line in the arrow direction.
【0097】よって、APCモードに移行した際に、A
FCモードで確定された補正値を常に入力するように制
御することにより、VCO27の発振特性をリファレン
ス周波数FRを中心とする図6に示す破線の特性とする
ことができる。Therefore, when the APC mode is entered, A
By controlling so as to always input the correction value determined in the FC mode, the oscillation characteristic of the VCO 27 can be made to have the characteristic of the broken line shown in FIG. 6 centered on the reference frequency FR.
【0098】[0098]
【0048】したがってAPCモードにおいては、発振
周波数がFRを中心として入力信号に追従するように制
御がなされることになる。Therefore, in the APC mode, control is performed so that the oscillation frequency follows the input signal centering around FR.
【0099】以上の説明のように、第2実施例によれ
ば、VCOの発振特性自体を独立して補正可能としてい
るので、図6に示すようにF3=F4となり、PLLが
ロックしている場合の周波数FRを中心とした周波数上
下の可変範囲幅が等しくなる。As described above, according to the second embodiment, the oscillation characteristic of the VCO itself can be corrected independently, so that F3 = F4 as shown in FIG. 6 and the PLL is locked. In this case, the variable range widths above and below the frequency FR are equal.
【0100】したがって、PLLがロック状態からはず
れた時、周波数の上下方向いづれかに余裕がなくPLL
が追従できなくなる、という第1実施例の問題も解決す
ることができる。Therefore, when the PLL is released from the locked state, there is no margin in either the vertical direction of the frequency or the PLL.
It is possible to solve the problem of the first embodiment in which the following cannot be followed.
【0101】[0101]
【0049】次に本発明の第3実施例について説明す
る。第3実施例は、掃引信号発生回路20から発生され
た掃引信号の遅延によって生じる問題をさらに解決しよ
うとするものである。Next, a third embodiment of the present invention will be described. The third embodiment is intended to further solve the problem caused by the delay of the sweep signal generated by the sweep signal generation circuit 20.
【0102】[0102]
【0050】まず、掃引信号の遅延について図7を用い
て説明する。First, the delay of the sweep signal will be described with reference to FIG.
【0103】第1実施例を例にとると、掃引信号発生回
路20から出力される掃引信号は図7の実線のようにな
る。しかしかかる掃引信号が第1LPF14を通過して
VCO27に供給されるときは、ループフィルタの特性
上、破線で示す波形のようになり、もとの波形(実線)
に対して遅延を持ってしまう。特に三角波の頂点付近
(A)では、ループフィルタを構成するオペアンプの性
能による遅延が顕著となってしまう。Taking the first embodiment as an example, the sweep signal output from the sweep signal generating circuit 20 is as shown by the solid line in FIG. However, when such a sweep signal passes through the first LPF 14 and is supplied to the VCO 27, due to the characteristics of the loop filter, the waveform becomes as shown by the broken line, and the original waveform (solid line)
Will have a delay against. Particularly, in the vicinity (A) of the apex of the triangular wave, the delay due to the performance of the operational amplifier forming the loop filter becomes significant.
【0104】[0104]
【0051】したがって、前述したAFCモードにおい
て、リファレンス周波数とVCO17の周波数が一致す
る点を検出し補正値として記憶回路に記憶したとして
も、上記の遅延量を考慮に入れていないと正確な補正値
をVCOに供給できないという不都合が生じる。Therefore, in the above-mentioned AFC mode, even if the point where the reference frequency and the frequency of the VCO 17 are coincident with each other is detected and stored in the memory circuit as a correction value, the correct correction value must be taken into consideration unless the above delay amount is taken into consideration. Is not supplied to the VCO.
【0105】図7を例にとり説明すると、一致検出され
たときのVCOの入力レベルをV2とすると、そのとき
に記憶されるレベル値はV3となり、誤差が生じること
になる。With reference to FIG. 7 as an example, if the input level of the VCO when a match is detected is V2, the level value stored at that time is V3, which causes an error.
【0106】[0106]
【0052】次に、図8にてこの問題点を解決した本発
明の請求項1、請求項2、及び請求項3に対応した第3
実施例のブロック図を示す。同図中図1、図4と同一部
分には同一符号を付し、その説明を省略する。Next, referring to FIG. 8, a third method corresponding to claims 1, 2, and 3 of the present invention which has solved this problem.
FIG. 2 shows a block diagram of an embodiment. 4, those parts which are the same as those corresponding parts in FIGS. 1 and 4 are designated by the same reference numerals, and a description thereof will be omitted.
【0107】図8においては第1、第2実施例と異な
り、記憶手段28はAFCモードにおいて周波数の一致
が検出されたときの掃引信号レベルを記憶するための複
数の記憶領域から構成され、周波数一致したときの掃引
信号レベルを記憶するための記憶領域は、制御部31の
制御により切り換え回路30にて選択される。In FIG. 8, unlike the first and second embodiments, the storage means 28 is composed of a plurality of storage areas for storing the sweep signal level when the frequency coincidence is detected in the AFC mode. The storage area for storing the sweep signal level when they match is selected by the switching circuit 30 under the control of the control unit 31.
【0108】[0108]
【0053】かかる記憶手段28に記憶された複数の補
正値は、平均値計算手段29によりその平均値が計算さ
れ、得られた平均値は切り換え回路24に供給される。The average values of the plurality of correction values stored in the storage means 28 are calculated by the average value calculation means 29, and the obtained average values are supplied to the switching circuit 24.
【0109】切り換え回路24は、制御部31の指令に
より平均値出力または掃引信号出力のいずれかを選択す
る。The switching circuit 24 selects either the average value output or the sweep signal output according to a command from the control unit 31.
【0110】[0110]
【0054】次に、第3実施例の動作を詳細に説明す
る。Next, the operation of the third embodiment will be described in detail.
【0111】はじめに、第1、第2実施例と同様にAF
Cモードが選択され、基準周波数発生部26の周波数と
掃引信号に応じて出力されたVCO17のクロック周波
数との一致点が、周波数比較回路22により検出され
る。First, as in the first and second embodiments, AF is performed.
The C mode is selected, and the coincidence point between the frequency of the reference frequency generator 26 and the clock frequency of the VCO 17 output according to the sweep signal is detected by the frequency comparison circuit 22.
【0112】第3実施例では、AFCモードにおいては
この一致点の検出は複数回行われ、検出された補正デー
タは切り換え回路30にて指定された記憶手段28の所
定の領域に順次記憶される。In the third embodiment, the coincidence point is detected a plurality of times in the AFC mode, and the detected correction data is sequentially stored in a predetermined area of the storage means 28 designated by the switching circuit 30. .
【0113】[0113]
【0055】さらに、記憶された複数の補正データは、
平均値計算手段29によりその平均値が計算される。Further, the plurality of stored correction data are
The average value calculation means 29 calculates the average value.
【0114】平均値計算手段29により求められた平均
値は、前述の第1、第2実施例と同様に第2D/A変換
器15、第2LPF16を介してVCO17に補正値と
して入力される。The average value calculated by the average value calculating means 29 is input as a correction value to the VCO 17 via the second D / A converter 15 and the second LPF 16 as in the first and second embodiments.
【0115】よって、APCモードへ移行した際には、
第1D/A変換器13、第1LPF14を介して入力さ
れる位相誤差信号と補正値により、VCO17の発振周
波数が入力信号の周波数へ追従する動作が開始される。Therefore, when shifting to the APC mode,
An operation in which the oscillation frequency of the VCO 17 follows the frequency of the input signal is started by the phase error signal and the correction value input via the first D / A converter 13 and the first LPF 14.
【0116】[0116]
【0056】以上が第3実施例の動作である。The above is the operation of the third embodiment.
【0117】次に図7を用いて、記憶手段28に取り込
む複数の補正データについて説明する。Next, referring to FIG. 7, a plurality of correction data stored in the storage means 28 will be described.
【0118】図7において真の一致レベルをV7と仮定
すると、VCO17に入力される掃引信号は破線で示し
たように遅延するので、実際に周波数比較回路22にて
検出される一致レベルはV5、V6となり、これらの検
出値が記憶手段に記憶される。V5は掃引信号が増加系
列にあるときに検出された信号レベルを、V6は掃引信
号が減少系列にあるときに検出された信号レベルをそれ
ぞれ表わす。Assuming that the true match level is V7 in FIG. 7, the sweep signal input to the VCO 17 is delayed as shown by the broken line, so that the match level actually detected by the frequency comparison circuit 22 is V5, V6 is reached, and these detected values are stored in the storage means. V5 represents the signal level detected when the sweep signal is in the increasing series, and V6 represents the signal level detected when the sweep signal is in the decreasing series.
【0119】両方の系列で得られたV5、V6の平均値
を演算することで、より真の補正値V7に近い値を求め
ることができる。By calculating the average value of V5 and V6 obtained in both series, a value closer to the true correction value V7 can be obtained.
【0120】[0120]
【0057】以上述べた第3実施例によれば、AFCル
ープ内に存在する遅延素子の影響を小さくすることがで
き、AFCモードにおいて、リファレンス周波数とVC
Oの周波数との一致点において記憶される掃引信号値が
遅延により誤差をもったとしても、掃引信号の増加系列
と減少系列の両系列で検出された一致点に対応した掃引
信号レベルの平均値をVCOへの補正値とすることによ
り、AFCモードにより確定された補正値の誤差を軽減
できる。According to the third embodiment described above, the influence of the delay element existing in the AFC loop can be reduced, and the reference frequency and the VC can be reduced in the AFC mode.
Even if the sweep signal value stored at the coincidence point with the O frequency has an error due to delay, the average value of the sweep signal levels corresponding to the coincidence points detected in both the increasing series and the decreasing series of the sweep signal. Is used as the correction value for the VCO, it is possible to reduce the error of the correction value determined by the AFC mode.
【0121】特に、掃引信号波形の頂点付近のように誤
差が著しいときは顕著な効果を奏する。なお、第3実施
例は第1実施例を応用したものであるが第2実施例に応
用しても同様な効果が得られるのは勿論である。In particular, when the error is significant such as near the apex of the sweep signal waveform, a remarkable effect is obtained. Although the third embodiment is an application of the first embodiment, it goes without saying that the same effect can be obtained by applying it to the second embodiment.
【0122】[0122]
【0058】なお、第1、第2実施例いずれにおいて
も、AFCループ内とAPCループ内に1つずつD/A
変換器が設けられているが、各ループ内のD/A変換器
の変換精度は各ループの特性に対応して最適に設定する
ことが望ましいことは言うまでも無い。In each of the first and second embodiments, one D / A is provided in each of the AFC loop and the APC loop.
Although a converter is provided, it goes without saying that it is desirable to set the conversion accuracy of the D / A converter in each loop to an optimum value in accordance with the characteristics of each loop.
【0123】[0123]
【0059】即ち、AFCループ内のD/A変換器では
変換精度を低くとりすぎると補正値自体の信頼性が低く
なるが、APCループ内のD/A変換器では変換精度を
高くとりすぎるとPLLループ内での遅延量が大きくな
りループが安定して動作しにくくなってしまうのであ
る。That is, if the D / A converter in the AFC loop takes too low a conversion accuracy, the reliability of the correction value itself becomes low, but if the D / A converter in the APC loop takes too high a conversion accuracy. The amount of delay in the PLL loop becomes large and the loop becomes difficult to operate stably.
【0124】よって、各ループの特性に最適の変換精度
を設定することが望ましい。Therefore, it is desirable to set the optimum conversion accuracy for the characteristics of each loop.
【0125】[0125]
【0060】以上の如く、本発明の請求項1によるクロ
ック抽出回路においては、本来の動作モ−ドであるVC
Oの位相の調整を行うAPCループに加えて、VCOの
自走周波数を調整するAFCループを備えているので、
VCOの自走周波数を自動補正することができる。As described above, in the clock extraction circuit according to the first aspect of the present invention, the VC which is the original operation mode is used.
In addition to the APC loop that adjusts the phase of O, it also has the AFC loop that adjusts the free-running frequency of the VCO.
It is possible to automatically correct the free-running frequency of the VCO.
【0126】したがって、従来は手操作で行っていたV
COの自走周波数調整を自動化することができ、手調整
による調整のばらつきの防止、コスト削減を実現するこ
とができる。Therefore, V which was conventionally manually operated
It is possible to automate the free-running frequency adjustment of CO, prevent variations in adjustment due to manual adjustment, and realize cost reduction.
【0127】また、本発明のAFC動作モードは再生装
置の電源の立ち上がり時などの所定の条件が満たされる
度に行われるので、経年変化や使用環境などの変化の影
響によりVCOの補正値が変化した場合でも、再生装置
を使用する度に自動補正されるので有効である。Further, since the AFC operation mode of the present invention is performed every time a predetermined condition such as when the power source of the reproducing apparatus is turned on is satisfied, the correction value of the VCO changes due to the influence of aging or changes in the operating environment. Even if it does, it is effective because it is automatically corrected every time the playback device is used.
【0128】[0128]
【0061】さらに、本発明の請求項2によるクロック
抽出回路においては、前記AFCループがVCOの周波
数特性自体を調節する機能を有しているので、調整後の
自走周波数が周波数の可変範囲の中心になるように調節
される。Further, in the clock extraction circuit according to claim 2 of the present invention, since the AFC loop has a function of adjusting the frequency characteristic itself of the VCO, the adjusted free-running frequency is within the variable range of the frequency. Adjusted to be centered.
【0129】したがって、PLLロック点の周波数の上
下いづれかに余裕がなく、VCOが追従できなくなる、
という問題を解決することができる。Therefore, there is no margin in the frequency above and below the PLL lock point, and the VCO cannot follow.
Problem can be solved.
【0130】[0130]
【0062】さらに、本発明の請求項3によるクロック
抽出回路においては、前記AFCループにおけるリファ
レンス周波数とVCO周波数との一致点に対応する掃引
信号値を複数個求めて、その平均値をVCOへの補正値
とする。Further, in the clock extraction circuit according to claim 3 of the present invention, a plurality of sweep signal values corresponding to the coincidence point of the reference frequency and the VCO frequency in the AFC loop are obtained, and the average value thereof is sent to the VCO. Use as a correction value.
【0131】したがって、掃引信号の遅延による周波数
一致点の検出精度が改善できる。特に、誤差が著しい掃
引信号の頂点においては顕著な効果を奏する。Therefore, the accuracy of detecting the frequency coincidence point due to the delay of the sweep signal can be improved. In particular, a remarkable effect is obtained at the peak of the sweep signal having a significant error.
【図1】本発明の第1実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of a first exemplary embodiment of the present invention.
【図2】VCO17の動作例を示す図である。FIG. 2 is a diagram showing an operation example of a VCO 17.
【図3】加算回路25の動作例を示す図である。FIG. 3 is a diagram illustrating an operation example of an adder circuit 25.
【図4】本発明の第2実施例の構成を示す図である。FIG. 4 is a diagram showing a configuration of a second exemplary embodiment of the present invention.
【図5】VCO27の回路構成の一例を示す図である。FIG. 5 is a diagram showing an example of a circuit configuration of a VCO 27.
【図6】VCO27の動作例を示す図である。FIG. 6 is a diagram showing an operation example of a VCO 27.
【図7】掃引信号発生回路20の動作例を示す図であ
る。FIG. 7 is a diagram showing an operation example of the sweep signal generation circuit 20.
【図8】本発明の第3実施例の構成を示す図である。FIG. 8 is a diagram showing a configuration of a third exemplary embodiment of the present invention.
【図9】従来の記録情報再生装置の構成を示す図であ
る。FIG. 9 is a diagram showing a configuration of a conventional recorded information reproducing apparatus.
【図10】VCO9の動作例を示す図である。FIG. 10 is a diagram showing an operation example of a VCO 9.
1…ピックアップ 2…スピンドルモータ 3…記録媒体 4…ヘッドアンプ 5…A/D変換器 6…位相誤差検出回路 7,13,15…D/A変換器 8,14,16…ローパスフィルター 9,17,27…VCO 10…PLL回路 11…データ復調部 12…スピンドルモータ制御部 18…センター値発生回路 19…記憶回路 20…掃引信号発生回路 21,31…制御部 22…周波数比較回路、 23,24,30…切り換え回路 25…加算回路 26…基準周波数発生部、 28…記憶手段 29…平均値計算手段 32,33…電圧制御容量素子 1 ... Pickup 2 ... Spindle motor 3 ... Recording medium 4 ... Head amplifier 5 ... A / D converter 6 ... Phase error detection circuit 7, 13, 15 ... D / A converter 8, 14, 16 ... Low-pass filter 9, 17 , 27 ... VCO 10 ... PLL circuit 11 ... Data demodulation unit 12 ... Spindle motor control unit 18 ... Center value generation circuit 19 ... Storage circuit 20 ... Sweep signal generation circuit 21, 31 ... Control unit 22 ... Frequency comparison circuit, 23, 24 , 30 ... Switching circuit 25 ... Addition circuit 26 ... Reference frequency generation unit, 28 ... Storage means 29 ... Average value calculation means 32, 33 ... Voltage controlled capacitance element
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成8年12月19日[Submission date] December 19, 1996
【手続補正1】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の詳細な説明[Correction target item name] Detailed description of the invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は、記録情報再生装置など
におけるクロック抽出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock extraction circuit in a recorded information reproducing device or the like.
【0002】[0002]
【従来の技術】CDなどの記録情報再生装置において、
スピンドルモータを制御したり、記録情報を読み取るタ
イミングをとったりするために、ピックアップ等から読
み取った再生信号に基づいて抽出した再生クロック信号
を使用しているが、従来、この再生クロック信号を得る
ためにPLL回路が用いられている。図9は、かかるP
LL回路を備えた記録情報再生装置の構成を示す図であ
る。図9において、ピックアップ1は、スピンドルモー
タ2にて回転駆動せしめられる記録媒体3に記録されて
いる記録情報を読み取り、読み取り信号をヘッドアンプ
4に供給する。2. Description of the Related Art In a recorded information reproducing apparatus such as a CD,
A reproduction clock signal extracted based on a reproduction signal read from a pickup or the like is used to control a spindle motor or to set a timing for reading recorded information. A PLL circuit is used. FIG. 9 shows such P
It is a figure which shows the structure of the recording information reproducing | regenerating apparatus provided with the LL circuit. In FIG. 9, the pickup 1 reads the recording information recorded on the recording medium 3 which is rotationally driven by the spindle motor 2, and supplies a read signal to the head amplifier 4.
【0003】ヘッドアンプ4は、供給された読み取り信
号を所望に増幅した後、増幅読み取り信号をA/D変換
器5に供給する。A/D変換器5は、上記増幅読み取り
信号を例えば8ビットのデータに離散化することによつ
て、この増幅読み取り信号のアナログ値をディジタル値
に変換する。A/D変換器5は、デジタル値に変換され
た上記増幅読み取り信号をPLL回路10、データ復調
部11の各々に供給する。The head amplifier 4 amplifies the supplied read signal as desired, and then supplies the amplified read signal to the A / D converter 5. The A / D converter 5 converts the analog value of the amplified read signal into a digital value by discretizing the amplified read signal into 8-bit data, for example. The A / D converter 5 supplies the amplified read signal converted into a digital value to each of the PLL circuit 10 and the data demodulation unit 11.
【0004】データ復調部11は、A/D変換器5から
供給されてくるデジタルデータを後述するPLL回路1
0より得られる再生クロック信号に基づき復調して復調
データを出力する。スピンドルモータ制御部12は、上
記再生クロック信号に基づきスピンドルモータ2の回転
を制御するスピンドルモータ制御信号を出力する。な
お、データ復調部11、スピンドルモータ制御部12の
具体的な構成についての説明は省略する。The data demodulation section 11 converts the digital data supplied from the A / D converter 5 into a PLL circuit 1 which will be described later.
It demodulates based on the reproduction clock signal obtained from 0 and outputs demodulated data. The spindle motor control unit 12 outputs a spindle motor control signal for controlling the rotation of the spindle motor 2 based on the reproduction clock signal. It should be noted that description of specific configurations of the data demodulation unit 11 and the spindle motor control unit 12 is omitted.
【0005】上記再生クロック信号の抽出は、デジタル
値に変換された上記増幅読み取り信号の立ち上がりと立
ち下がりのエッジのタイミングに位相同期することによ
り得ることができる。いわゆるセルフクロッキングと称
されている抽出法であり、位相誤差検出回路6、D/A
変換器7、ローパスフィルタ(以下、LPFと称する)
8、電圧制御発振器(以下、VCOと称する)9よりな
るPLL回路10にて構成される。なお以下の記述にお
いて、「D/A変換器」とはデジタル値をアナログ値に
変換するための広義の手段を表し、例えばPWM回路を
用いて構成することも可能である。The reproduction clock signal can be extracted by synchronizing in phase with the timing of the rising and falling edges of the amplified read signal converted into a digital value. This is a so-called self-clocking extraction method, and the phase error detection circuit 6, D / A
Converter 7, low-pass filter (hereinafter referred to as LPF)
8, a PLL circuit 10 including a voltage controlled oscillator (hereinafter, referred to as VCO) 9. In the following description, the "D / A converter" represents a means in a broad sense for converting a digital value into an analog value, and it can be configured using a PWM circuit, for example.
【0006】PLL回路10における位相誤差検出回路
6は、上記A/D変換器5から供給されてくるデジタル
値に基づいて上記読み取り信号に生じている位相誤差を
検出し、この検出した位相誤差に対応したデジタルの位
相誤差信号をD/A変換器7に供給する。D/A変換器
7は入力された位相誤差信号をアナログ信号に変換し、
LPF8に供給する。The phase error detection circuit 6 in the PLL circuit 10 detects the phase error occurring in the read signal based on the digital value supplied from the A / D converter 5, and uses the detected phase error as the detected phase error. The corresponding digital phase error signal is supplied to the D / A converter 7. The D / A converter 7 converts the input phase error signal into an analog signal,
Supply to LPF8.
【0007】LPF8は入力された位相誤差信号に対す
る位相補償を行い、得られた位相補償出力信号をVCO
9に供給する。VCO9は、LPF8によって位相補償
された上記位相補償出力信号に対応した発振周波数を有
するクロック信号を出力し、これを再生クロック信号と
して位相誤差検出回路6、データ復調部11、及びスピ
ンドルモータ制御部12に各々供給する。The LPF 8 performs phase compensation on the input phase error signal, and outputs the obtained phase compensation output signal to the VCO.
9. The VCO 9 outputs a clock signal having an oscillation frequency corresponding to the phase compensation output signal phase-compensated by the LPF 8, and uses this as a reproduction clock signal for the phase error detection circuit 6, the data demodulation unit 11, and the spindle motor control unit 12. Supply to each.
【0008】ここで、PLL回路10において、VCO
9に供給される直流電圧レベル(V)とVCO9から出
力されるクロックの周波数(F)との関係を図10に示
す。図10においては、位相誤差検出回路6が読み取り
信号に位相誤差がないと検出した場合はVCO9の入力
電圧値Vは0の値をとり、検出された位相誤差値に応じ
て正負の値をとると、仮定している。Here, in the PLL circuit 10, the VCO
FIG. 10 shows the relationship between the DC voltage level (V) supplied to the VCO 9 and the frequency (F) of the clock output from the VCO 9. In FIG. 10, when the phase error detection circuit 6 detects that the read signal has no phase error, the input voltage value V of the VCO 9 takes a value of 0 and takes a positive or negative value in accordance with the detected phase error value. I'm assuming.
【0009】理論的には、VCOの入力電圧値0おいて
出力される発振周波数(以下自走周波数と称する)は、
記録媒体を読み取るときの基準として設定されている周
波数(以下リファレンス周波数と称する)FRにて発振
されるべきである。しかし、実際には回路を構成してい
る素子のばらつきなどにより理想値よりずれた周波数、
例えばF0にて発振してしまう。図10ではFR−F0
だけ誤差を持っていることになる。Theoretically, the oscillation frequency (hereinafter referred to as the free-running frequency) output when the VCO input voltage value is 0 is
It should oscillate at a frequency (hereinafter referred to as a reference frequency) FR that is set as a reference when reading the recording medium. However, in reality, the frequency that deviates from the ideal value due to variations in the elements that make up the circuit,
For example, it oscillates at F0. In FIG. 10, FR-F0
Only have an error.
【0010】従来より、かかる誤差FR−F0を無くす
ために、VCO9を構成する可変コイルやトリマコンデ
ンサを人手によってマニュアル調整する方法が用いられ
ているが、調整の精度にも個人差があり、また人間が調
整するので結果的に生産コストの上昇につながるという
問題があった。Conventionally, in order to eliminate such an error FR-F0, a method of manually adjusting a variable coil and a trimmer capacitor forming the VCO 9 has been used manually, but there are individual differences in the accuracy of adjustment, and Since humans make adjustments, there is a problem in that production costs will rise as a result.
【0011】[0011]
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、PLL回路における
VCOの自走周波数の調整を自動化することにより、マ
ニュアル調整による調整の精度のばらつきの防止と生産
コストの削減を実現したクロック抽出回路を提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and by automating the adjustment of the free-running frequency of the VCO in the PLL circuit, the variation in the adjustment accuracy due to the manual adjustment can be prevented. An object of the present invention is to provide a clock extraction circuit that realizes prevention and reduction of production cost.
【0012】[0012]
【課題を解決するための手段】入力された読み取り信号
に生じている位相誤差を無くすように電圧制御発振器の
発振周波数を追従制御するPLL回路を含むクロック抽
出回路であって、信号レベルが所定範囲内で可変される
掃引信号を出力する掃引信号出力手段と、記憶手段と、
前記掃引信号出力手段と前記記憶手段のうちのいずれか
の出力を選択し、前記電圧制御発振器に供給するための
選択手段と、基準周波数発生手段と、前記電圧制御発振
器から出力される発振周波数と前記基準周波数発生手段
から出力される基準周波数とを比較し、周波数一致の判
定出力を生成する比較手段と、はじめに前記掃引信号を
前記電圧制御発振器に供給し、前記周波数一致の判定が
成されたときの掃引信号のレベル値を前記記憶手段に記
憶させ、次に記憶した掃引信号のレベル値を前記電圧制
御発振器に供給するように前記選択手段を制御する制御
手段とを有することを特徴とするクロック抽出回路。A clock extraction circuit including a PLL circuit for tracking and controlling an oscillation frequency of a voltage controlled oscillator so as to eliminate a phase error occurring in an input read signal, the signal level being within a predetermined range. A sweep signal output means for outputting a sweep signal that is varied within, a storage means,
Selection means for selecting any one of the sweep signal output means and the storage means and supplying it to the voltage controlled oscillator, a reference frequency generation means, and an oscillation frequency output from the voltage controlled oscillator. A comparison unit that compares the reference frequency output from the reference frequency generation unit and generates a frequency matching determination output, and first supplies the sweep signal to the voltage controlled oscillator, and the frequency matching determination is performed. And a control means for controlling the selecting means so that the level value of the sweep signal at that time is stored in the storage means, and the next stored level value of the sweep signal is supplied to the voltage controlled oscillator. Clock extraction circuit.
【0013】前記電圧制御発振器は、前記PLL回路を
構成する位相誤差検出器の出力信号が供給される第1の
電圧制御容量素子と、前記掃引信号または前記記憶手段
に記憶した掃引信号のレベル値が供給される第2の電圧
制御容量素子とを含むことを特徴とする請求項1記載の
クロック抽出回路。The voltage controlled oscillator includes a first voltage controlled capacitive element to which an output signal of a phase error detector forming the PLL circuit is supplied, and a level value of the sweep signal or the sweep signal stored in the storage means. 2. The clock extraction circuit according to claim 1, further comprising a second voltage controlled capacitive element to which is supplied.
【0014】前記記憶手段は、前記周波数一致判定がな
されたときの掃引信号のレベル値を複数記憶するための
記憶部と、前記複数のレベル値の平均レベルを計算する
計算手段からなり、計算された前記平均レベルを出力す
ることを特徴とする請求項1、請求項2記載のクロック
抽出回路。The storage means comprises a storage section for storing a plurality of level values of the sweep signal when the frequency coincidence determination is made, and a calculation means for calculating an average level of the plurality of level values. 3. The clock extraction circuit according to claim 1, wherein the average level is output.
【0015】[0015]
【実施例】以下、本発明の実施例について説明する。図
1は、本発明における請求項1に対応した第1実施例を
示す図である。第1実施例におけるクロック抽出回路
は、位相誤差検出回路6、第1D/A変換器13、第1
LPF14、第2D/A変換器15、第2LPF16、
VCO17、センター値発生回路18、記憶回路19、
掃引信号発生回路20、周波数比較回路22、第1切り
換え回路23、第2切り換え回路24、加算回路25、
基準周波数発生部26及び各部の制御を行う制御部21
から構成される。Embodiments of the present invention will be described below. FIG. 1 is a diagram showing a first embodiment corresponding to claim 1 in the present invention. The clock extraction circuit in the first embodiment includes a phase error detection circuit 6, a first D / A converter 13, a first
LPF 14, second D / A converter 15, second LPF 16,
VCO 17, center value generation circuit 18, storage circuit 19,
Sweep signal generation circuit 20, frequency comparison circuit 22, first switching circuit 23, second switching circuit 24, addition circuit 25,
Control unit 21 that controls the reference frequency generation unit 26 and each unit
Consists of
【0016】位相誤差検出回路6は、図9で示すA/D
変換器5から順次供給されてくるデジタル値に基づいて
読取り信号に生じている位相誤差を検出し、この位相誤
差に対応した位相誤差信号を第1切り換え回路23に供
給する。The phase error detection circuit 6 is an A / D shown in FIG.
The phase error occurring in the read signal is detected based on the digital values sequentially supplied from the converter 5, and the phase error signal corresponding to this phase error is supplied to the first switching circuit 23.
【0017】センター値発生回路18は、位相誤差がな
い状態(以下ロック状態と称する)のときの位相誤差検
出回路の出力値(以下センター値と称する)の信号を発
生して、切り換え回路23に供給する。The center value generation circuit 18 generates a signal of an output value (hereinafter referred to as a center value) of the phase error detection circuit when there is no phase error (hereinafter referred to as a locked state), and the switching circuit 23 is provided with the signal. Supply.
【0018】基準周波数発生部26は、クロック抽出回
路の動作の基準となる周波数を出力するもので、第1実
施例、及び後述する第2、第3実施例では前述のリファ
レンス周波数と同一に設定されているものとする。切り
換え回路23は制御部21の指令に応じて位相誤差出力
またはセンター値出力の中から1つの信号を選択して第
1D/A変換器13に供給する。The reference frequency generator 26 outputs a frequency that serves as a reference for the operation of the clock extraction circuit, and is set to be the same as the above-mentioned reference frequency in the first embodiment and the second and third embodiments described later. It has been done. The switching circuit 23 selects one signal from the phase error output or the center value output according to a command from the control unit 21 and supplies it to the first D / A converter 13.
【0019】第1D/A変換器13は選択された位相誤
差信号またはセンター値をアナログ信号に変換し、第1
LPF14に供給する。第1LPF14は第1D/A変
換器13から供給される信号に対する位相補償を行い、
得られた位相補償信号を加算回路25に供給する。掃引
信号発生回路20は、制御部21の指令により、例えば
三角波状の掃引信号を発生させ、切り換え回路24に供
給する。The first D / A converter 13 converts the selected phase error signal or center value into an analog signal,
Supply to the LPF 14. The first LPF 14 performs phase compensation on the signal supplied from the first D / A converter 13,
The obtained phase compensation signal is supplied to the adding circuit 25. The sweep signal generation circuit 20 generates a sweep signal having, for example, a triangular wave in accordance with a command from the control unit 21, and supplies the sweep signal to the switching circuit 24.
【0020】記憶回路19は、掃引信号発生回路20よ
り発生される信号レベルのうち、制御部21からの指令
があった時点の信号レベルを記憶データとして保持し、
さらに、制御部21の指令に応じて保持しているレベル
の信号を切り換え回路24に供給する。切り換え回路2
4は、制御部21の指令に応じて、掃引信号回路発生回
路20または記憶回路19より出力された信号の中から
1つの信号を選択して第2D/A変換器15に供給す
る。The memory circuit 19 holds, as memory data, the signal level of the signal level generated by the sweep signal generator circuit 20 at the time of the instruction from the control section 21,
Further, a signal of the level being held is supplied to the switching circuit 24 according to a command from the control unit 21. Switching circuit 2
4 selects one signal from the signals output from the sweep signal circuit generation circuit 20 or the storage circuit 19 and supplies the selected signal to the second D / A converter 15 in response to a command from the control unit 21.
【0021】第2D/A変換器15は入力されたデジタ
ル信号をアナログ信号に変換し、第2LPF16に供給
する。第2LPF16は、第2D/A変換器15から供
給される信号に対する位相補償を行い、得られた位相補
償信号を加算回路25に供給する。The second D / A converter 15 converts the input digital signal into an analog signal and supplies it to the second LPF 16. The second LPF 16 performs phase compensation on the signal supplied from the second D / A converter 15, and supplies the obtained phase compensation signal to the addition circuit 25.
【0022】加算回路25は、第1LPF14と第2L
PF16にて位相補償された2つの位相補償信号を加算
し、得られた加算値をVCO17に供給する。VCO1
7は入力された加算値に対応した発振周波数を有するク
ロック信号を発生し、これを位相誤差検出回路6、周波
数比較回路22、並びに図示しないデータ復調部、スピ
ンドルモータ制御部の各々に供給する。The adder circuit 25 includes a first LPF 14 and a second LF.
The two phase compensation signals phase-compensated by the PF 16 are added, and the obtained added value is supplied to the VCO 17. VCO1
Reference numeral 7 generates a clock signal having an oscillation frequency corresponding to the input added value, and supplies it to each of the phase error detection circuit 6, the frequency comparison circuit 22, and a data demodulation unit and a spindle motor control unit (not shown).
【0023】周波数比較回路22は基準周波数発生部2
6によって発生したクロック信号とVCO17によって
発生したクロック信号との周波数を比較し、両者が一致
したときに一致した旨を知らせる一致信号を制御部21
に供給する。以上が各部の動作概要である。The frequency comparison circuit 22 includes the reference frequency generator 2
6 compares the frequency of the clock signal generated by the VCO 17 with the frequency of the clock signal generated by the VCO 17, and when the two match, outputs a coincidence signal notifying that they coincide.
To supply. The above is the outline of the operation of each unit.
【0024】次に、図1のブロックで構成された記録情
報再生装置におけるクロック抽出回路の具体的な動作を
説明する。Next, the specific operation of the clock extraction circuit in the recorded information reproducing apparatus constructed by the blocks of FIG. 1 will be described.
【0025】1)AFC動作モード AFC動作モードは、従来、手調整によって行われてい
たVCOの発振周波数の調整を再生装置側にて自動的に
行うために、本実施例にて新たに設けられたモードであ
る。AFC動作モードは、例えば再生装置の電源の立ち
上げ時などの所定の条件が満たされた時に行われる。 1) AFC operation mode The AFC operation mode is newly provided in the present embodiment in order to automatically adjust the oscillation frequency of the VCO, which was conventionally manually adjusted, on the reproducing apparatus side. It is a mode. The AFC operation mode is performed when a predetermined condition is satisfied, such as when the power source of the reproducing device is turned on.
【0026】以下にAFC動作モードについて詳述す
る。まず、制御部21は、切り換え回路23をセンター
値発生回路18側に、切り換え回路24を掃引信号発生
回路20側に各々接続することでモードの初期設定を行
う。The AFC operation mode will be described in detail below. First, the control unit 21 connects the switching circuit 23 to the center value generation circuit 18 side and the switching circuit 24 to the sweep signal generation circuit 20 side to initialize the mode.
【0027】次に、制御部21はセンター値発生回路1
8を制御し、センター値(位相誤差が無い状態のときの
信号値)を発生させる。センター値発生回路18より出
力されたセンター値は、切り換え回路23、第1D/A
変換器13、第1LPF14を介して加算回路25に供
給される。これにより、図10のFRを発振させるため
の理想的なVCOの入力条件が整うことになる。Next, the control unit 21 controls the center value generation circuit 1
8 is controlled to generate a center value (a signal value when there is no phase error). The center value output from the center value generation circuit 18 is the switching circuit 23, the first D / A
It is supplied to the adder circuit 25 via the converter 13 and the first LPF 14. As a result, the ideal VCO input conditions for oscillating the FR shown in FIG. 10 are set.
【0028】次に、制御部21は掃引信号発生回路20
を制御し、例えば三角波状の掃引信号に対応するデジタ
ル値を発生させる。掃引信号発生回路20から発生され
た掃引信号は、第2切り換え回路24、第2D/A変換
器15、第2LPF16を介して同じく加算回路25に
供給される。加算回路25は、入力されたセンター値と
掃引信号とを加算し、得られた加算値をVCO17に供
給する。Next, the control unit 21 controls the sweep signal generation circuit 20.
To generate a digital value corresponding to, for example, a triangular-wave sweep signal. The sweep signal generated from the sweep signal generation circuit 20 is also supplied to the addition circuit 25 via the second switching circuit 24, the second D / A converter 15, and the second LPF 16. The adder circuit 25 adds the input center value and the sweep signal, and supplies the obtained added value to the VCO 17.
【0029】なお、掃引信号はVCOの発振周波数を補
正するための信号であるので、センター値と掃引信号の
加算値をVCOに入力したときの出力が、自走周波数F
0を中心に正負方向に可変するようにレベル設定が成さ
れている。VCO17は入力された加算値に対応したク
ロック信号を発生し、位相誤差検出回路6、周波数比較
回路22、並びに図示しないデータ復調部、スピンドル
モータ制御部に供給する。Since the sweep signal is a signal for correcting the oscillation frequency of the VCO, the output when the added value of the center value and the sweep signal is input to the VCO is the free-running frequency F.
The level is set so as to be variable in positive and negative directions with 0 as the center. The VCO 17 generates a clock signal corresponding to the input added value and supplies it to the phase error detection circuit 6, the frequency comparison circuit 22, and a data demodulation unit and a spindle motor control unit (not shown).
【0030】周波数比較回路22は、VCO17が発生
したクロックの周波数と、基準周波数発生部26の周波
数とが一致する点を検出し、一致したことを示す一致信
号を制御部21に供給する。制御部21は、一致信号が
供給されたことを検出し、一致点に対応する掃引信号レ
ベルをVCO17の補正値として記憶回路19に保持す
るように指令する。即ち、基準周波数発生部26の周波
数と一致したときの掃引信号のレベルが、VCO17の
補正値として記憶されることになる。The frequency comparison circuit 22 detects a point where the frequency of the clock generated by the VCO 17 and the frequency of the reference frequency generation section 26 match, and supplies a matching signal indicating the match to the control section 21. The control unit 21 detects that the coincidence signal has been supplied, and instructs the storage circuit 19 to hold the sweep signal level corresponding to the coincidence point as the correction value of the VCO 17. That is, the level of the sweep signal when it matches the frequency of the reference frequency generator 26 is stored as the correction value of the VCO 17.
【0031】以上の一連の処理によって、再生装置側に
て、位相誤差が無い状態でのVCO17の周波数をリフ
ァレンス周波数に一致させるための補正値を確定するこ
とができる。By the series of processes described above, the correction value for making the frequency of the VCO 17 in the state where there is no phase error coincide with the reference frequency can be determined on the reproducing device side.
【0032】2)APC動作モード 次に、前述のAFCモードにて確定されたVCO17の
補正値を用いたPLLループの処理(APC動作モー
ド)について詳細に説明する。まず、制御部21は、周
波数比較回路22が一致信号を発生したことを検出し、
切り換え回路23の入力を位相誤差検出回路6側に、さ
らに、切り換え回路24の入力を記憶回路19側に切り
換える。 2) APC Operation Mode Next, the PLL loop processing (APC operation mode) using the correction value of the VCO 17 determined in the AFC mode described above will be described in detail. First, the control unit 21 detects that the frequency comparison circuit 22 has generated the coincidence signal,
The input of the switching circuit 23 is switched to the phase error detection circuit 6 side, and the input of the switching circuit 24 is switched to the storage circuit 19 side.
【0033】切り換え回路23が位相誤差検出回路6側
に切り換えられることで、位相誤差検出回路6、第1D
/A変換器13、第1LPF14、VCO17から成る
PLLループが形成される。また、切り換え回路24が
記憶回路19に切り換えられることで、記憶回路19に
記憶されているVCO17の補正値が加算回路25に常
に加算されるようになる。つまり、常にかかる補正値を
加算回路25に加算することで、位相誤差が無い状態、
即ちロック状態の時に、VCO17がリフアレンス周波
数にて発振することが可能となるのである。By switching the switching circuit 23 to the phase error detection circuit 6 side, the phase error detection circuit 6 and the first D
A PLL loop including the / A converter 13, the first LPF 14, and the VCO 17 is formed. Further, since the switching circuit 24 is switched to the storage circuit 19, the correction value of the VCO 17 stored in the storage circuit 19 is constantly added to the addition circuit 25. In other words, by always adding the correction value to the adder circuit 25, there is no phase error,
That is, in the locked state, the VCO 17 can oscillate at the reference frequency.
【0034】この一連の動作を図2を使って説明する。
図2はVCO17に供給される位相誤差信号レベルvと
VCO17から出力されるクロック周波数Fとの関係を
示したものである。FRはリファレンス周波数を、F0
はVCO17の補正を加えない場合の自走周波数を示
す。即ち、VCO17の入力をロック状態(図2の場合
はV0)にしたときに補正を加えない状態でのVCO1
7が発振する周波数をF0として考える。This series of operations will be described with reference to FIG.
FIG. 2 shows the relationship between the phase error signal level v supplied to the VCO 17 and the clock frequency F output from the VCO 17. FR is the reference frequency, F0
Indicates the free-running frequency when the VCO 17 is not corrected. That is, when the input of the VCO 17 is locked (V0 in the case of FIG. 2), the VCO 1 without correction is
Consider the frequency at which 7 oscillates as F0.
【0035】この状態でVCO17にV1からV2まで
可変する掃引信号を入力すると、VCO17から出力さ
れるクロックの周波数は、図2のF1からF2に可変可
能となる。掃引中に、周波数比較回路22はVCO17
から発生されるクロックの周波数がリファレンス周波数
FRに一致する点Aを検出し、そのときの掃引信号値V
3を補正値として記憶回路19に記憶する。よって、常
に位相誤差検出回路6が出力する位相誤差信号に補正値
V3を加算することにより、VCO17が発振する周波
数の調整を自動化することが可能となる。In this state, when a sweep signal that varies from V1 to V2 is input to the VCO 17, the frequency of the clock output from the VCO 17 can be varied from F1 to F2 in FIG. During the sweep, the frequency comparison circuit 22 changes the VCO 17
The point A at which the frequency of the clock generated from the reference frequency FR matches the reference frequency FR, and the sweep signal value V at that time is detected
3 is stored in the storage circuit 19 as a correction value. Therefore, by always adding the correction value V3 to the phase error signal output by the phase error detection circuit 6, it is possible to automate the adjustment of the frequency oscillated by the VCO 17.
【0036】次に、APCモードにおける各部の動作を
図3のタイムチャートで説明する。なお、ここでは図2
に示すように、既に補正値V3が確定されていて、ま
た、センター値はV0であるものとする。位相誤差検出
回路6より出力された位相誤差信号は図3(1)に示す
ように、第1D/A変換器13、第1LPF14にて所
定のタイミングで第1アナログ電圧値に変換される。Next, the operation of each part in the APC mode will be described with reference to the time chart of FIG. Here, FIG.
As shown in, the correction value V3 has already been determined, and the center value is V0. The phase error signal output from the phase error detection circuit 6 is converted into a first analog voltage value by the first D / A converter 13 and the first LPF 14 at a predetermined timing, as shown in FIG.
【0037】一方、記憶回路19から出力された補正値
データV3は、図3(2)に示すように第2D/A変換
器15、第2LPF16にて第2アナログ電圧値に変換
される。第1、第2LPFの出力は加算回路25にて加
算され、図3(3)に示すようなVCO17の駆動電圧
値が決定される。On the other hand, the correction value data V3 output from the storage circuit 19 is converted into a second analog voltage value by the second D / A converter 15 and the second LPF 16 as shown in FIG. 3 (2). The outputs of the first and second LPFs are added by the adder circuit 25, and the drive voltage value of the VCO 17 as shown in FIG. 3C is determined.
【0038】VCO17の発振クロックは再び位相誤差
検出回路6にフィードバックされ、かかるPLLループ
にて、常に発振クロック周波数が入力信号に追従するよ
うに周波数FRを中心として連続的に制御される。以上
の説明のように、AFCモードにてVCOの補正値が確
定され、APCモードにて、補正されたVCOの発振周
波数FRを中心とし、且つ位相誤差信号に対応したクロ
ック信号をVCOが発振するように連続的に制御され
る。The oscillation clock of the VCO 17 is fed back to the phase error detection circuit 6 again, and in this PLL loop, the oscillation clock frequency is continuously controlled around the frequency FR so that the oscillation clock frequency always follows the input signal. As described above, the correction value of the VCO is fixed in the AFC mode, and the VCO oscillates the clock signal centered on the corrected oscillation frequency FR of the VCO and corresponding to the phase error signal in the APC mode. Is controlled continuously.
【0039】よって、従来必要とされていたVCOの自
走周波数の調整が自動化される。しかし、第1実施例の
構成では、VCOの発振特性自体を補正しているのでは
なく、VCOの入力信号にオフセットをかけることによ
って補正しているので、補正後のVCOの発振周波数F
RがVCOの可変範囲の中心に位置せず、図2に示すよ
うにFRを中心とした周波数上下の許容範囲F3、F4
が等しくはならない。Therefore, the adjustment of the free-running frequency of the VCO, which has been conventionally required, can be automated. However, in the configuration of the first embodiment, the oscillation characteristic of the VCO itself is not corrected but is corrected by applying an offset to the input signal of the VCO. Therefore, the oscillation frequency F of the VCO after correction is corrected.
R is not located at the center of the variable range of the VCO, and as shown in FIG.
Are not equal.
【0040】図2を例として説明すると、補正後の自走
周波数FRより低い周波数の可変範囲F3が高い周波数
の可変範囲F4より狭くなっている。よって、例えばF
3が非常に狭い(F4が広い)場合に、PLLがロック
している状態(FR)から少しでも周波数が低い状態へ
(F1方向)移るとVCO17が追従しきれないという
問題が生じる。Explaining FIG. 2 as an example, the variable range F3 having a frequency lower than the corrected free-running frequency FR is narrower than the variable range F4 having a high frequency. So, for example, F
When 3 is very narrow (F4 is wide), when the state where the PLL is locked (FR) shifts to a state where the frequency is a little lower (F1 direction), the VCO 17 cannot follow up.
【0041】図4はこの問題点をも解決した本発明にお
ける請求項1及び請求項2に対応した第2実施例のブロ
ック図である。同図中図1と同一部分には同一符号を付
し、その説明を省略する。第2実施例では、第1実施例
で用いられていた加算回路を排し、位相誤差信号と補正
値とを各々独立してVCOに供給し、補正後の自走周波
数を中心としたVCOの可変範囲を均等に設定すること
ができるように構成されている。FIG. 4 is a block diagram of a second embodiment corresponding to claim 1 and claim 2 in the present invention which solves this problem. In the figure, those parts which are the same as those corresponding parts in FIG. 1 are designated by the same reference numerals, and a description thereof will be omitted. In the second embodiment, the adder circuit used in the first embodiment is eliminated, the phase error signal and the correction value are independently supplied to the VCO, and the VCO centering on the corrected free-running frequency is used. The variable range can be set uniformly.
【0042】VCO27は、図5に示すように構成さ
れ、位相誤差信号が入力される第1の入力と、VCOの
補正値が入力されることでVCOの発振特性自体を可変
とするための第2の入力とを有しており、両入力には各
々電圧制御容量素子32、33が接続されている。The VCO 27 is constructed as shown in FIG. 5, and has a first input for inputting a phase error signal and a first input for inputting a correction value of the VCO to make the oscillation characteristic itself of the VCO variable. It has two inputs, and voltage-controlled capacitance elements 32 and 33 are connected to both inputs, respectively.
【0043】次に第2実施例の具体的な動作につき説明
する。まず、第1実施例と同様にAFCモードが実行さ
れる。しかし、第1実施例とは異なり、掃引信号がセン
ター値と加算されず、VCO27の第2の入力に入力さ
れる。したがって、VCO27の発振特性自体を調整で
きることになるので、位相誤差信号とは独立したVCO
27の調整が可能となる。Next, the specific operation of the second embodiment will be described. First, the AFC mode is executed as in the first embodiment. However, unlike the first embodiment, the sweep signal is not added to the center value and is input to the second input of the VCO 27. Therefore, since the oscillation characteristic itself of the VCO 27 can be adjusted, the VCO 27 independent of the phase error signal can be adjusted.
27 adjustments are possible.
【0044】次に、周波数比較回路22にてリフアレン
ス周波数FRにVCOの自走周波数が到達した時にその
ときの掃引信号レベルが記憶回路19に記憶される。以
上のAFCモードを経てAPCモードに移行した時に
は、VCOの第2の入力には記憶している補正値が常に
入力されているので、このときのVCOの発振クロック
は、自走周波数FRを中心とする周波数上下の可変範囲
が均等な特性になる。Next, when the free-running frequency of the VCO reaches the reference frequency FR in the frequency comparison circuit 22, the sweep signal level at that time is stored in the storage circuit 19. Since the stored correction value is always input to the second input of the VCO when shifting to the APC mode through the above AFC mode, the oscillation clock of the VCO at this time is centered on the free-running frequency FR. The variable range above and below the frequency has uniform characteristics.
【0045】よってAPCモードでは、AFCモードに
て調整されたVCOの発振特性において入力信号に追従
すべく、位相誤差検出回路6、第1D/A変換器13、
第1LPF14、VCO27で形成されたPLLループ
により、VCO27の発振クロックが調節されることに
なる。Therefore, in the APC mode, the phase error detection circuit 6, the first D / A converter 13, and the first D / A converter 13, in order to follow the input signal in the oscillation characteristics of the VCO adjusted in the AFC mode,
The oscillation clock of the VCO 27 is adjusted by the PLL loop formed by the first LPF 14 and the VCO 27.
【0046】図6は第2実施例におけるVCO27の発
振周波数FとVCO27の第1の入力電圧Vとの関係を
示したものである。図中実線はVCO27の第2入力に
補正値を入力しない場合の特性を示し、破線はAFCモ
ードにて確定された補正値をVCO27の第2の入力に
供給している時の特性を示している。FIG. 6 shows the relationship between the oscillation frequency F of the VCO 27 and the first input voltage V of the VCO 27 in the second embodiment. In the figure, the solid line shows the characteristic when the correction value is not input to the second input of the VCO 27, and the broken line shows the characteristic when the correction value determined in the AFC mode is being supplied to the second input of the VCO 27. There is.
【0047】VCO27の第2の入力はVCO27の発
振特性自体を微調整するものであり、この入力レベルを
周波数比較回路22の比較に基づき、所望の周波数特性
となるように調整することにより、図6の実線で示され
る初期特性を周波数軸方向に平行に移動させることがで
きる。第2実施例の場合は、実線で示された特性を矢印
方向へ平行移動させることにより、破線で示された特性
にすることができる。よって、APCモードに移行した
際に、AFCモードで確定された補正値を常に入力する
ように制御することにより、VCO27の発振特性をリ
ファレンス周波数FRを中心とする図6に示す破線の特
性とすることができる。The second input of the VCO 27 finely adjusts the oscillation characteristic itself of the VCO 27, and the input level is adjusted based on the comparison of the frequency comparison circuit 22 so as to obtain a desired frequency characteristic. It is possible to move the initial characteristic indicated by the solid line 6 in parallel with the frequency axis direction. In the case of the second embodiment, the characteristic indicated by the solid line can be changed to the characteristic indicated by the broken line by translating the characteristic in the arrow direction. Therefore, when shifting to the APC mode, by controlling so that the correction value determined in the AFC mode is always input, the oscillation characteristic of the VCO 27 becomes the characteristic of the broken line shown in FIG. 6 centered on the reference frequency FR. be able to.
【0048】したがってAPCモードにおいては、発振
周波数がFRを中心として入力信号に追従するように制
御がなされることになる。以上の説明のように、第2実
施例によれば、VCOの発振特性自体を独立して補正可
能としているので、図6に示すようにF3=F4とな
り、PLLがロックしている場合の周波数FRを中心と
した周波数上下の可変範囲幅が等しくなる。したがっ
て、PLLがロック状態からはずれた時、周波数の上下
方向いづれかに余裕がなくPLLが追従できなくなる、
という第1実施例の問題も解決することができる。Therefore, in the APC mode, control is performed so that the oscillation frequency follows the input signal centering around FR. As described above, according to the second embodiment, since the oscillation characteristic of the VCO itself can be corrected independently, F3 = F4 as shown in FIG. 6, and the frequency when the PLL is locked is obtained. The variable range width above and below the frequency centering on FR becomes equal. Therefore, when the PLL is out of the locked state, there is no margin in either the vertical direction of the frequency, and the PLL cannot follow.
The problem of the first embodiment described above can be solved.
【0049】次に本発明の第3実施例について説明す
る。第3実施例は、掃引信号発生回路20から発生され
た掃引信号の遅延によって生じる問題をさらに解決しよ
うとするものである。Next, a third embodiment of the present invention will be described. The third embodiment is intended to further solve the problem caused by the delay of the sweep signal generated by the sweep signal generation circuit 20.
【0050】まず、掃引信号の遅延について図7を用い
て説明する。第1実施例を例にとると、掃引信号発生回
路20から出力される掃引信号は図7の実線のようにな
る。しかしかかる掃引信号が第1LPF14を通過して
VCO27に供給されるときは、ループフィルタの特性
上、破線で示す波形のようになり、もとの波形(実線)
に対して遅延を持ってしまう。特に三角波の頂点付近
(A)では、ループフィルタを構成するオペアンプの性
能による遅延が顕著となってしまう。First, the delay of the sweep signal will be described with reference to FIG. Taking the first embodiment as an example, the sweep signal output from the sweep signal generating circuit 20 is as shown by the solid line in FIG. However, when such a sweep signal passes through the first LPF 14 and is supplied to the VCO 27, due to the characteristics of the loop filter, the waveform becomes as shown by the broken line, and the original waveform (solid line)
Will have a delay against. Particularly, in the vicinity (A) of the apex of the triangular wave, the delay due to the performance of the operational amplifier forming the loop filter becomes significant.
【0051】したがって、前述したAFCモードにおい
て、リファレンス周波数とVCO17の周波数が一致す
る点を検出し補正値として記憶回路に記憶したとして
も、上記の遅延量を考慮に入れていないと正確な補正値
をVCOに供給できないという不都合が生じる。図7を
例にとり説明すると、一致検出されたときのVCOの入
力レベルをV2とすると、そのときに記憶されるレベル
値はV3となり、誤差が生じることになる。Therefore, in the above-mentioned AFC mode, even if the point where the reference frequency and the frequency of the VCO 17 are coincident with each other is detected and stored in the memory circuit as a correction value, the correct correction value must be taken into consideration unless the above delay amount is taken into consideration. Is not supplied to the VCO. With reference to FIG. 7 as an example, if the input level of the VCO when a match is detected is V2, the level value stored at that time is V3, which causes an error.
【0052】次に、図8にてこの問題点を解決した本発
明の請求項1、請求項2、及び請求項3に対応した第3
実施例のブロック図を示す。同図中図1、図4と同一部
分には同一符号を付し、その説明を省略する。図8にお
いては第1、第2実施例と異なり、記憶手段28はAF
Cモードにおいて周波数の一致が検出されたときの掃引
信号レベルを記憶するための複数の記憶領域から構成さ
れ、周波数一致したときの掃引信号レベルを記憶するた
めの記憶領域は、制御部31の制御により切り換え回路
30にて選択される。Next, referring to FIG. 8, a third method corresponding to claims 1, 2, and 3 of the present invention which has solved this problem.
FIG. 2 shows a block diagram of an embodiment. 4, those parts which are the same as those corresponding parts in FIGS. 1 and 4 are designated by the same reference numerals, and a description thereof will be omitted. In FIG. 8, unlike the first and second embodiments, the storage means 28 has an AF
The storage area for storing the sweep signal level when the frequency coincidence is detected in the C mode is stored in the storage area for storing the sweep signal level when the frequency coincidence is detected. Is selected by the switching circuit 30.
【0053】かかる記憶手段28に記憶された複数の補
正値は、平均値計算手段29によりその平均値が計算さ
れ、得られた平均値は切り換え回路24に供給される。
切り換え回路24は、制御部31の指令により平均値出
力または掃引信号出力のいずれかを選択する。The average values of the plurality of correction values stored in the storage means 28 are calculated by the average value calculation means 29, and the obtained average values are supplied to the switching circuit 24.
The switching circuit 24 selects either the average value output or the sweep signal output according to a command from the control unit 31.
【0054】次に、第3実施例の動作を詳細に説明す
る。はじめに、第1、第2実施例と同様にAFCモード
が選択され、基準周波数発生部26の周波数と掃引信号
に応じて出力されたVCO17のクロック周波数との一
致点が、周波数比較回路22により検出される。第3実
施例では、AFCモードにおいてはこの一致点の検出は
複数回行われ、検出された補正データは切り換え回路3
0にて指定された記憶手段28の所定の領域に順次記憶
される。Next, the operation of the third embodiment will be described in detail. First, as in the first and second embodiments, the AFC mode is selected, and the frequency comparison circuit 22 detects a coincidence point between the frequency of the reference frequency generation unit 26 and the clock frequency of the VCO 17 output according to the sweep signal. To be done. In the third embodiment, this coincidence point is detected a plurality of times in the AFC mode, and the detected correction data is the switching circuit 3
It is sequentially stored in a predetermined area of the storage means 28 designated by 0.
【0055】さらに、記憶された複数の補正データは、
平均値計算手段29によりその平均値が計算される。平
均値計算手段29により求められた平均値は、前述の第
1、第2実施例と同様に第2D/A変換器15、第2L
PF16を介してVCO17に補正値として入力され
る。よって、APCモードへ移行した際には、第1D/
A変換器13、第1LPF14を介して入力される位相
誤差信号と補正値により、VCO17の発振周波数が入
力信号の周波数へ追従する動作が開始される。Further, the plurality of stored correction data are
The average value calculation means 29 calculates the average value. The average value calculated by the average value calculating means 29 is the same as in the first and second embodiments described above, and the second D / A converter 15 and the second L
The correction value is input to the VCO 17 via the PF 16. Therefore, when the APC mode is entered, the first D /
The phase error signal input via the A converter 13 and the first LPF 14 and the correction value start the operation in which the oscillation frequency of the VCO 17 follows the frequency of the input signal.
【0056】以上が第3実施例の動作である。次に図7
を用いて、記憶手段28に取り込む複数の補正データに
ついて説明する。図7において真の一致レベルをV7と
仮定すると、VCO17に入力される掃引信号は破線で
示したように遅延するので、実際に周波数比較回路22
にて検出される一致レベルはV5、V6となり、これら
の検出値が記憶手段に記憶される。V5は掃引信号が増
加系列にあるときに検出された信号レベルを、V6は掃
引信号が減少系列にあるときに検出された信号レベルを
それぞれ表わす。両方の系列で得られたV5、V6の平
均値を演算することで、より真の補正値V7に近い値を
求めることができる。The above is the operation of the third embodiment. Next, FIG.
A plurality of correction data to be stored in the storage means 28 will be described with reference to. Assuming that the true coincidence level is V7 in FIG. 7, the sweep signal input to the VCO 17 is delayed as shown by the broken line, and therefore the frequency comparison circuit 22 is actually used.
The coincidence levels detected at are V5 and V6, and these detected values are stored in the storage means. V5 represents the signal level detected when the sweep signal is in the increasing series, and V6 represents the signal level detected when the sweep signal is in the decreasing series. By calculating the average value of V5 and V6 obtained in both series, a value closer to the true correction value V7 can be obtained.
【0057】以上述べた第3実施例によれば、AFCル
ープ内に存在する遅延素子の影響を小さくすることがで
き、AFCモードにおいて、リファレンス周波数とVC
Oの周波数との一致点において記憶される掃引信号値が
遅延により誤差をもったとしても、掃引信号の増加系列
と減少系列の両系列で検出された一致点に対応した掃引
信号レベルの平均値をVCOへの補正値とすることによ
り、AFCモードにより確定された補正値の誤差を軽減
できる。特に、掃引信号波形の頂点付近のように誤差が
著しいときは顕著な効果を奏する。なお、第3実施例は
第1実施例を応用したものであるが第2実施例に応用し
ても同様な効果が得られるのは勿論である。According to the third embodiment described above, the influence of the delay element existing in the AFC loop can be reduced, and the reference frequency and the VC can be reduced in the AFC mode.
Even if the sweep signal value stored at the coincidence point with the O frequency has an error due to delay, the average value of the sweep signal levels corresponding to the coincidence points detected in both the increasing series and the decreasing series of the sweep signal. Is used as the correction value for the VCO, it is possible to reduce the error of the correction value determined by the AFC mode. In particular, when the error is significant such as near the apex of the swept signal waveform, the effect is remarkable. Although the third embodiment is an application of the first embodiment, it goes without saying that the same effect can be obtained by applying it to the second embodiment.
【0058】なお、第1、第2実施例いずれにおいて
も、AFCループ内とAPCループ内に1つずつD/A
変換器が設けられているが、各ループ内のD/A変換器
の変換精度は各ループの特性に対応して最適に設定する
ことが望ましいことは言うまでも無い。In each of the first and second embodiments, one D / A is provided in each of the AFC loop and the APC loop.
Although a converter is provided, it goes without saying that it is desirable to set the conversion accuracy of the D / A converter in each loop to an optimum value in accordance with the characteristics of each loop.
【0059】即ち、AFCループ内のD/A変換器では
変換精度を低くとりすぎると補正値自体の信頼性が低く
なるが、APCループ内のD/A変換器では変換精度を
高くとりすぎるとPLLループ内での遅延量が大きくな
りループが安定して動作しにくくなってしまうのであ
る。よって、各ループの特性に最適の変換精度を設定す
ることが望ましい。That is, if the D / A converter in the AFC loop takes too low a conversion accuracy, the reliability of the correction value itself becomes low, but if the D / A converter in the APC loop takes too high a conversion accuracy. The amount of delay in the PLL loop becomes large and the loop becomes difficult to operate stably. Therefore, it is desirable to set the optimum conversion accuracy for the characteristics of each loop.
【0060】以上の如く、本発明の請求項1によるクロ
ック抽出回路においては、本来の動作モードであるVC
Oの位相の調整を行うAPCループに加えて、VCOの
自走周波数を調整するAFCループを備えているので、
VCOの自走周波数を自動補正することができる。した
がって、従来は手操作で行っていたVCOの自走周波数
調整を自動化することができ、手調整による調整のばら
つきの防止、コスト削減を実現することができる。ま
た、本発明のAFC動作モードは再生装置の電源の立ち
上がり時などの所定の条件が満たされる度に行われるの
で、経年変化や使用環境などの変化の影響によりVCO
の補正値が変化した場合でも、再生装置を使用する度に
自動補正されるので有効である。As described above, in the clock extraction circuit according to claim 1 of the present invention, the VC which is the original operation mode is used.
In addition to the APC loop that adjusts the phase of O, it also has the AFC loop that adjusts the free-running frequency of the VCO.
It is possible to automatically correct the free-running frequency of the VCO. Therefore, it is possible to automate the free-running frequency adjustment of the VCO, which was conventionally performed manually, and it is possible to prevent variation in adjustment due to manual adjustment and reduce costs. Further, the AFC operation mode of the present invention is performed every time a predetermined condition such as the power-on of the reproducing apparatus is satisfied, so that the VCO may be affected by a change over time or a use environment.
Even if the correction value of is changed, it is effective because it is automatically corrected each time the reproducing apparatus is used.
【0061】さらに、本発明の請求項2によるクロック
抽出回路においては、前記AFCループがVCOの周波
数特性自体を調節する機能を有しているので、調整後の
自走周波数が周波数の可変範囲の中心になるように調節
される。したがって、PLLロック点の周波数の上下い
づれかに余裕がなく、VCOが追従できなくなる、とい
う問題を解決することができる。Further, in the clock extraction circuit according to claim 2 of the present invention, since the AFC loop has a function of adjusting the frequency characteristic itself of the VCO, the adjusted free-running frequency is within the variable range of the frequency. Adjusted to be centered. Therefore, it is possible to solve the problem that the VCO cannot follow because there is no margin in the upper and lower sides of the frequency of the PLL lock point.
【0062】さらに、本発明の請求項3によるクロック
抽出回路においては、前記AFCループにおけるリファ
レンス周波数とVCO周波数との一致点に対応する掃引
信号値を複数個求めて、その平均値をVCOへの補正値
とする。したがって、掃引信号の遅延による周波数一致
点の検出精度が改善できる。特に、誤差が著しい掃引信
号の頂点においては顕著な効果を奏する。Further, in the clock extraction circuit according to claim 3 of the present invention, a plurality of sweep signal values corresponding to the coincidence point of the reference frequency and the VCO frequency in the AFC loop are obtained, and the average value thereof is sent to the VCO. Use as a correction value. Therefore, the detection accuracy of the frequency coincidence point due to the delay of the sweep signal can be improved. In particular, a remarkable effect is obtained at the peak of the sweep signal having a significant error.
Claims (3)
誤差を無くすように電圧制御発振器の発振周波数を追従
制御するPLL回路を含むクロック抽出回路であって、 信号レベルが所定範囲内で可変される掃引信号を出力す
る掃引信号出力手段と、 記憶手段と、 前記掃引信号出力手段と前記記憶手段のうちのいずれか
の出力を選択し、前記電圧制御発振器に供給するための
選択手段と、 基準周波数発生手段と、 前記電圧制御発振器から出力される発振周波数と前記基
準周波数発生手段から出力される基準周波数とを比較
し、周波数一致の判定出力を生成する比較手段と、 はじめに前記掃引信号を前記電圧制御発振器に供給し、
前記周波数一致の判定が成されたときの掃引信号のレベ
ル値を前記記憶手段に記憶させ、次に記憶した掃引信号
のレベル値を前記電圧制御発振器に供給するように前記
選択手段を制御する制御手段とを有することを特徴とす
るクロック抽出回路。1. A clock extraction circuit including a PLL circuit for tracking and controlling an oscillation frequency of a voltage controlled oscillator so as to eliminate a phase error occurring in an input read signal, the signal level being variable within a predetermined range. A sweep signal output means for outputting a sweep signal, a storage means, a selection means for selecting any one of the sweep signal output means and the storage means and supplying the output to the voltage controlled oscillator; Frequency generating means, comparing means for comparing the oscillation frequency output from the voltage controlled oscillator with the reference frequency output from the reference frequency generating means, and generating a frequency coincidence determination output; Supply to the voltage controlled oscillator,
A control for storing the level value of the sweep signal when the frequency coincidence is determined in the storage means, and controlling the selection means to supply the stored level value of the sweep signal to the voltage controlled oscillator. And a clock extraction circuit.
構成する位相誤差検出器の出力信号が供給される第1の
電圧制御容量素子と、前記掃引信号または前記記憶手段
に記憶した掃引信号のレベル値が供給される第2の電圧
制御容量素子とを含むことを特徴とする請求項1記載の
クロック抽出回路。2. The voltage controlled oscillator comprises a first voltage controlled capacitive element to which an output signal of a phase error detector forming the PLL circuit is supplied, and the sweep signal or the sweep signal stored in the storage means. The clock extraction circuit according to claim 1, further comprising a second voltage controlled capacitive element to which a level value is supplied.
されたときの掃引信号のレベル値を複数記憶するための
記憶部と、前記複数のレベル値の平均レベルを計算する
計算手段からなり、計算された前記平均レベルを出力す
ることを特徴とする請求項1、請求項2記載のクロック
抽出回路。3. The storage means comprises a storage section for storing a plurality of level values of the sweep signal when the frequency coincidence determination is made, and a calculation means for calculating an average level of the plurality of level values. 3. The clock extraction circuit according to claim 1, wherein the calculated average level is output.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8024565A JPH09198807A (en) | 1996-01-18 | 1996-01-18 | Clock extracting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8024565A JPH09198807A (en) | 1996-01-18 | 1996-01-18 | Clock extracting circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09198807A true JPH09198807A (en) | 1997-07-31 |
Family
ID=12141686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8024565A Pending JPH09198807A (en) | 1996-01-18 | 1996-01-18 | Clock extracting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09198807A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013527920A (en) * | 2010-04-08 | 2013-07-04 | シリコン、センシング、システムズ、リミテッド | Sensor |
-
1996
- 1996-01-18 JP JP8024565A patent/JPH09198807A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2013527920A (en) * | 2010-04-08 | 2013-07-04 | シリコン、センシング、システムズ、リミテッド | Sensor |
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