[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH0918303A - Integrated circuit device provided with delay circuit - Google Patents

Integrated circuit device provided with delay circuit

Info

Publication number
JPH0918303A
JPH0918303A JP8100198A JP10019896A JPH0918303A JP H0918303 A JPH0918303 A JP H0918303A JP 8100198 A JP8100198 A JP 8100198A JP 10019896 A JP10019896 A JP 10019896A JP H0918303 A JPH0918303 A JP H0918303A
Authority
JP
Japan
Prior art keywords
logic gate
elements
delay time
delay
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8100198A
Other languages
Japanese (ja)
Inventor
Toshiyuki Okayasu
俊幸 岡安
Hiroo Suzuki
博夫 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP8100198A priority Critical patent/JPH0918303A/en
Publication of JPH0918303A publication Critical patent/JPH0918303A/en
Withdrawn legal-status Critical Current

Links

Landscapes

  • Networks Using Active Elements (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To suppress the dispersion of the delay time of a delay circuit to a small range in an integrated circuit device provided with the delay circuit using logical gate elements formed in the integrated circuit of a MOS structure. SOLUTION: The plural pieces of the logical gate elements LG1-LGn are cascade connected and capacitors C1-Cn are connected through analog switching elements ANS1-ANSn between the respective stages of the cascade connected logical gate elements LG1-LGn or to the output sides of the respective logical gate elements LG1-LGn. Also, a means for setting the respective analog switching elements ANS1-ANSn to ON or OFF is provided. The respective analog switching elements ANS1-ANSn are set to ON or OFF corresponding to the dispersion of the delay time by the respective logical gate elements LG 1-LCn and the state of connecting the capacitors C1-Cn between the respective stages of the cascade connected logical gate elements LG1-LGn or to the output side of the respective logical gate elements LC1-LGn and the state of not connecting them are set. Thus, the delay time by the respective logical gate elements LG1-LGn is adjusted and the dispersion of the delay time among IC chips is made small.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明が属する技術分野】この発明は、例えばタイミン
グ信号発生回路等に使用されて有用な、縦続接続された
複数個の論理ゲート素子によって構成された遅延回路を
備えた集積回路装置に関し、特に遅延回路の遅延時間の
バラツキを小さくすることができる集積回路装置に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit device provided with a delay circuit composed of a plurality of cascaded logic gate elements, which is useful, for example, in a timing signal generating circuit, and more particularly to a delay circuit. The present invention relates to an integrated circuit device capable of reducing variations in circuit delay time.

【0002】[0002]

【従来の技術】例えば各種の集積回路(IC)を試験す
るIC試験装置においては、被試験ICに与えるテスト
パターンや、種々の制御信号等を発生させるために各種
のタイミング信号を必要とする。各種のタイミング信号
を発生させるための従来のタイミング信号発生装置は、
一般には、遅延素子を多数個縦続接続し、この縦続接続
された遅延素子の段間或いは各遅延素子の出力側から所
望の遅延時間を持つタイミング信号を得るように構成さ
れている。各遅延素子には一般にMOS構造のIC(M
OS・IC)等のICとして形成された論理ゲート素子
が用いられている。
2. Description of the Related Art For example, an IC tester for testing various integrated circuits (ICs) requires various timing signals in order to generate test patterns to be given to an IC under test, various control signals, and the like. A conventional timing signal generator for generating various timing signals is
Generally, a large number of delay elements are cascade-connected, and a timing signal having a desired delay time is obtained from the stages of the cascade-connected delay elements or the output side of each delay element. Generally, each delay element has a MOS structure IC (M
A logic gate element formed as an IC such as an OS / IC) is used.

【0003】図7は本出願人が先に提出した特願平6−
143950号に記載された「タイミング信号発生回
路」の概略の構成を示す。入力端子1にクロックパルス
が入力されると、このクロックパルスは多数個の論理ゲ
ート素子LG1 〜LGn の縦続接続回路より構成された
遅延回路3に与えられる。各論理ゲート素子の出力側は
対応するゲート回路G1 〜Gn の一方の入力にも接続さ
れており、各論理ゲート素子の出力側から順次遅延され
た遅延パルスが取り出されてゲート回路(この例ではA
NDゲート回路)G1 〜Gn に供給される。これらゲー
ト回路の他方の入力はデコーダ4に接続されており、こ
のデコーダ4から制御信号が印加されたゲート回路のみ
が動作可能状態にされる。即ち、このデコーダ4はゲー
ト回路G1〜Gn をオン/オフ制御する。ゲート回路G1
〜Gn の出力は論理和回路を介して出力端子2に供給
され、この出力端子2から所望の遅延時間を持つタイミ
ング信号TA を取り出す。
FIG. 7 is a Japanese Patent Application No. 6-
The schematic configuration of the "timing signal generation circuit" described in No. 143950 is shown. When a clock pulse is input to the input terminal 1, this clock pulse is given to the delay circuit 3 which is composed of a cascade connection circuit of a large number of logic gate elements LG1 to LGn. The output side of each logic gate element is also connected to one of the inputs of the corresponding gate circuits G1 to Gn, and the delayed pulse sequentially delayed is taken out from the output side of each logic gate element (in this example, the gate circuit). A
ND gate circuit) G1 to Gn. The other inputs of these gate circuits are connected to the decoder 4, and only the gate circuit to which the control signal is applied from this decoder 4 is made operable. That is, the decoder 4 controls ON / OFF of the gate circuits G1 to Gn. Gate circuit G1
The outputs of .about.Gn are supplied to the output terminal 2 through the OR circuit, and the timing signal TA having a desired delay time is taken out from the output terminal 2.

【0004】[0004]

【発明が解決しようとする課題】MOS・ICとして形
成された論理ゲート素子LG1 〜LGn は、ICの製造
条件に応じて主にこれら論理ゲート素子が形成されるI
Cチップ間において個体差を持つため、遅延回路3の遅
延時間は使用するICごとにバラツキを持つ。このため
上記先願発明では遅延回路3の出力と入力されたクロッ
クパルスとの位相を比較する位相比較器5と、この位相
比較器5の位相比較結果に応じて論理ゲート素子LG1
〜LGn に与える電源電圧、つまり遅延制御信号を制御
する電圧制御回路6とを設け、位相比較器5の位相比較
結果が常に一定値を維持するように論理ゲート素子LG
1 〜LGn に与える遅延制御信号を制御し、各論理ゲー
ト素子の出力に得られる遅延パルスの遅延時間を温度変
動等によって変化しないように安定化すると共に、この
閉ループ制御によって遅延回路3の遅延時間のバラツキ
を修正し、出力端子2に得られるタイミングパルスTA
の遅延時間を所望の遅延時間に合致させるように構成し
ている。
The logic gate elements LG1 to LGn formed as MOS.IC are mainly formed according to the manufacturing conditions of the IC.
Since there are individual differences between C chips, the delay time of the delay circuit 3 varies depending on the IC used. Therefore, in the above-mentioned prior invention, the phase comparator 5 for comparing the phase of the output of the delay circuit 3 with the phase of the input clock pulse, and the logic gate element LG1 according to the phase comparison result of the phase comparator 5
A voltage control circuit 6 for controlling the power supply voltage to be applied to LGn, that is, the delay control signal, so that the phase comparison result of the phase comparator 5 always maintains a constant value.
The delay control signals given to 1 to LGn are controlled to stabilize the delay time of the delay pulse obtained at the output of each logic gate element so as not to change due to temperature fluctuations, and the delay time of the delay circuit 3 is controlled by this closed loop control. Timing pulse TA obtained at output terminal 2 by correcting the variation of
The delay time is set to match the desired delay time.

【0005】図7に示したように、論理ゲート素子LG
1 〜LGn に与える遅延制御信号を例えば電源電圧と
し、この電源電圧を制御して論理ゲート素子LG1 〜L
Gn の遅延時間のバラツキを修正しようとした場合、こ
の遅延時間のバラツキが許容される範囲から極端に外れ
ている場合には、閉ループによる制御範囲から外れてし
まう(閉ループによる制御では許容範囲内にバラツキを
収めることができない)ため、これら論理ゲート素子L
G1 〜LGn 、従ってこれら論理ゲート素子を形成した
ICを遅延回路に用いることはできない。また、遅延時
間のバラツキが許容される範囲内であっても、このバラ
ツキが極端に片寄っている場合には、例えば極端に高い
電圧を印加しなければならない場合や、極端に低い電圧
を印加しなければならない場合が生じる。極端に高い電
圧を印加しなければならない場合には、上記論理ゲート
素子LG1 〜LGn を形成したIC内において耐圧の劣
化が生じ、信頼性及び耐久性に問題が生じる。一方、論
理ゲート素子LG1 〜LGnに極端に低い電圧を印加し
なければならない場合には、ICの動作が不安定となる
欠点がある。
As shown in FIG. 7, the logic gate element LG
The delay control signals given to 1 to LGn are, for example, power supply voltages, and the power supply voltages are controlled to control the logic gate elements LG1 to LG.
When trying to correct the variation in the delay time of Gn, if this variation in the delay time is extremely outside the allowable range, it will fall out of the control range by the closed loop. Since the variation cannot be accommodated), these logic gate elements L
G1 to LGn, and therefore the IC having these logic gate elements, cannot be used in the delay circuit. Even if the delay time variation is within the allowable range, if the variation is extremely offset, for example, if an extremely high voltage must be applied, or if an extremely low voltage is applied. There are cases when it must be done. When an extremely high voltage has to be applied, the breakdown voltage is deteriorated in the IC in which the logic gate elements LG1 to LGn are formed, which causes problems in reliability and durability. On the other hand, if an extremely low voltage has to be applied to the logic gate elements LG1 to LGn, the operation of the IC becomes unstable.

【0006】この発明の目的は、互いに縦続接続された
論理ゲート素子群のそれぞれが持つ遅延時間のバラツキ
を修正して、所望の遅延時間に限りなく近い遅延時間を
得ることができる遅延回路を備えた集積回路装置を提供
することである。
An object of the present invention is to provide a delay circuit which can correct variations in delay times of respective logic gate element groups connected in cascade to obtain a delay time as close as possible to a desired delay time. Another object of the present invention is to provide an integrated circuit device.

【0007】[0007]

【課題を解決するための手段】この発明によれば、遅延
素子として論理ゲート素子が用いられ、互いに縦続接続
された複数個の論理ゲート素子の各段間に又は各論理ゲ
ート素子の出力側に、アナログスイッチ素子を通じて容
量素子がそれぞれ接続され、これらアナログスイッチ素
子をオン又はオフに設定することにより、縦続接続され
た論理ゲート素子の各段間又は各論理ゲート素子の出力
側に容量素子を接続した状態と接続しない状態の2通り
の接続状態が設定できるように構成された遅延回路を備
えた集積回路装置が提供され、上記いずれかの接続状態
を設定することにより、各論理ゲート素子における遅延
時間のバラツキを調整できるようにしている。
According to the present invention, a logic gate element is used as a delay element, and is provided between each stage of a plurality of logic gate elements connected in series or at the output side of each logic gate element. , Capacitance elements are respectively connected through analog switch elements, and by setting these analog switch elements to ON or OFF, the capacitance elements are connected between each stage of cascaded logic gate elements or to the output side of each logic gate element. There is provided an integrated circuit device provided with a delay circuit configured to be able to set two types of connection states, that is, a connected state and a non-connected state, and by setting any one of the connection states described above, a delay in each logic gate element is provided. I am able to adjust the dispersion of time.

【0008】アナログスイッチ素子としては、導電形式
を異にするMOS電界効果トランジスタを並列接続した
構成のトランスファゲート回路が使用される。この発明
の構成によれば、ICチップ間の遅延時間にバラツキが
あり、例えば最大の遅延時間が150ps(ピコ秒)、
最小の遅延時間が50psであったとすると、遅延時間
のバラツキの幅は100psであるが、ICチップの各
論理ゲート素子に接続される容量素子の値を適当に選択
することによって、最小の遅延時間50psを持つIC
チップの遅延時間を例えば100psに修正することは
可能であるから、遅延時間が100ps以上のICチッ
プには容量素子を接続しないようにすれば、最大の遅延
時間は150psのままとなり、これに対し、最小の遅
延時間は100psになるから、遅延時間のバラツキの
幅は50psとなり、ほぼ1/2の幅に抑え込むことが
できる。
As the analog switch element, a transfer gate circuit having a structure in which MOS field effect transistors having different conductivity types are connected in parallel is used. According to the configuration of the present invention, there is variation in the delay time between IC chips, and for example, the maximum delay time is 150 ps (picosecond),
Assuming that the minimum delay time is 50 ps, the variation width of the delay time is 100 ps. However, by appropriately selecting the value of the capacitive element connected to each logic gate element of the IC chip, the minimum delay time is IC with 50ps
Since it is possible to correct the chip delay time to, for example, 100 ps, if the capacitive element is not connected to the IC chip having a delay time of 100 ps or more, the maximum delay time remains 150 ps. Since the minimum delay time is 100 ps, the width of variation in delay time is 50 ps, which can be suppressed to about half the width.

【0009】また、この発明においては、アナログスイ
ッチ素子として、導電形式が異なるMOS電界効果トラ
ンジスタを並列接続した構成のトランスファゲート回路
を使用している。このトランスファゲート回路は、電流
が正方向及び負方向に流れても、その抵抗値はいずれの
方向に対してもほぼ一定値を維持する。その結果、入力
されるパルス信号を、その立上がり及び立下がりのいず
れのタイミングにおいても同一の時定数で遅延させるこ
とができる。
Further, in the present invention, a transfer gate circuit having a structure in which MOS field effect transistors having different conductivity types are connected in parallel is used as the analog switch element. This transfer gate circuit maintains a substantially constant resistance value in both directions even when current flows in the positive direction and the negative direction. As a result, the input pulse signal can be delayed with the same time constant at both the rising and falling timings.

【0010】[0010]

【発明の実施の形態】以下、この発明の実施例について
図1乃至図6を参照して詳細に説明する。なお、図7と
対応する部分には同一符号を付して示し、必要のない限
りそれらの説明を省略する。図1にこの発明による遅延
回路を備えた集積回路装置の第1の実施例を示す。通常
のように遅延素子には論理ゲート素子が使用され、この
論理ゲート素子を多数個LG1 〜LGn 、入力端子1と
出力端子2との間に縦続接続した構成の遅延回路部を含
んでいる。これら論理ゲート素子LG1 〜LGn はMO
S・ICとして形成されている。この実施例の遅延回路
3は、各論理ゲート素子LG1 〜LGn の出力側にアナ
ログスイッチ素子ANS1 〜ANSn を通じて容量素子
C1 〜Cn をそれぞれ接続した構成を特徴としている。
この実施例ではMOS・ICとしてpチャネルMOS電
界効果トランジスタとnチャネルMOS電界効果トラン
ジスタを組み合わせたCMOS・ICを使用したが、こ
れに限定されるものではなく、他の構成のMOS・IC
を使用してもよい。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to FIGS. The parts corresponding to those in FIG. 7 are designated by the same reference numerals, and the description thereof will be omitted unless necessary. FIG. 1 shows a first embodiment of an integrated circuit device having a delay circuit according to the present invention. As usual, a logic gate element is used as the delay element, which includes a large number of logic gate elements LG1 to LGn and a delay circuit section having a configuration in which the input terminal 1 and the output terminal 2 are connected in cascade. These logic gate elements LG1 to LGn are MO
It is formed as an SIC. The delay circuit 3 of this embodiment is characterized in that capacitive elements C1 to Cn are connected to the output sides of the respective logic gate elements LG1 to LGn through analog switch elements ANS1 to ANSn.
In this embodiment, a CMOS IC which is a combination of a p-channel MOS field effect transistor and an n-channel MOS field effect transistor is used as the MOS IC, but the present invention is not limited to this, and a MOS IC having another configuration is used.
May be used.

【0011】また、アナログスイッチ素子ANS1 〜A
NSn として、この実施例では導電形式が異なるMOS
電界効果トランジスタを並列接続した構成のトランスフ
ァゲート回路を使用している。このトランスファゲート
回路の一例を図2に示す。図2に示すように、このトラ
ンスファゲート回路ANSはpチャネルのMOS電界効
果トランジスタQ1 とnチャネルのMOS電界効果トラ
ンジスタQ2 を、それらのドレインDとソースSを相互
に接続したCMOSデバイスである。勿論、他のMOS
構造のデバイスを使用してもよい。
Further, the analog switch elements ANS1 to ANS
As NSn, in this embodiment, a MOS having a different conductivity type is used.
It uses a transfer gate circuit composed of field effect transistors connected in parallel. An example of this transfer gate circuit is shown in FIG. As shown in FIG. 2, this transfer gate circuit ANS is a CMOS device in which a p-channel MOS field effect transistor Q 1 and an n-channel MOS field effect transistor Q 2 are connected to each other with their drains D and sources S connected to each other. . Of course, other MOS
Structural devices may be used.

【0012】図2のトランスファゲート回路ANSにお
いて、pチャネル電界効果トランジスタQ1 のゲートに
負電位を与え、nチャネル電界効果トランジスタQ2
ゲートに正電位を与えると、これら電界効果トランジス
タQ1 及びQ2 はオンの状態となる。よって、この状態
では図1に示した遅延回路3は、各論理ゲート素子LG
1 〜LGn の出力側にコンデンサC1 〜Cn がそれぞれ
接続される。
In the transfer gate circuit ANS of FIG. 2, when a negative potential is applied to the gate of the p-channel field effect transistor Q 1 and a positive potential is applied to the gate of the n-channel field effect transistor Q 2 , these field effect transistors Q 1 and Q 2 is turned on. Therefore, in this state, the delay circuit 3 shown in FIG.
Capacitors C1 to Cn are connected to the output sides of 1 to LGn, respectively.

【0013】一方、pチャネル電界効果トランジスタQ
1 のゲートに正電位、nチャネル電界効果トランジスタ
2 のゲートに負電位を与えると、これら電界効果トラ
ンジスタQ1 及びQ2 はオフの状態に制御される。この
状態では図1に示した遅延回路3は、各論理ゲート素子
LG1 〜LGn の出力側からコンデンサC1 〜Cn が切
り離される、即ち各論理ゲート素子LG1 〜LGn の出
力側にコンデンサC1〜Cn が接続されない。
On the other hand, a p-channel field effect transistor Q
When a positive potential is applied to the gate of 1 and a negative potential is applied to the gate of the n-channel field effect transistor Q 2 , these field effect transistors Q 1 and Q 2 are controlled to be in an off state. In this state, in the delay circuit 3 shown in FIG. 1, the capacitors C1 to Cn are disconnected from the output side of each logic gate element LG1 to LGn, that is, the capacitors C1 to Cn are connected to the output side of each logic gate element LG1 to LGn. Not done.

【0014】各アナログスイッチ素子ANS1 〜ANS
n をオンの状態に制御することにより、各論理ゲート素
子LG1 〜LGn の出力側にコンデンサC1 〜Cn がそ
れぞれ接続される。コンデンサC1 〜Cn が接続される
ことにより、論理ゲート素子LG1 〜LGn の内部抵抗
とコンデンサC1 〜Cn とによって構成される時定数回
路の時定数が大きくなる方向に修正される。つまり、遅
延回路3の遅延時間が長くなる方向に修正される。
Each analog switch element ANS1 to ANS
By controlling n to be in the ON state, the capacitors C1 to Cn are connected to the output sides of the respective logic gate elements LG1 to LGn. By connecting the capacitors C1 to Cn, the time constant of the time constant circuit formed by the internal resistances of the logic gate elements LG1 to LGn and the capacitors C1 to Cn is corrected to increase. That is, the delay time of the delay circuit 3 is corrected to be longer.

【0015】これに対し、アナログスイッチ素子ANS
1 〜ANSn をオフの状態に制御すると、各論理ゲート
素子LG1 〜LGn の出力側からコンデンサC1 〜Cn
が切り離されるから遅延回路部本来の遅延時間だけとな
り、遅延回路3の通常の遅延時間となる。従って、遅延
回路3の遅延時間がIC製造過程の条件の違いに応じて
希望する遅延時間から外れている場合には、遅延回路の
アナログスイッチ素子ANS1 〜ANSn をオン又はオ
フの状態に設定して論理ゲート素子LG1 〜LGn の出
力側にコンデンサC1 〜Cn を接続したり、接続しなか
ったりすることにより、遅延時間を修正することができ
る。このためには、入力端子1と出力端子2との間の遅
延回路部本来の遅延時間を希望する遅延時間より少な目
になるように論理ゲート素子の遅延時間を予め設定して
おき、その不足する遅延時間を、適当な容量値のコンデ
ンサを接続することによって修正するようにすればよ
い。
On the other hand, the analog switch element ANS
When 1 to ANSn are controlled to the off state, capacitors C1 to Cn are output from the output side of each logic gate element LG1 to LGn.
Is cut off, the delay time is the original delay time of the delay circuit section, and the delay time is the normal delay time of the delay circuit 3. Therefore, when the delay time of the delay circuit 3 deviates from the desired delay time according to the difference in the conditions of the IC manufacturing process, the analog switch elements ANS1 to ANSn of the delay circuit are set to the ON or OFF state. The delay time can be corrected by connecting or disconnecting the capacitors C1 to Cn on the output side of the logic gate elements LG1 to LGn. To this end, the delay time of the logic gate element is preset so that the original delay time between the input terminal 1 and the output terminal 2 is smaller than the desired delay time, and the delay time is insufficient. The delay time may be corrected by connecting a capacitor having an appropriate capacitance value.

【0016】図3はこの発明による遅延回路を備えた集
積回路装置の第2の実施例を示す。この実施例では遅延
回路3は固定遅延回路3Aと遅延時間修正回路3Bとを
縦続接続した構成を有し、遅延時間修正回路3Bは、上
記第1の実施例の遅延回路3と同様に、互いに縦続接続
された多数個の論理ゲート素子LGと、この縦続接続さ
れた各論理ゲート素子LGの出力側にアナログスイッチ
素子ANSを通じて容量素子Cをそれぞれ接続した構成
を有する。なお、固定遅延回路3Aは互いに縦続接続さ
れた多数個の論理ゲート素子LGより構成されている。
FIG. 3 shows a second embodiment of an integrated circuit device having a delay circuit according to the present invention. In this embodiment, the delay circuit 3 has a configuration in which a fixed delay circuit 3A and a delay time correction circuit 3B are connected in cascade, and the delay time correction circuit 3B is similar to the delay circuit 3 of the first embodiment. It has a structure in which a large number of cascade-connected logic gate elements LG and a capacitive element C are connected to the output side of each of the cascade-connected logic gate elements LG through an analog switch element ANS. The fixed delay circuit 3A is composed of a large number of logic gate elements LG connected in series.

【0017】このように構成すると、固定遅延回路3A
の遅延時間のバラツキを遅延時間修正回路3Bによって
修正することができる。従って、この場合にも入力端子
1と出力端子2との間の遅延回路部本来の遅延時間を希
望する遅延時間より不足目に設定し、その不足する遅延
時間を、適当な容量値のコンデンサを接続することによ
り、修正するようにすればよい。
With this configuration, the fixed delay circuit 3A
Of the delay time can be corrected by the delay time correction circuit 3B. Therefore, also in this case, the original delay time of the delay circuit section between the input terminal 1 and the output terminal 2 is set to be shorter than the desired delay time, and the short delay time is set to a capacitor having an appropriate capacitance value. It may be corrected by connecting.

【0018】図4はこの発明による遅延回路を備えた集
積回路装置の第3の実施例を示す。この実施例ではマル
チプレクサM1、M2、M3によって遅延回路3の遅延
時間が選択できるように構成されている。第1のマルチ
プレクサM1はその一方の入力Aが入力端子1に接続さ
れ、その出力は第2のマルチプレクサM2の一方の入力
Aに接続され、第2のマルチプレクサM2の出力は第3
のマルチプレクサM3の一方の入力Aに接続され、第3
のマルチプレクサM3の出力は出力端子2に接続されて
いる。図示の例では、互いに縦続接続された7個の論理
ゲート素子LGがこれらマルチプレクサM1、M2及び
M3によって1個、2個及び4個の3つのグループに分
割され、第1グループの論理ゲート素子LGは入力端子
1と第1のマルチプレクサM1の他方の入力Bとの間に
接続され、また、第2グループの論理ゲート素子LGは
第1のマルチプレクサM1の出力と第2のマルチプレク
サM2の他方の入力Bとの間に接続され、さらに、第3
グループの論理ゲート素子LGは第2のマルチプレクサ
M2の出力と第3のマルチプレクサM3の他方の入力B
との間に接続されている。よって、各マルチプレクサM
1、M2、M3の入力を切り換えることによって遅延回
路の遅延素子として作用する論理ゲート素子のグループ
を選択することができるから、遅延回路3の遅延時間を
選択することができる。
FIG. 4 shows a third embodiment of an integrated circuit device having a delay circuit according to the present invention. In this embodiment, the delay time of the delay circuit 3 can be selected by the multiplexers M1, M2 and M3. One input A of the first multiplexer M1 is connected to the input terminal 1, its output is connected to one input A of the second multiplexer M2, and the output of the second multiplexer M2 is the third
Connected to one input A of the multiplexer M3 of
The output of the multiplexer M3 is connected to the output terminal 2. In the illustrated example, seven logic gate elements LG connected in series are divided into three groups of one, two and four by the multiplexers M1, M2 and M3, and the first group of logic gate elements LG is divided into three groups. Is connected between the input terminal 1 and the other input B of the first multiplexer M1, and the second group of logic gate elements LG is the output of the first multiplexer M1 and the other input of the second multiplexer M2. It is connected between B and the third
The logic gate element LG of the group includes the output B of the second multiplexer M2 and the other input B of the third multiplexer M3.
Is connected between. Therefore, each multiplexer M
By switching the inputs of M1, M2, and M3, a group of logic gate elements that act as delay elements of the delay circuit can be selected, so that the delay time of the delay circuit 3 can be selected.

【0019】この実施例においても各論理ゲート素子L
Gの出力側にはアナログスイッチ素子ANSを通じてコ
ンデンサCがそれぞれ接続されており、各アナログスイ
ッチ素子ANSをオンに設定することにより各論理ゲー
ト素子LGの出力側にコンデンサCを接続できるように
構成されている。従って、各マルチプレクサM1、M
2、M3によって選択される各論理ゲート素子グループ
の遅延時間のバラツキをアナログスイッチ素子ANSを
オンかオフの状態に設定することにより修正することが
できる。
Also in this embodiment, each logic gate element L
Capacitors C are connected to the output side of G through the analog switch elements ANS, respectively. By setting each analog switch element ANS to ON, the capacitor C can be connected to the output side of each logic gate element LG. ing. Therefore, each multiplexer M1, M
The variation of the delay time of each logic gate element group selected by 2 and M3 can be corrected by setting the analog switch element ANS to the ON or OFF state.

【0020】このように構成すると、例えば第1のマル
チプレクサM1の出力をその入力Bに接続し、残りの第
2、第3のマルチプレクサM2、M3の出力をその入力
Aに接続すると、1番目のグループの1個の論理ゲート
素子のみを選択することができ、また、第2のマルチプ
レクサM2の出力をその入力Bに接続し、残りの第1、
第3のマルチプレクサM1、M3の出力をその入力Aに
接続すると、2番目のグループの2個の論理ゲート素子
のみを選択することができ、また、第3のマルチプレク
サM3の出力をその入力Bに接続し、残りの第1、第2
のマルチプレクサM1、M2の出力をその入力Aに接続
すると、3番目のグループの4個の論理ゲート素子のみ
を選択することができ、以下同様にして第1及び第3グ
ループの論理ゲート素子の選択により5個の論理ゲート
素子を選択でき、第2及び第3グループの論理ゲート素
子の選択により6個の論理ゲート素子を選択でき、第
1、第2及び第3グループの論理ゲート素子の選択によ
り7個の論理ゲート素子を選択できる。つまり、論理ゲ
ート素子を1個づつ増加させることができるので遅延時
間を小刻みに増加させることができ、遅延時間の修正精
度を高めることができる。
With this arrangement, for example, if the output of the first multiplexer M1 is connected to its input B and the outputs of the remaining second and third multiplexers M2, M3 are connected to its input A, the first Only one logic gate element of the group can be selected and the output of the second multiplexer M2 is connected to its input B and the remaining first,
By connecting the outputs of the third multiplexer M1, M3 to its input A, it is possible to select only the two logic gate elements of the second group, and the output of the third multiplexer M3 to its input B. Connect the remaining first and second
If the outputs of the multiplexers M1, M2 of the above are connected to its input A, only four logic gate elements of the third group can be selected, and so on. Similarly, selection of the logic gate elements of the first and third groups. Can select 5 logic gate elements, select 6 logic gate elements by selecting the second and third group logic gate elements, and select 1st, 2nd and 3rd group logic gate elements by Seven logic gate elements can be selected. That is, since the number of logic gate elements can be increased one by one, the delay time can be increased little by little, and the correction accuracy of the delay time can be improved.

【0021】この実施例の場合にも論理ゲート素子LG
による遅延回路部本来の遅延時間を少な目に設定してお
けば、アナログスイッチ素子ANSをオンに設定するこ
とにより、マルチプレクサで選択された論理ゲート素子
LGの出力側にコンデンサCを接続して遅延時間を増加
させることができるから、目標とする遅延時間が得られ
るように修正することができる。
Also in the case of this embodiment, the logic gate element LG
If the original delay time of the delay circuit section is set to a small value, the analog switch element ANS is turned on, and the capacitor C is connected to the output side of the logic gate element LG selected by the multiplexer to delay the delay time. Can be increased so that it can be modified to obtain the target delay time.

【0022】図5はこの発明による遅延回路を備えた集
積回路装置の第4の実施例を示す。この実施例は、図4
に示した実施例において、各論理ゲート素子グループご
とにアナログスイッチ素子ANSをオンの状態とオフの
状態に設定できるように構成したものである。このよう
に各論理ゲート素子グループごとにアナログスイッチ素
子ANSのオン/オフ状態を設定できるように構成する
と、マルチプレクサで選択した各グループの論理ゲート
素子の出力側にのみコンデンサCを接続することができ
るから、遅延時間を目標値に近づける修正精度をより一
層高めることができる。
FIG. 5 shows a fourth embodiment of an integrated circuit device having a delay circuit according to the present invention. This embodiment is shown in FIG.
In the embodiment shown in FIG. 5, the analog switch element ANS can be set to an on state and an off state for each logic gate element group. If the configuration is such that the ON / OFF state of the analog switch element ANS can be set for each logic gate element group, the capacitor C can be connected only to the output side of the logic gate element of each group selected by the multiplexer. Therefore, it is possible to further improve the correction accuracy that brings the delay time closer to the target value.

【0023】上記各実施例においては極性反転形の論理
ゲート素子を使用して遅延回路部を構成した場合を例示
したが、周知のように極性非反転形の論理ゲート素子を
使用して遅延回路部を構成してもよい。遅延回路部の構
成はこの発明の要旨ではないので、論理ゲート回路を複
数個縦続接続した既知の種々の構成の遅延回路部を本発
明において使用することができる。例えば、図1に示す
第1の実施例において、図7を参照して前述した本出願
人の先願発明の特願平6−143950号に記載された
「タイミング信号発生回路」の場合のように極性非反転
形の多数個の論理ゲート素子LG1 〜LGn を使用して
遅延回路部を構成した場合には、図6に示すようにな
る。この図から明瞭なように、この発明の要旨とする回
路構成、即ち各論理ゲート素子の出力側にアナログスイ
ッチ素子を介してコンデンサを接続するという構成には
全く変更がない。なお、最終段の論理ゲート素子の出力
側にはコンデンサを接続しなくても遅延時間の修正が十
分に行える場合があるので、コンデンサは論理ゲート素
子の各段間にアナログスイッチ素子を介して接続される
だけでもよい。
In each of the above embodiments, the case where the delay circuit section is constructed by using the polarity reversal type logic gate element has been illustrated, but as is well known, the delay circuit is formed by using the polarity non-inversion type logic gate element. You may comprise a part. Since the structure of the delay circuit section is not the gist of the present invention, delay circuit sections of various known structures in which a plurality of logic gate circuits are connected in cascade can be used in the present invention. For example, in the first embodiment shown in FIG. 1, as in the case of the "timing signal generating circuit" described in Japanese Patent Application No. 6-143950 of the applicant's earlier application described above with reference to FIG. When a delay circuit section is constructed by using a large number of non-inverted type logic gate elements LG1 to LGn as shown in FIG. As is clear from this figure, there is no change in the circuit configuration which is the gist of the present invention, that is, the configuration in which a capacitor is connected to the output side of each logic gate element through an analog switch element. Note that the delay time may be sufficiently corrected without connecting a capacitor to the output side of the final stage logic gate element, so connect a capacitor between each stage of the logic gate element through an analog switch element. It may be done.

【0024】また、上記第3及び第4の実施例において
は、3個のマルチプレクサを使用して論理ゲート素子を
3つのグループに分割し、論理ゲート素子を1個、2
個、4個のように重み付けをした場合を例示したが、こ
れは、上述したように、論理ゲート素子を1個、2個、
3個、・・・のように1個づつ増加できるように構成し
た例を示したに過ぎない。従って、マルチプレクサの個
数や、マルチプレクサによって分割される各グループの
論理ゲート素子の個数等は必要に応じて適宜変更できる
ものである。また、図3に示す上記第2の実施例の遅延
時間修正回路3Bを上記第3又は第4の実施例に示され
たような構成にしてもよい。
Further, in the third and fourth embodiments, three multiplexers are used to divide the logic gate elements into three groups, and one logic gate element is used.
Although the case where the weighting is performed as shown in FIG.
This is merely an example in which the number is increased by one such as three. Therefore, the number of multiplexers, the number of logic gate elements of each group divided by the multiplexer, and the like can be appropriately changed as necessary. Further, the delay time correction circuit 3B of the second embodiment shown in FIG. 3 may be configured as shown in the third or fourth embodiment.

【0025】さらに、図1、図3或いは図6の実施例に
おいて、図5の実施例に示すようにアナログスイッチ素
子を複数のグループに分割し、各グループのアナログス
イッチ素子のみを独立にオンの状態とオフの状態に設定
できるように構成してもよい。この場合、アナログスイ
ッチ素子のグループ分けは、図5の実施例のように論理
ゲート素子及びコンデンサを1個、2個、3個、・・・
のように1個づつ増加できるように、1個、2個、4
個、・・・のように重み付けをした個数に分割してもよ
いし、1個づつに分けてもよいし、他の任意の個数づつ
にグループ分けしてもよい。
Furthermore, in the embodiment of FIG. 1, FIG. 3 or FIG. 6, the analog switch elements are divided into a plurality of groups as shown in the embodiment of FIG. 5, and only the analog switch elements of each group are turned on independently. It may be configured so that it can be set to a state and an off state. In this case, the analog switch elements are grouped into one, two, three, ...
So that you can increase one by one like 1, 2, 4,
The number may be divided into a weighted number such as ..., One may be divided, or another arbitrary number may be divided into groups.

【0026】[0026]

【発明の効果】以上説明したように、MOS・ICとし
て形成された論理ゲート素子を用いて遅延回路を構成す
る場合、その遅延時間はICの製造プロセスの違いによ
りバラツキを持つが、この発明を適用することにより、
遅延時間のバラツキを修正することができるから、全て
の遅延回路から希望する遅延時間又はそれに近い遅延時
間を得ることが可能となる。
As described above, when a delay circuit is constructed using logic gate elements formed as MOS ICs, the delay time varies depending on the manufacturing process of the IC. By applying
Since variations in delay time can be corrected, it is possible to obtain a desired delay time or a delay time close to that from all delay circuits.

【0027】その結果、例えば図7に示したように遅延
回路3の遅延時間を電源電圧の制御によって目標値に調
整する自動調整回路を具備するタイミング信号発生回路
を構成する場合、このタイミング信号発生回路に使用さ
れる遅延回路3の遅延時間のバラツキ量を小さくするこ
とができるから、自動調整回路の制御量を小さくするこ
とができる。よって、遅延回路3を構成する論理ゲート
素子に過大な電圧、或いは許容値より低い電圧を印加し
なくて済むため、ICの耐圧が劣化して信頼性が低下す
るようなことはなく、また、論理ゲート素子を安定に動
作させることができるという利点が得られる。
As a result, when a timing signal generating circuit having an automatic adjusting circuit for adjusting the delay time of the delay circuit 3 to a target value by controlling the power supply voltage as shown in FIG. Since the variation amount of the delay time of the delay circuit 3 used in the circuit can be reduced, the control amount of the automatic adjustment circuit can be reduced. Therefore, it is not necessary to apply an excessive voltage or a voltage lower than an allowable value to the logic gate element that constitutes the delay circuit 3, so that the withstand voltage of the IC is not deteriorated and the reliability is not lowered. The advantage that the logic gate element can be stably operated is obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明による遅延回路を備えた集積回路装置
の第1の実施例を示す回路接続図である。
FIG. 1 is a circuit connection diagram showing a first embodiment of an integrated circuit device having a delay circuit according to the present invention.

【図2】図1の集積回路装置に使用されたアナログスイ
ッチの構成を説明するための電気的接続図である。
FIG. 2 is an electrical connection diagram for explaining a configuration of an analog switch used in the integrated circuit device of FIG.

【図3】この発明による遅延回路を備えた集積回路装置
の第2の実施例を示す回路接続図である。
FIG. 3 is a circuit connection diagram showing a second embodiment of an integrated circuit device including a delay circuit according to the present invention.

【図4】この発明による遅延回路を備えた集積回路装置
の第3の実施例を示す回路接続図である。
FIG. 4 is a circuit connection diagram showing a third embodiment of an integrated circuit device having a delay circuit according to the present invention.

【図5】この発明による遅延回路を備えた集積回路装置
の第4の実施例を示す回路接続図である。
FIG. 5 is a circuit connection diagram showing a fourth embodiment of an integrated circuit device having a delay circuit according to the present invention.

【図6】図1の集積回路装置において遅延素子として極
性非反転形の論理ゲート素子を使用した変形例を示す回
路接続図である。
FIG. 6 is a circuit connection diagram showing a modified example in which a non-inverting logic gate element is used as a delay element in the integrated circuit device of FIG.

【図7】従来技術のタイミング信号発生回路の一例を説
明するための回路接続図である。
FIG. 7 is a circuit connection diagram for explaining an example of a conventional timing signal generation circuit.

【符号の説明】[Explanation of symbols]

1:入力端子 2:出力端子 3:遅延回路 3A:固定遅延回路 3B:遅延時間修正回路 LG1 〜LGn 、LG:論理ゲート素子 ANS1 〜ANSn 、ANS:アナログスイッチ素子 C1 〜Cn 、C:コンデンサ M1〜M3:マルチプレクサ 1: Input terminal 2: Output terminal 3: Delay circuit 3A: Fixed delay circuit 3B: Delay time correction circuit LG1 to LGn, LG: Logic gate element ANS1 to ANSn, ANS: Analog switch element C1 to Cn, C: Capacitor M1 M3: Multiplexer

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 複数個の論理ゲート素子を縦続接続し、
この論理ゲート素子の縦続接続段数に応じて所望の遅延
時間を得る遅延回路を備えた集積回路装置において、 上記縦続接続された論理ゲート素子の少なくとも各段間
に接続されたアナログスイッチ素子と、 上記アナログスイッチ素子にそれぞれ接続された容量素
子と、 上記アナログスイッチ素子をオン又はオフの状態に設定
して上記論理ゲート素子の各段間に上記容量素子を接続
した状態と接続しない状態を設定するためのオン/オフ
設定手段と、 を具備し、 上記論理ゲート素子の各段間に上記容量素子を接続した
状態と接続しない状態を設定することにより、上記各論
理ゲート素子における遅延時間を調整できるようにした
ことを特徴とする遅延回路を備えた集積回路装置。
1. A plurality of logic gate elements are cascade-connected,
In an integrated circuit device including a delay circuit that obtains a desired delay time according to the number of cascade-connected logic gate elements, an analog switch element connected between at least each stage of the cascade-connected logic gate elements, and To set the capacitance element connected to each analog switch element and the state where the analog switch element is turned on or off and the capacitance element is connected between each stage of the logic gate element and not connected. And an ON / OFF setting means for controlling the delay time in each logic gate element by setting a state in which the capacitance element is connected between each stage of the logic gate element and a state in which the capacitance element is not connected. An integrated circuit device having a delay circuit characterized by the above.
【請求項2】 上記各アナログスイッチ素子は、導電形
式を異にするMOS電界効果トランジスタを並列接続し
た構成のトランスファゲート回路であることを特徴とす
る請求項1に記載の集積回路装置。
2. The integrated circuit device according to claim 1, wherein each of the analog switch elements is a transfer gate circuit having a structure in which MOS field effect transistors having different conductivity types are connected in parallel.
【請求項3】 上記複数のアナログスイッチ素子を複数
のグループに分割し、各グループごとに別々にアナログ
スイッチ素子をオン又はオフの状態に設定できるように
したことを特徴とする請求項1に記載の集積回路装置。
3. The plurality of analog switch elements are divided into a plurality of groups, and the analog switch elements can be set to an on or off state separately for each group. Integrated circuit device.
【請求項4】 上記縦続接続された論理ゲート素子を複
数のグループに分割する少なくとも1つのマルチプレク
サをさらに含むことを特徴とする請求項1に記載の集積
回路装置。
4. The integrated circuit device according to claim 1, further comprising at least one multiplexer that divides the cascaded logic gate elements into a plurality of groups.
【請求項5】 上記オン/オフ設定手段により、上記マ
ルチプレクサによって分割された各グループの論理ゲー
ト素子に接続された上記アナログスイッチ素子のみを、
単独でオン又はオフの状態に設定できるようにし、各論
理ゲート素子グループごとに上記容量素子を接続した状
態と接続しない状態を設定できるようにしたことを特徴
とする請求項4に記載の集積回路装置。
5. Only the analog switch element connected to the logic gate element of each group divided by the multiplexer by the on / off setting means,
5. The integrated circuit according to claim 4, wherein each of the logic gate element groups can be individually set to an on or off state, and a state in which the capacitance element is connected and a state in which the capacitance element is not connected can be set. apparatus.
JP8100198A 1995-04-26 1996-04-22 Integrated circuit device provided with delay circuit Withdrawn JPH0918303A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8100198A JPH0918303A (en) 1995-04-26 1996-04-22 Integrated circuit device provided with delay circuit

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7-102210 1995-04-26
JP10221095 1995-04-26
JP8100198A JPH0918303A (en) 1995-04-26 1996-04-22 Integrated circuit device provided with delay circuit

Publications (1)

Publication Number Publication Date
JPH0918303A true JPH0918303A (en) 1997-01-17

Family

ID=26441269

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8100198A Withdrawn JPH0918303A (en) 1995-04-26 1996-04-22 Integrated circuit device provided with delay circuit

Country Status (1)

Country Link
JP (1) JPH0918303A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005159963A (en) * 2003-11-28 2005-06-16 Advantest Corp High frequency delay circuit, and testing apparatus
JPWO2006134837A1 (en) * 2005-06-17 2009-01-08 株式会社アドバンテスト Delay circuit, test apparatus, timing generator, test module, and electronic device
CN113810031A (en) * 2021-09-14 2021-12-17 中国兵器工业集团第二一四研究所苏州研发中心 Analog switch circuit with overvoltage protection

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005159963A (en) * 2003-11-28 2005-06-16 Advantest Corp High frequency delay circuit, and testing apparatus
JPWO2006134837A1 (en) * 2005-06-17 2009-01-08 株式会社アドバンテスト Delay circuit, test apparatus, timing generator, test module, and electronic device
JP4850176B2 (en) * 2005-06-17 2012-01-11 株式会社アドバンテスト Delay circuit, test apparatus, timing generator, test module, and electronic device
CN113810031A (en) * 2021-09-14 2021-12-17 中国兵器工业集团第二一四研究所苏州研发中心 Analog switch circuit with overvoltage protection

Similar Documents

Publication Publication Date Title
US5175452A (en) Programmable compensated digital delay circuit
US7728641B2 (en) Apparatus and method for outputting data of semiconductor memory apparatus
US7319351B2 (en) Delay generator with symmetric signal paths
US6525587B2 (en) Semiconductor integrated circuit device including a clock synchronous type logical processing circuit
JPH07202653A (en) Time delay circuit
KR20010060281A (en) Current switching circuitry
JPH05259845A (en) Delay line
US5185540A (en) Adjustable time constant circuit with constant capacitance and variable resistance
JP5298527B2 (en) Variable delay circuit and control method thereof
WO2006120246A1 (en) Voltage controlled current source device
US7576603B2 (en) Arrangement for canceling offset of an operational amplifier
JPH10247842A (en) Mos variable delay circuit and fine delay circuit
US7208991B2 (en) Digitally programmable delay circuit with process point tracking
KR20020067736A (en) Phase blender and a multi-phase generator using the same
WO2022213587A1 (en) High-linearity phase interpolation circuit
US7205802B1 (en) Apparatus and method for controlling a delay chain
KR100299906B1 (en) Interpolating circuit
JPH0918303A (en) Integrated circuit device provided with delay circuit
JP3183494B2 (en) Timing signal generation circuit
US6060939A (en) Digitally controlled differential delay line circuit and method of controlling same
KR100713604B1 (en) Digital circuit having a delay circuit for clock signal timing adjustment
US7667514B2 (en) Delay circuit and electronic device including delay circuit
CN111381654B (en) Load detection circuit, SOC system, and method for configuring load detection circuit
JPH08330921A (en) Variable delay circuit
JPH04910A (en) Delay circuit

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030701