JPH0897774A - 自己監視機能付き光端局装置 - Google Patents
自己監視機能付き光端局装置Info
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- JPH0897774A JPH0897774A JP6234913A JP23491394A JPH0897774A JP H0897774 A JPH0897774 A JP H0897774A JP 6234913 A JP6234913 A JP 6234913A JP 23491394 A JP23491394 A JP 23491394A JP H0897774 A JPH0897774 A JP H0897774A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/07—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems
- H04B10/075—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems using an in-service signal
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- Computer Networks & Wireless Communication (AREA)
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- Optical Communication System (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】
【目的】 光同期網における伝送路の終端に設けられる
光端局装置に関し、自己監視により、ネットワークに依
存せず独自に各機能のチェックを行う。 【構成】 シリアル電気信号の自局折り返しを行う高次
群ループバック部と、パラレル電気信号の自局折り返し
を行う低次群ループバック部と、受信装置と送信装置と
を接続し、それによって受信装置で受信した電気信号を
送信装置に直接折り返す自己ループ部と、高次群ループ
バック部と低次群ループバック部とのいずれか一方のル
ープバック部と、自己ループ部とを用いて、受信装置と
送信装置の各部に対して自己監視試験を行う自己監視制
御部を備える。
光端局装置に関し、自己監視により、ネットワークに依
存せず独自に各機能のチェックを行う。 【構成】 シリアル電気信号の自局折り返しを行う高次
群ループバック部と、パラレル電気信号の自局折り返し
を行う低次群ループバック部と、受信装置と送信装置と
を接続し、それによって受信装置で受信した電気信号を
送信装置に直接折り返す自己ループ部と、高次群ループ
バック部と低次群ループバック部とのいずれか一方のル
ープバック部と、自己ループ部とを用いて、受信装置と
送信装置の各部に対して自己監視試験を行う自己監視制
御部を備える。
Description
【０００１】
【産業上の利用分野】この発明は、光同期網における伝
送路の終端に設けられる光伝送路終端装置、いわゆる光
端局装置に関する。
送路の終端に設けられる光伝送路終端装置、いわゆる光
端局装置に関する。
【０００２】
【従来の技術】近年、光ファイバーの発達により、光通
信ネットワークが急速に拡大されてきている。また、光
ファイバーの特性向上により、より高速度の通信への要
求が高まっており、それに伴い、光端局装置も、より高
機能なものが要求されてきている。
信ネットワークが急速に拡大されてきている。また、光
ファイバーの特性向上により、より高速度の通信への要
求が高まっており、それに伴い、光端局装置も、より高
機能なものが要求されてきている。
【０００３】このため、従来よりも高機能、高集積化し
た装置の設置及び保守において、細部のチェックが困難
となりつつあり、装置の立ち上げや保守に多くの時間や
労力を必要としている。
た装置の設置及び保守において、細部のチェックが困難
となりつつあり、装置の立ち上げや保守に多くの時間や
労力を必要としている。
【０００４】従来のこの種の光端局装置においては、装
置の立ち上げや保守に際しては、光ファイバーケーブル
の自局折り返しによる主な機能のみの簡単な確認を行う
か、光端局装置２台による対向試験（Test）により確認
を行うか、あるいは専用治具を接続して機能の確認を行
っていた。
置の立ち上げや保守に際しては、光ファイバーケーブル
の自局折り返しによる主な機能のみの簡単な確認を行う
か、光端局装置２台による対向試験（Test）により確認
を行うか、あるいは専用治具を接続して機能の確認を行
っていた。
【０００５】
【発明が解決しようとする課題】ところが、伝送速度の
高速化に伴って装置の高集積化が進んだため、装置全体
の機能を確認するには、装置の各機能を単体（例えばプ
リント板、モジュール、ＬＳＩ等）毎に別々の治具を用
いて確認する必要が生じてきた。しかし、装置の各機能
を単体毎にチェックすることは装置を分解することとな
り、現実的な方法ではない。また、多大な時間と労力を
必要とする。
高速化に伴って装置の高集積化が進んだため、装置全体
の機能を確認するには、装置の各機能を単体（例えばプ
リント板、モジュール、ＬＳＩ等）毎に別々の治具を用
いて確認する必要が生じてきた。しかし、装置の各機能
を単体毎にチェックすることは装置を分解することとな
り、現実的な方法ではない。また、多大な時間と労力を
必要とする。
【０００６】このように、従来の光端局装置では、高機
能、高集積化が進んだため、装置の立ち上げや保守に際
して、装置内の細部にわたる機能のチェックができない
という問題があった。
能、高集積化が進んだため、装置の立ち上げや保守に際
して、装置内の細部にわたる機能のチェックができない
という問題があった。
【０００７】この発明は、このような事情を考慮してな
されたもので、ネットワークに依存せず、かつ装置を分
解することなく、従来できなかった光端局装置の機能お
よび性能のチェックを行うことにより、光端局装置の立
ち上げや保守にかかる時間および労力を大幅に縮減する
ようにした光端局装置を提供するものである。
されたもので、ネットワークに依存せず、かつ装置を分
解することなく、従来できなかった光端局装置の機能お
よび性能のチェックを行うことにより、光端局装置の立
ち上げや保守にかかる時間および労力を大幅に縮減する
ようにした光端局装置を提供するものである。
【０００８】
【課題を解決するための手段および作用】この発明は、
光信号を受信して電気信号に変換する光／電気変換部、
その変換された電気信号をパラレルに変換するＳ／Ｐ変
換部、および、パラレルの電気信号が正常信号であるの
か否かを検出した後、低次の信号に分離して出力する信
号状態検出部からなる受信手段と、低次の電気信号に対
してクロックの乗り換えを行って、高次の信号に多重す
る信号生成部、信号生成部によって生成された電気信号
をシリアルに変換するＰ／Ｓ変換部、および、シリアル
の電気信号を光信号に変換して送信する電気／光変換部
からなる送信手段と、受信手段と送信手段を作動させる
ためのシステムクロックを発生するシステムクロック生
成部と、受信手段と送信手段の制御および警報監視を行
う監視制御部と、受信手段、送信手段、システムクロッ
ク生成部および監視制御部に電源を供給する電源部から
なる光端局装置であって、送信手段のＰ／Ｓ変換部と受
信手段のＳ／Ｐ変換部とを接続し、それによってシリア
ル電気信号の自局折り返しを行う高次群ループバック部
と、送信手段の信号生成部と受信手段の信号状態検出部
とを接続し、それによってパラレル電気信号の自局折り
返しを行う低次群ループバック部と、受信手段の信号状
態検出部と送信手段の信号生成部とを接続し、それによ
って受信手段で受信した電気信号を送信手段に直接折り
返す自己ループ部と、高次群ループバック部と低次群ル
ープバック部とのいずれか一方のループバック部と、自
己ループ部とを用いて、受信手段と送信手段の各部に対
して自己監視試験を行う自己監視制御部を備えてなる自
己監視機能付き光端局装置である。
光信号を受信して電気信号に変換する光／電気変換部、
その変換された電気信号をパラレルに変換するＳ／Ｐ変
換部、および、パラレルの電気信号が正常信号であるの
か否かを検出した後、低次の信号に分離して出力する信
号状態検出部からなる受信手段と、低次の電気信号に対
してクロックの乗り換えを行って、高次の信号に多重す
る信号生成部、信号生成部によって生成された電気信号
をシリアルに変換するＰ／Ｓ変換部、および、シリアル
の電気信号を光信号に変換して送信する電気／光変換部
からなる送信手段と、受信手段と送信手段を作動させる
ためのシステムクロックを発生するシステムクロック生
成部と、受信手段と送信手段の制御および警報監視を行
う監視制御部と、受信手段、送信手段、システムクロッ
ク生成部および監視制御部に電源を供給する電源部から
なる光端局装置であって、送信手段のＰ／Ｓ変換部と受
信手段のＳ／Ｐ変換部とを接続し、それによってシリア
ル電気信号の自局折り返しを行う高次群ループバック部
と、送信手段の信号生成部と受信手段の信号状態検出部
とを接続し、それによってパラレル電気信号の自局折り
返しを行う低次群ループバック部と、受信手段の信号状
態検出部と送信手段の信号生成部とを接続し、それによ
って受信手段で受信した電気信号を送信手段に直接折り
返す自己ループ部と、高次群ループバック部と低次群ル
ープバック部とのいずれか一方のループバック部と、自
己ループ部とを用いて、受信手段と送信手段の各部に対
して自己監視試験を行う自己監視制御部を備えてなる自
己監視機能付き光端局装置である。
【０００９】この発明によれば、光端局装置内に、高次
群ループバック部と低次群ループバック部と自己ループ
部と自己監視制御部を組み込んで、光端局装置内で、受
信手段と送信手段の各部の機能を試験するようにしたの
で、外部のネットワークに依存せず、かつ装置を分解す
ることなく、各部の機能をチェックすることができ、光
端局装置の立ち上げや保守にかかる時間および労力を大
幅に縮減することが可能となる。
群ループバック部と低次群ループバック部と自己ループ
部と自己監視制御部を組み込んで、光端局装置内で、受
信手段と送信手段の各部の機能を試験するようにしたの
で、外部のネットワークに依存せず、かつ装置を分解す
ることなく、各部の機能をチェックすることができ、光
端局装置の立ち上げや保守にかかる時間および労力を大
幅に縮減することが可能となる。
【００１０】上記構成においては、送信手段のＰ／Ｓ変
換部と高次群ループバック部との間に、Ｐ／Ｓ変換部に
よって変換された信号を１ビット分シフトさせるビット
シフタ部を設けることが好ましく、これにより、同期検
出および解除の試験を容易に行うことができる。
換部と高次群ループバック部との間に、Ｐ／Ｓ変換部に
よって変換された信号を１ビット分シフトさせるビット
シフタ部を設けることが好ましく、これにより、同期検
出および解除の試験を容易に行うことができる。
【００１１】また、上記構成においては、送信手段の信
号生成部と低次群ループバック部との間に、信号生成部
によって生成された信号に対して信号の入れ替えを行う
配列変換部を設けることが好ましく、これにより、並列
信号の同期試験を容易に行うことができる。
号生成部と低次群ループバック部との間に、信号生成部
によって生成された信号に対して信号の入れ替えを行う
配列変換部を設けることが好ましく、これにより、並列
信号の同期試験を容易に行うことができる。
【００１２】さらに、上記構成においては、自己監視制
御部による自己監視試験が、電源の立ち上げ時に自動的
に開始されるか、あるいは監視制御部により任意の時期
に開始されることが好ましく、これにより、常時、ある
いは任意の時に装置の試験を行うことができるので、装
置をより良い状態で使用することが可能となり、保守も
容易となる。
御部による自己監視試験が、電源の立ち上げ時に自動的
に開始されるか、あるいは監視制御部により任意の時期
に開始されることが好ましく、これにより、常時、ある
いは任意の時に装置の試験を行うことができるので、装
置をより良い状態で使用することが可能となり、保守も
容易となる。
【００１３】そして、上記構成においては、自己監視制
御部による自己監視試験中は、送信手段からの光出力が
停止されることが好ましく、これにより、保守者へのレ
ーザー光線による安全性を確保することができる。
御部による自己監視試験中は、送信手段からの光出力が
停止されることが好ましく、これにより、保守者へのレ
ーザー光線による安全性を確保することができる。
【００１４】また、上記構成においては、自己監視制御
部による自己監視試験が、高次群ループバック部を用い
た試験から低次群ループバック部を用いた試験へと順次
行われることが好ましく、これにより、各部の故障診断
に際して、高次群から低次群へと段階を経て故障個所を
絞ることができる。
部による自己監視試験が、高次群ループバック部を用い
た試験から低次群ループバック部を用いた試験へと順次
行われることが好ましく、これにより、各部の故障診断
に際して、高次群から低次群へと段階を経て故障個所を
絞ることができる。
【００１５】さらに、上記構成においては、自己監視制
御部による自己監視試験の試験状態および試験結果を表
示する表示部を備えることが好ましく、これにより、試
験前、試験中、試験正常終了、試験異常終了等を表示す
ることができる。
御部による自己監視試験の試験状態および試験結果を表
示する表示部を備えることが好ましく、これにより、試
験前、試験中、試験正常終了、試験異常終了等を表示す
ることができる。
【００１６】そして、上記構成においては、自己監視制
御部による自己監視試験において、システムクロック生
成部から発生されるシステムクロックの周波数を速くす
ることにより、動作マージンの余裕度をチェックするこ
とが好ましい。
御部による自己監視試験において、システムクロック生
成部から発生されるシステムクロックの周波数を速くす
ることにより、動作マージンの余裕度をチェックするこ
とが好ましい。
【００１７】また、上記構成においては、自己監視制御
部による自己監視試験において、電源部から供給される
電源の電圧を変動させることにより、動作マージンの余
裕度をチェックすることが好ましい。
部による自己監視試験において、電源部から供給される
電源の電圧を変動させることにより、動作マージンの余
裕度をチェックすることが好ましい。
【００１８】さらに、上記構成においては、受信手段と
送信手段が複数のチャネルからなり、自己監視制御部に
よる自己監視試験において、それらの複数のチャネルを
タンデム接続し、そのタンデム接続したチャネルにＰＮ
信号を通すことにより、各チャネルの試験を行うことが
好ましく、これにより、複数のチャネルを一度にチェッ
クすることが可能となる。
送信手段が複数のチャネルからなり、自己監視制御部に
よる自己監視試験において、それらの複数のチャネルを
タンデム接続し、そのタンデム接続したチャネルにＰＮ
信号を通すことにより、各チャネルの試験を行うことが
好ましく、これにより、複数のチャネルを一度にチェッ
クすることが可能となる。
【００１９】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【００２０】図１はこの発明による自己監視機能付き光
端局装置の一実施例の構成を示すブロック図である。ま
ず、この図における各ブロックの説明を行う。１は光／
電気変換部であり、光信号（ＯＣｎ）を電気信号（ＳＴ
Ｓ−ｎ）に変換する。２はＳ／Ｐ変換部であり、ＳＴＳ
−ｎの高速電気信号をシリアル・パラレル変換して低速
の並列信号とし、以降の処理において低速動作素子の使
用を可能とする。
端局装置の一実施例の構成を示すブロック図である。ま
ず、この図における各ブロックの説明を行う。１は光／
電気変換部であり、光信号（ＯＣｎ）を電気信号（ＳＴ
Ｓ−ｎ）に変換する。２はＳ／Ｐ変換部であり、ＳＴＳ
−ｎの高速電気信号をシリアル・パラレル変換して低速
の並列信号とし、以降の処理において低速動作素子の使
用を可能とする。
【００２１】３は信号断（ロスオブシグナル：Loss Of
Sigal ）検出部であり、受信信号が断（ＬＯＳ：Loss O
f Sigal ）状態であることを検出する。４はｎ並列同期
検出部であり、Ｓ／Ｐ変換部２で並列化された受信信号
に対しフレームパターン検出によりフレーム同期をと
る。
Sigal ）検出部であり、受信信号が断（ＬＯＳ：Loss O
f Sigal ）状態であることを検出する。４はｎ並列同期
検出部であり、Ｓ／Ｐ変換部２で並列化された受信信号
に対しフレームパターン検出によりフレーム同期をと
る。
【００２２】５は同期外れ（ロスオブフレーム：Loss O
f Frame ）警報（アラーム：Alarm）検出部であり、ｎ
並列同期検出部４でのフレーム同期検出における同期外
れ（ＬＯＦ：Loss Of Frame ）警報を検出する。６はオ
ーバーヘッドドロップ（ＯＨDROP ）・終端部である。
このオーバーヘッドドロップ・終端部は、オーバーヘッ
ドドロップ（ＯＨ ＤＲＯＰ）部からなり、ＳＴＳ−ｎ
フレームフォーマット中のＳＯＨ（セクションオーバー
ヘッド：Section Over Head）信号を抽出する。
f Frame ）警報（アラーム：Alarm）検出部であり、ｎ
並列同期検出部４でのフレーム同期検出における同期外
れ（ＬＯＦ：Loss Of Frame ）警報を検出する。６はオ
ーバーヘッドドロップ（ＯＨDROP ）・終端部である。
このオーバーヘッドドロップ・終端部は、オーバーヘッ
ドドロップ（ＯＨ ＤＲＯＰ）部からなり、ＳＴＳ−ｎ
フレームフォーマット中のＳＯＨ（セクションオーバー
ヘッド：Section Over Head）信号を抽出する。
【００２３】７は伝送路警報検出部であり、エラーメジ
ャー／マイナー（ＥＲＲ ＭＡＪ／ＭＩＮ：Error Majo
r/Minor ）、ラインアラームインジケーションシグナル
（ＬＡＩＳ： Line Alarm Indication Signal ）、およ
びファーエンドレシーブフェイラー（ＦＥＲＦ：Far En
d Receive Failure ）警報の各検出を行う検出部から構
成される。８はＰＴＲ（ポインター：Pointer ）監視部
であり、ＳＯＨ中のＨ１，Ｈ２バイトによるＶＣ（Virt
ual Container）先頭タイミングの検出および監視を行
う。
ャー／マイナー（ＥＲＲ ＭＡＪ／ＭＩＮ：Error Majo
r/Minor ）、ラインアラームインジケーションシグナル
（ＬＡＩＳ： Line Alarm Indication Signal ）、およ
びファーエンドレシーブフェイラー（ＦＥＲＦ：Far En
d Receive Failure ）警報の各検出を行う検出部から構
成される。８はＰＴＲ（ポインター：Pointer ）監視部
であり、ＳＯＨ中のＨ１，Ｈ２バイトによるＶＣ（Virt
ual Container）先頭タイミングの検出および監視を行
う。
【００２４】９はパス警報検出部であり、ＬＯＰ（Loss
of Pointer）、ＰＡＩＳ（Path Alarm Indication Sig
nal）、ＵＮＥＱ（UNEQuipment ）警報の各検出を行う
検出部から構成される。１０は信号分離部であり、ＳＴ
Ｓ−ｎ信号をＳＴＳ−１相当の信号（ＳＰＥ信号）毎に
分離する。
of Pointer）、ＰＡＩＳ（Path Alarm Indication Sig
nal）、ＵＮＥＱ（UNEQuipment ）警報の各検出を行う
検出部から構成される。１０は信号分離部であり、ＳＴ
Ｓ−ｎ信号をＳＴＳ−１相当の信号（ＳＰＥ信号）毎に
分離する。
【００２５】上記の光／電気変換部１、Ｓ／Ｐ変換部
２、信号断警報検出部３、ｎ並列同期検出部４、同期外
れ警報検出部５、オーバーヘッドドロップ・終端部６、
伝送路警報検出部７、ＰＴＲ監視部８、パス警報検出部
９および信号分離部１０から受信装置が構成される。
２、信号断警報検出部３、ｎ並列同期検出部４、同期外
れ警報検出部５、オーバーヘッドドロップ・終端部６、
伝送路警報検出部７、ＰＴＲ監視部８、パス警報検出部
９および信号分離部１０から受信装置が構成される。
【００２６】１１はＰＴＲ処理部でありＳＰＥ信号ごと
に送信ＣＬＫ（クロック：clock ）に乗り換えを行うと
ともに、ポインター値の変更を行う。１２は信号多重部
であり、ＳＥＰ信号をＳＴＳ−ｎ信号に変換する。１３
はＯＨ（オーバーヘッド：Over Head ）処理部であり、
後述するＳＯＨ信号の挿入を行うＯＨ挿入（ＯＨ ＩＮ
Ｓ）部とパリティの演算を行うパリティ演算部から主と
して構成されている。１４はＯＨ生成部であり、ＳＯＨ
信号を生成する。
に送信ＣＬＫ（クロック：clock ）に乗り換えを行うと
ともに、ポインター値の変更を行う。１２は信号多重部
であり、ＳＥＰ信号をＳＴＳ−ｎ信号に変換する。１３
はＯＨ（オーバーヘッド：Over Head ）処理部であり、
後述するＳＯＨ信号の挿入を行うＯＨ挿入（ＯＨ ＩＮ
Ｓ）部とパリティの演算を行うパリティ演算部から主と
して構成されている。１４はＯＨ生成部であり、ＳＯＨ
信号を生成する。
【００２７】１５はＰ／Ｓ変換部であり、パラレル・シ
リアル変換を行って、並列低速信号をＳＴＳ−ｎの高速
信号（シリアル信号）に変換する。１６は電気／光変換
部であり、ＳＴＳ−ｎの電気信号をＯＣ−ｎの光信号に
変換する。上記のＰＴＲ処理部１１、信号多重部１２、
ＯＨ処理部１３、ＯＨ生成部１４、Ｐ／Ｓ変換部１５お
よび電気／光変換部１６から送信装置が構成される。
リアル変換を行って、並列低速信号をＳＴＳ−ｎの高速
信号（シリアル信号）に変換する。１６は電気／光変換
部であり、ＳＴＳ−ｎの電気信号をＯＣ−ｎの光信号に
変換する。上記のＰＴＲ処理部１１、信号多重部１２、
ＯＨ処理部１３、ＯＨ生成部１４、Ｐ／Ｓ変換部１５お
よび電気／光変換部１６から送信装置が構成される。
【００２８】１７はシステムクロック生成部であり、受
信装置と送信装置からなる装置を作動させるためのシス
テムクロックを発生する。１８は監視制御部であり、受
信装置と送信装置からなる装置の制御や警報監視をマイ
クロコンピュータにより行う。１９は電源部であり、受
信装置と送信装置からなる装置全体に電源を供給する。
信装置と送信装置からなる装置を作動させるためのシス
テムクロックを発生する。１８は監視制御部であり、受
信装置と送信装置からなる装置の制御や警報監視をマイ
クロコンピュータにより行う。１９は電源部であり、受
信装置と送信装置からなる装置全体に電源を供給する。
【００２９】２０は高次群ループバック（LOOP BACK）
部であり、ＳＴＳ−ｎの高速信号用の自局折り返しを可
能とする。２１はＰ／Ｓ変換部１５と電気／光変換部１
６との間に設けられたビット（bit ）シフタ部であり、
Ｐ／Ｓ変換部１５によって変換された信号を１ビット分
シフトさせることにより、ＳＴＳ−ｎの高速信号に対
し、１ビット分のビットずれを発生させる。
部であり、ＳＴＳ−ｎの高速信号用の自局折り返しを可
能とする。２１はＰ／Ｓ変換部１５と電気／光変換部１
６との間に設けられたビット（bit ）シフタ部であり、
Ｐ／Ｓ変換部１５によって変換された信号を１ビット分
シフトさせることにより、ＳＴＳ−ｎの高速信号に対
し、１ビット分のビットずれを発生させる。
【００３０】２２は低次群ループバック部であり、ＳＴ
Ｓ−ｎの並列信号に対し、自局折り返しを可能とする。
２３はＯＨ処理部１３とＰ／Ｓ変換部１５との間に設け
られた配列変換部であり、ＯＨ処理部１３によってＯＨ
の付加された並列信号に対してフレームパターンの異な
る信号に入れ替えるという信号の入れ替えを行う。
Ｓ−ｎの並列信号に対し、自局折り返しを可能とする。
２３はＯＨ処理部１３とＰ／Ｓ変換部１５との間に設け
られた配列変換部であり、ＯＨ処理部１３によってＯＨ
の付加された並列信号に対してフレームパターンの異な
る信号に入れ替えるという信号の入れ替えを行う。
【００３１】２４は自己ループ部であり、受信装置から
出力された信号が送信装置に送られるように受信装置と
送信装置とを接続し、それによってＳＰＥ信号に対し折
り返し機能を行う。
出力された信号が送信装置に送られるように受信装置と
送信装置とを接続し、それによってＳＰＥ信号に対し折
り返し機能を行う。
【００３２】２５は自己監視制御部であり、高次群ルー
プバック部２０と低次群ループバック部２２とのいずれ
か一方のループバック部と自己ループ部２４とを用い
て、受信装置と送信装置の各部（各ブロック）の機能に
対して自己監視試験の制御を行う。
プバック部２０と低次群ループバック部２２とのいずれ
か一方のループバック部と自己ループ部２４とを用い
て、受信装置と送信装置の各部（各ブロック）の機能に
対して自己監視試験の制御を行う。
【００３３】２６は自己監視結果表示部であり、自己監
視制御部２５の自己監視試験における試験結果を、例え
ばＬＥＤのようなランプにより表示する。この自己監視
結果表示部２６により、試験前、試験中、試験の正常終
了、試験の異常終了などの各状態を表示する。
視制御部２５の自己監視試験における試験結果を、例え
ばＬＥＤのようなランプにより表示する。この自己監視
結果表示部２６により、試験前、試験中、試験の正常終
了、試験の異常終了などの各状態を表示する。
【００３４】自己監視制御部２５による光端局装置の自
己監視試験は、電源の立ち上げ時に自動的に開始され
る。この自己監視試験は、監視制御部１８からの指示に
より、任意の時期に開始されてもよい。受信装置と送信
装置の各部の機能のチェックが正常に終了した場合、つ
まり自己監視試験が正常に終了した場合には、通常状態
に復帰する。
己監視試験は、電源の立ち上げ時に自動的に開始され
る。この自己監視試験は、監視制御部１８からの指示に
より、任意の時期に開始されてもよい。受信装置と送信
装置の各部の機能のチェックが正常に終了した場合、つ
まり自己監視試験が正常に終了した場合には、通常状態
に復帰する。
【００３５】自己監視制御部２５による光端局装置の自
己監視試験中は、電気／光変換部１６から出力される光
信号は停止される。これにより、保守者へのレーザー光
線による安全性を確保できる。
己監視試験中は、電気／光変換部１６から出力される光
信号は停止される。これにより、保守者へのレーザー光
線による安全性を確保できる。
【００３６】図２は自己監視制御部２５の構成を示すブ
ロック図である。図中、３１は試験制御用カウンターで
あり、高次群側から低次群側における試験（Test）する
べき各ブロックの試験時間を計測する。
ロック図である。図中、３１は試験制御用カウンターで
あり、高次群側から低次群側における試験（Test）する
べき各ブロックの試験時間を計測する。
【００３７】３２は試験制御信号生成部であり、試験制
御用カウンター３１の値に基づき、各ブロックに対して
試験制御信号を送る。すなわち、高次群側から各ブロッ
クに対して、試験の開始、終了信号を送る。また、ルー
プバックを必要とする機能の試験においては、ループバ
ック制御用の信号を生成する。３３は試験結果ラッチ回
路であり、各ブロックの試験において、試験制御用カウ
ンター３１からのラッチタイミング信号により試験結果
を保持する。
御用カウンター３１の値に基づき、各ブロックに対して
試験制御信号を送る。すなわち、高次群側から各ブロッ
クに対して、試験の開始、終了信号を送る。また、ルー
プバックを必要とする機能の試験においては、ループバ
ック制御用の信号を生成する。３３は試験結果ラッチ回
路であり、各ブロックの試験において、試験制御用カウ
ンター３１からのラッチタイミング信号により試験結果
を保持する。
【００３８】自己監視制御部２５では、前述したよう
に、電源オン（POWER ON）直後か、あるいは任意の時期
に監視制御部１８からの指示により、試験制御信号生成
部３２によって、高次群から各ブロックに対して試験開
始信号を送出し、Ｔ1時間後に試験終了信号を送出す
る。また、試験するブロックが複数ブロックで構成され
るならば、それと同時にループバック信号をＴ1時間送
出する。
に、電源オン（POWER ON）直後か、あるいは任意の時期
に監視制御部１８からの指示により、試験制御信号生成
部３２によって、高次群から各ブロックに対して試験開
始信号を送出し、Ｔ1時間後に試験終了信号を送出す
る。また、試験するブロックが複数ブロックで構成され
るならば、それと同時にループバック信号をＴ1時間送
出する。
【００３９】そして、試験結果ラッチ回路３３により、
試験制御信号生成部３２からのタイミング信号で試験結
果をラッチし、再び次のブロックへ試験開始、終了信号
を送り、これを繰り返す。
試験制御信号生成部３２からのタイミング信号で試験結
果をラッチし、再び次のブロックへ試験開始、終了信号
を送り、これを繰り返す。
【００４０】試験結果は、試験結果ラッチ回路３３によ
り全ての試験の論理和がとられ、外部ピンより、あるい
は監視制御部１８を介して外部に通知される。このよう
に、機能毎に、かつ高次群から試験を行うことにより、
個別機能の試験を効率的に行うことができる。
り全ての試験の論理和がとられ、外部ピンより、あるい
は監視制御部１８を介して外部に通知される。このよう
に、機能毎に、かつ高次群から試験を行うことにより、
個別機能の試験を効率的に行うことができる。
【００４１】図３は試験制御信号生成部３２から出力さ
れる試験制御信号のタイミングを示すタイミングチャー
トである。この図に示すように、自己監視制御部２５で
は、試験制御信号生成部３２から試験開始信号を送出
し、Ｔ1時間後に終了信号を送出する。また、試験する
ブロックが複数ブロックで構成されるならば、ループバ
ック信号をＴ1時間送出する。そして、試験結果ラッチ
回路３３で試験結果をラッチし、次のブロックへ試験開
始、終了信号を送り、これを繰り返す。
れる試験制御信号のタイミングを示すタイミングチャー
トである。この図に示すように、自己監視制御部２５で
は、試験制御信号生成部３２から試験開始信号を送出
し、Ｔ1時間後に終了信号を送出する。また、試験する
ブロックが複数ブロックで構成されるならば、ループバ
ック信号をＴ1時間送出する。そして、試験結果ラッチ
回路３３で試験結果をラッチし、次のブロックへ試験開
始、終了信号を送り、これを繰り返す。
【００４２】図４はマスタクロックの周波数を速くして
内部動作マージンの余裕度をチェックするための回路を
示すブロック図である。自己監視制御部２５による自己
監視試験においては、システムクロック生成部１７から
発生されるマスタクロックの周波数を速くすることによ
り、内部動作マージンの余裕度をチェックする。
内部動作マージンの余裕度をチェックするための回路を
示すブロック図である。自己監視制御部２５による自己
監視試験においては、システムクロック生成部１７から
発生されるマスタクロックの周波数を速くすることによ
り、内部動作マージンの余裕度をチェックする。
【００４３】この図に示すように、ＳＥＬ（セレクタ：
Selector）３５は、自己監視制御部２５から試験開始信
号ａ１を受け取ると、クロックの出力を、通常のリファ
レンスクロックａ２から試験用リファレンスクロックａ
３に切り換える。試験用リファレンスクロックａ３の周
波数は、通常のリファレンスクロックａ２の周波数より
も約１０％〜２０％速く設定している。
Selector）３５は、自己監視制御部２５から試験開始信
号ａ１を受け取ると、クロックの出力を、通常のリファ
レンスクロックａ２から試験用リファレンスクロックａ
３に切り換える。試験用リファレンスクロックａ３の周
波数は、通常のリファレンスクロックａ２の周波数より
も約１０％〜２０％速く設定している。
【００４４】試験用リファレンスクロックａ３をＰＣ
（フェーズコンパレータ：Phase Comparator）３６に入
力し、ＬＰＦ（ローパスフィルタ：Low Pass Filter ）
３７を通してＶＣＸＯ（ボルテージコントロールクリス
タルオシレータ：Voltage Control Crystal Oscillato
r）３８の周波数を調整する。
（フェーズコンパレータ：Phase Comparator）３６に入
力し、ＬＰＦ（ローパスフィルタ：Low Pass Filter ）
３７を通してＶＣＸＯ（ボルテージコントロールクリス
タルオシレータ：Voltage Control Crystal Oscillato
r）３８の周波数を調整する。
【００４５】調整されたマスタクロックａ４は高い周波
数であり、この高い周波数のマスタクロックａ４を用い
て動作マージンチェック部３９において試験を行う。こ
の試験において、動作マージンチェック部３９で異常と
診断すれば、動作マージンが取れていないと判断し、動
作マージンチェック部３９は、この結果の判定信号ａ５
を自己監視制御部２５に通知する。また、正常と診断す
れば、動作マージンが取れていると判断し、この結果の
判定信号ａ５を自己監視制御部２５に通知する。このよ
うにして、試験時にマスタクロックの周波数を速くする
ことにより、動作マージンの余裕度をチェックする。
数であり、この高い周波数のマスタクロックａ４を用い
て動作マージンチェック部３９において試験を行う。こ
の試験において、動作マージンチェック部３９で異常と
診断すれば、動作マージンが取れていないと判断し、動
作マージンチェック部３９は、この結果の判定信号ａ５
を自己監視制御部２５に通知する。また、正常と診断す
れば、動作マージンが取れていると判断し、この結果の
判定信号ａ５を自己監視制御部２５に通知する。このよ
うにして、試験時にマスタクロックの周波数を速くする
ことにより、動作マージンの余裕度をチェックする。
【００４６】図５は電源電圧を変動させて内部動作マー
ジンの余裕度をチェックするための回路を示すブロック
図である。自己監視制御部２５による自己監視試験にお
いては、電源部１９の電源電圧を高く、あるいは低く設
定することにより、内部動作マージンの余裕度をチェッ
クする。
ジンの余裕度をチェックするための回路を示すブロック
図である。自己監視制御部２５による自己監視試験にお
いては、電源部１９の電源電圧を高く、あるいは低く設
定することにより、内部動作マージンの余裕度をチェッ
クする。
【００４７】この図に示すように、電源部１９から出力
される通常電圧ｂ１をリファレンス電圧生成部４１とＡ
ＤＤ（加算：Adder)部に入力する。リファレンス電圧生
成部４１では電源部１９から入力された通常電圧ｂ１か
らリファレンス電圧ｂ２を生成し、これをＡＤＤ部４２
に入力する。ＡＤＤ部４２は、自己監視制御部２５から
試験開始信号ｂ３を受け取ると、ＡＤＤ部４２にて、通
常電圧ｂ１にリファレンス電圧ｂ２を加算し、変動電圧
ｂ４を生成する。この変動電圧ｂ４を動作マージンチェ
ック部４３に入力し、異常が無いかどうかの試験を行
う。この試験において、動作マージンチェック部４３で
異常と診断すれば、動作マージンが取れていないと判断
し、動作マージンチェック部４３は、この結果の判定信
号ｂ５を自己監視制御部２５に通知する。また、正常と
診断すれば、動作マージンが取れていると判断し、この
結果の判定信号ｂ５を自己監視制御部２５に通知する。
このようにして、試験時に電源電圧を変動させることに
より、動作マージンの余裕度をチェックする。
される通常電圧ｂ１をリファレンス電圧生成部４１とＡ
ＤＤ（加算：Adder)部に入力する。リファレンス電圧生
成部４１では電源部１９から入力された通常電圧ｂ１か
らリファレンス電圧ｂ２を生成し、これをＡＤＤ部４２
に入力する。ＡＤＤ部４２は、自己監視制御部２５から
試験開始信号ｂ３を受け取ると、ＡＤＤ部４２にて、通
常電圧ｂ１にリファレンス電圧ｂ２を加算し、変動電圧
ｂ４を生成する。この変動電圧ｂ４を動作マージンチェ
ック部４３に入力し、異常が無いかどうかの試験を行
う。この試験において、動作マージンチェック部４３で
異常と診断すれば、動作マージンが取れていないと判断
し、動作マージンチェック部４３は、この結果の判定信
号ｂ５を自己監視制御部２５に通知する。また、正常と
診断すれば、動作マージンが取れていると判断し、この
結果の判定信号ｂ５を自己監視制御部２５に通知する。
このようにして、試験時に電源電圧を変動させることに
より、動作マージンの余裕度をチェックする。
【００４８】図６は信号断検出部（ロスオブシグナルデ
ィテクター：ＬＯＳ ＤＥＴ）３を試験するための回路
を示すブロック図である。この回路には、ＬＯＳ ＤＥ
Ｔ試験部４４と、ＳＥＬ（セレクタ：Selector）４５，
４６が設けられている。図７はＬＯＳ ＤＥＴ試験部の
機能を示す機能ブロック図、図８はＬＯＳ ＤＥＴ試験
部の信号のタイミングを示すタイミングチャートであ
る。
ィテクター：ＬＯＳ ＤＥＴ）３を試験するための回路
を示すブロック図である。この回路には、ＬＯＳ ＤＥ
Ｔ試験部４４と、ＳＥＬ（セレクタ：Selector）４５，
４６が設けられている。図７はＬＯＳ ＤＥＴ試験部の
機能を示す機能ブロック図、図８はＬＯＳ ＤＥＴ試験
部の信号のタイミングを示すタイミングチャートであ
る。
【００４９】以降において、Ｏ／Ｅは光／電気変換部
１、Ｓ／ＰはＳ／Ｐ変換部２、ＬＯＳＤＥＴは信号断検
出部３、ＳＹＮＣはｎ並列同期検出部４、ＬＯＦ ＤＥ
Ｔは同期外れ警報検出部５、ＯＨ ＤＲＯＰはオーバー
ヘッドドロップ・終端部６、ＰＴＲ ＤＥＴはＰＴＲ監
視部８、ＤＭＵＸは信号分離部１０、ＰＴＲ ＣＨＡＮ
ＧはＰＴＲ処理部１１、ＭＵＸは信号多重部１２、ＯＨ
ＩＮＳはＯＨ処理部１３、Ｐ／ＳはＰ／Ｓ変換部１
５、Ｅ／Ｏは電気／光変換部１６を、それぞれ示す。
１、Ｓ／ＰはＳ／Ｐ変換部２、ＬＯＳＤＥＴは信号断検
出部３、ＳＹＮＣはｎ並列同期検出部４、ＬＯＦ ＤＥ
Ｔは同期外れ警報検出部５、ＯＨ ＤＲＯＰはオーバー
ヘッドドロップ・終端部６、ＰＴＲ ＤＥＴはＰＴＲ監
視部８、ＤＭＵＸは信号分離部１０、ＰＴＲ ＣＨＡＮ
ＧはＰＴＲ処理部１１、ＭＵＸは信号多重部１２、ＯＨ
ＩＮＳはＯＨ処理部１３、Ｐ／ＳはＰ／Ｓ変換部１
５、Ｅ／Ｏは電気／光変換部１６を、それぞれ示す。
【００５０】これらの図に示すように、ＬＯＳ ＤＥＴ
試験部４４に対して、自己監視制御部２５から試験開始
信号が入力されると、ＬＯＳ ＤＥＴ試験部４４は、試
験中の信号を出力し、ＳＥＬ４５の１側を有効にする。
同時にＳＥＬ４６の１側を有効にし、信号出力ＡＬＬ
（オール）“０”制御を開始する。
試験部４４に対して、自己監視制御部２５から試験開始
信号が入力されると、ＬＯＳ ＤＥＴ試験部４４は、試
験中の信号を出力し、ＳＥＬ４５の１側を有効にする。
同時にＳＥＬ４６の１側を有効にし、信号出力ＡＬＬ
（オール）“０”制御を開始する。
【００５１】ＬＯＳ ＤＥＴ試験部４４は、ＬＯＳ検出
時間が終了する直前の図８のの時点でＬＯＳ検出信号
が出力されていれば、アラーム出力を行い、出力されて
いなければアラーム出力を行わない。また、ＬＯＳ検出
時にＡＬＬ“０”制御を終了し、その直後のの時点で
ＬＯＳ検出信号が出力されていなければ、アラーム出力
を行い、出力されていればアラーム出力は行わない。Ａ
ＬＬ“０”制御終了後、ＬＯＳ解除時間が終了する直前
のの時点でＬＯＳ検出信号が出力されていなければ、
アラーム出力を行い、出力されていればアラーム出力を
行わない。また、ＬＯＳ解除後のの時点でＬＯＳ検出
信号が出力されていれば、アラーム出力を行い、出力さ
れていなければ、アラーム出力を行わない。の時点で
試験終了とする。このようにして、ＬＯＳ ＤＥＴ（Ｌ
ＯＳアラーム検出部）の試験を、送信側において、一定
時間データをＡＬＬ“０”に制御することにより行う。
時間が終了する直前の図８のの時点でＬＯＳ検出信号
が出力されていれば、アラーム出力を行い、出力されて
いなければアラーム出力を行わない。また、ＬＯＳ検出
時にＡＬＬ“０”制御を終了し、その直後のの時点で
ＬＯＳ検出信号が出力されていなければ、アラーム出力
を行い、出力されていればアラーム出力は行わない。Ａ
ＬＬ“０”制御終了後、ＬＯＳ解除時間が終了する直前
のの時点でＬＯＳ検出信号が出力されていなければ、
アラーム出力を行い、出力されていればアラーム出力を
行わない。また、ＬＯＳ解除後のの時点でＬＯＳ検出
信号が出力されていれば、アラーム出力を行い、出力さ
れていなければ、アラーム出力を行わない。の時点で
試験終了とする。このようにして、ＬＯＳ ＤＥＴ（Ｌ
ＯＳアラーム検出部）の試験を、送信側において、一定
時間データをＡＬＬ“０”に制御することにより行う。
【００５２】図９は同期外れ警報検出部（ロスオブフレ
ームディテクター：ＬＯＦ ＤＥＴ）５を試験するため
の回路を示すブロック図である。この回路には、ＬＯＦ
ＤＥＴ試験部４７と、ＳＥＬ４８，４９が設けられて
いる。図１０はＬＯＦ ＤＥＴ試験部の機能を示す機能
ブロック図、図１１はＬＯＦ ＤＥＴ試験部の信号のタ
イミングを示すタイミングチャートである。
ームディテクター：ＬＯＦ ＤＥＴ）５を試験するため
の回路を示すブロック図である。この回路には、ＬＯＦ
ＤＥＴ試験部４７と、ＳＥＬ４８，４９が設けられて
いる。図１０はＬＯＦ ＤＥＴ試験部の機能を示す機能
ブロック図、図１１はＬＯＦ ＤＥＴ試験部の信号のタ
イミングを示すタイミングチャートである。
【００５３】これらの図に示すように、ＬＯＦ ＤＥＴ
試験部４７に対して、自己監視制御部２５から試験開始
信号が入力されると、ＬＯＦ ＤＥＴ試験部４７は、試
験中の信号を出力し、ＳＥＬ４８の１側を有効にする。
同時にＳＥＬ４９の１側を有効にし、信号出力ＡＬＬ
“０”制御を開始する。
試験部４７に対して、自己監視制御部２５から試験開始
信号が入力されると、ＬＯＦ ＤＥＴ試験部４７は、試
験中の信号を出力し、ＳＥＬ４８の１側を有効にする。
同時にＳＥＬ４９の１側を有効にし、信号出力ＡＬＬ
“０”制御を開始する。
【００５４】ＬＯＦ ＤＥＴ試験部４７は、ＬＯＦ検出
時間が終了する直前の図１１のの時点でＬＯＦ検出信
号が出力されていれば、アラーム出力を行い、出力され
ていなければアラーム出力を行わない。また、ＬＯＦ検
出時にＡＬＬ“０”制御を終了し、その直後のの時点
でＬＯＦ検出信号が出力されていなければ、アラーム出
力を行い、出力されていればアラーム出力は行わない。
ＡＬＬ“０”制御終了後、ＬＯＦ解除時間が終了する直
前のの時点でＬＯＦ検出信号が出力されていなけれ
ば、アラーム出力を行い、出力されていればアラーム出
力を行わない。また、ＬＯＦ解除後のの時点でＬＯＦ
検出信号が出力されていれば、アラーム出力を行い、出
力されていなければ、アラーム出力を行わない。の時
点で試験終了とする。このようにして、ＬＯＦ ＤＥＴ
（ＬＯＦアラーム検出部）の試験を、送信側のフレーム
パターン発生を一定時間マスクすることによって行う。
時間が終了する直前の図１１のの時点でＬＯＦ検出信
号が出力されていれば、アラーム出力を行い、出力され
ていなければアラーム出力を行わない。また、ＬＯＦ検
出時にＡＬＬ“０”制御を終了し、その直後のの時点
でＬＯＦ検出信号が出力されていなければ、アラーム出
力を行い、出力されていればアラーム出力は行わない。
ＡＬＬ“０”制御終了後、ＬＯＦ解除時間が終了する直
前のの時点でＬＯＦ検出信号が出力されていなけれ
ば、アラーム出力を行い、出力されていればアラーム出
力を行わない。また、ＬＯＦ解除後のの時点でＬＯＦ
検出信号が出力されていれば、アラーム出力を行い、出
力されていなければ、アラーム出力を行わない。の時
点で試験終了とする。このようにして、ＬＯＦ ＤＥＴ
（ＬＯＦアラーム検出部）の試験を、送信側のフレーム
パターン発生を一定時間マスクすることによって行う。
【００５５】図１２は同期検出・解除を試験するための
回路を示すブロック図である。この回路には、同期検出
・解除試験部５１と、ＳＥＬ５２が設けられている。図
１３は同期検出・解除試験部の機能を示す機能ブロック
図、図１４は同期検出・解除試験部の信号のタイミング
を示すタイミングチャートである。
回路を示すブロック図である。この回路には、同期検出
・解除試験部５１と、ＳＥＬ５２が設けられている。図
１３は同期検出・解除試験部の機能を示す機能ブロック
図、図１４は同期検出・解除試験部の信号のタイミング
を示すタイミングチャートである。
【００５６】これらの図に示すように、同期検出・解除
試験部５１に対して、自己監視制御部２５から試験開始
信号が入力されると、同期検出・解除試験部５１は、試
験中の信号を出力し、ＳＥＬ５２の１側を有効にする。
その後、同期解除時間＋同期検出最大時間の経過後、Ｏ
ＯＦ（Out Of Flame）検出信号が同期状態（“Ｌ”）と
なってから、同期検出・解除試験部５１は、ビットシフ
タ部２６に“ハイ（Ｈ）”の信号を与えることにより、
信号出力１ビットシフト制御を開始する。
試験部５１に対して、自己監視制御部２５から試験開始
信号が入力されると、同期検出・解除試験部５１は、試
験中の信号を出力し、ＳＥＬ５２の１側を有効にする。
その後、同期解除時間＋同期検出最大時間の経過後、Ｏ
ＯＦ（Out Of Flame）検出信号が同期状態（“Ｌ”）と
なってから、同期検出・解除試験部５１は、ビットシフ
タ部２６に“ハイ（Ｈ）”の信号を与えることにより、
信号出力１ビットシフト制御を開始する。
【００５７】同期検出・解除試験部５１は、同期解除時
間直前の図１４のの時点で、ＯＦＦ検出信号が出力さ
れていれば、アラーム出力を行い、出力されていなけれ
ばアラーム出力を行わない。同期解除時間直後のの時
点で、ＯＯＦ検出信号が出力されていなければ、アラー
ム出力を行い、出力されていればアラーム出力を行わな
い。同期検出最小時間直前のの時点でＯＯＦ検出信号
が出力されていなければ、アラーム出力を行い、出力さ
れていれば、アラーム出力は行わない。同期検出最小時
間直後のの時点でＯＯＦ検出信号が出力されていれ
ば、アラーム出力を行い、出力されていなければ、アラ
ーム出力を行わない。
間直前の図１４のの時点で、ＯＦＦ検出信号が出力さ
れていれば、アラーム出力を行い、出力されていなけれ
ばアラーム出力を行わない。同期解除時間直後のの時
点で、ＯＯＦ検出信号が出力されていなければ、アラー
ム出力を行い、出力されていればアラーム出力を行わな
い。同期検出最小時間直前のの時点でＯＯＦ検出信号
が出力されていなければ、アラーム出力を行い、出力さ
れていれば、アラーム出力は行わない。同期検出最小時
間直後のの時点でＯＯＦ検出信号が出力されていれ
ば、アラーム出力を行い、出力されていなければ、アラ
ーム出力を行わない。
【００５８】このの時点で、同期検出・解除試験部５
１は、同時に１ビットシフト制御を終了し、同期解除時
間直前のの時点でＯＯＦ検出信号が出力されていれ
ば、アラーム出力を行い、出力されていなければ、アラ
ーム出力を行わない。同期解除時間直後のの時点でＯ
ＯＦ検出信号が出力されていれば、アラーム出力を行
い、出力されていなければ、アラーム出力を行わない。
同期検出最大時間直前のの時点でＯＯＦ検出信号が出
力されていなければ、アラーム出力を行い、出力されて
いれば、アラーム出力を行わない。同期検出最大時間直
後のの時点でＯＯＦ検出信号が出力されていれば、ア
ラーム出力を行い、出力されていれなければ、アラーム
出力を行わない。の時点で試験終了とする。このよう
にして、同期検出・解除の試験を、送信側のビットシフ
タ部２６によって行う。
１は、同時に１ビットシフト制御を終了し、同期解除時
間直前のの時点でＯＯＦ検出信号が出力されていれ
ば、アラーム出力を行い、出力されていなければ、アラ
ーム出力を行わない。同期解除時間直後のの時点でＯ
ＯＦ検出信号が出力されていれば、アラーム出力を行
い、出力されていなければ、アラーム出力を行わない。
同期検出最大時間直前のの時点でＯＯＦ検出信号が出
力されていなければ、アラーム出力を行い、出力されて
いれば、アラーム出力を行わない。同期検出最大時間直
後のの時点でＯＯＦ検出信号が出力されていれば、ア
ラーム出力を行い、出力されていれなければ、アラーム
出力を行わない。の時点で試験終了とする。このよう
にして、同期検出・解除の試験を、送信側のビットシフ
タ部２６によって行う。
【００５９】図１５はｎ並列同期検出部（ＳＹＮＣ）４
１を試験するための回路を示すブロック図である。この
回路には、ｎ並列同期検出試験部５３と、ＳＥＬ５４，
５５が設けられている。図１６はｎ並列同期検出試験部
の機能を示す機能ブロック図、図１７はｎ並列同期検出
試験部の信号のタイミングを示すタイミングチャートで
ある。
１を試験するための回路を示すブロック図である。この
回路には、ｎ並列同期検出試験部５３と、ＳＥＬ５４，
５５が設けられている。図１６はｎ並列同期検出試験部
の機能を示す機能ブロック図、図１７はｎ並列同期検出
試験部の信号のタイミングを示すタイミングチャートで
ある。
【００６０】これらの図に示すように、ｎ並列同期検出
試験部５３に対して、自己監視制御部２５から試験開始
信号が入力されると、ｎ並列同期検出試験部５３は、試
験中の信号を出力し、ＳＥＬ５４，５５の１側を有効に
する。同時に配列変換部２３から、配列変換パターンと
してパターン１を出力させる。これで一定期間以上フレ
ームパターン検出信号が入力されなかった場合には、ｎ
並列同期検出試験部５３は、アラームの出力を行い、試
験終了とする。フレームパターン検出信号が入力される
と、配列変換部２３から次のパターン２を出力させる。
試験部５３に対して、自己監視制御部２５から試験開始
信号が入力されると、ｎ並列同期検出試験部５３は、試
験中の信号を出力し、ＳＥＬ５４，５５の１側を有効に
する。同時に配列変換部２３から、配列変換パターンと
してパターン１を出力させる。これで一定期間以上フレ
ームパターン検出信号が入力されなかった場合には、ｎ
並列同期検出試験部５３は、アラームの出力を行い、試
験終了とする。フレームパターン検出信号が入力される
と、配列変換部２３から次のパターン２を出力させる。
【００６１】ｎ並列同期検出試験部５３は、以下同様に
処理を行い、配列変換部２３からパターンｎを出力さ
せ、そのフレームパターン検出信号が入力されると試験
終了とする。このようにして、ｎ並列同期検出部４１に
おけるフレームパターン検出機能の試験を、送信側の配
列変換部２３を用いた配列変換により行う。
処理を行い、配列変換部２３からパターンｎを出力さ
せ、そのフレームパターン検出信号が入力されると試験
終了とする。このようにして、ｎ並列同期検出部４１に
おけるフレームパターン検出機能の試験を、送信側の配
列変換部２３を用いた配列変換により行う。
【００６２】図１８は伝送路のビット誤り率を検出する
ＥＲＲ ＭＡＪ／ＭＩＮ ＤＥＴ（エラーメジャー／マ
イナーディテクター）を試験するための回路を示すブロ
ック図である。この回路には、ＥＲＲ ＭＡＪ／ＭＩＮ
ＤＥＴ試験部５６、ＳＥＬ５７、およびエクスクルー
シブオア回路５８が設けられている。図におけるＥＲＲ
ＭＡＪ／ＭＩＮ ＤＥＴ７ａとパリティチェック部７
ｂは伝送路警報検出部７に設けられているものであり、
パリティ演算部１４ａはＯＨ生成部１４に設けられてい
るものである。図１９はＥＲＲ ＭＡＪ／ＭＩＮ ＤＥ
Ｔ試験部の機能を示す機能ブロック図、図２０はＥＲＲ
ＭＡＪ／ＭＩＮ ＤＥＴ試験部の信号のタイミングを
示すタイミングチャートである。
ＥＲＲ ＭＡＪ／ＭＩＮ ＤＥＴ（エラーメジャー／マ
イナーディテクター）を試験するための回路を示すブロ
ック図である。この回路には、ＥＲＲ ＭＡＪ／ＭＩＮ
ＤＥＴ試験部５６、ＳＥＬ５７、およびエクスクルー
シブオア回路５８が設けられている。図におけるＥＲＲ
ＭＡＪ／ＭＩＮ ＤＥＴ７ａとパリティチェック部７
ｂは伝送路警報検出部７に設けられているものであり、
パリティ演算部１４ａはＯＨ生成部１４に設けられてい
るものである。図１９はＥＲＲ ＭＡＪ／ＭＩＮ ＤＥ
Ｔ試験部の機能を示す機能ブロック図、図２０はＥＲＲ
ＭＡＪ／ＭＩＮ ＤＥＴ試験部の信号のタイミングを
示すタイミングチャートである。
【００６３】これらの図に示すように、ＥＲＲ ＭＡＪ
／ＭＩＮ ＤＥＴ試験部５６に対して、自己監視制御部
２５から試験開始信号が入力されると、ＥＲＲ ＭＡＪ
／ＭＩＮ ＤＥＴ試験部５６は、試験中の信号を出力
し、ＳＥＬ５７の１側を有効にする。同時にエクスクル
ーシブオア回路５８に“Ｈ”を出力して、パリティ演算
結果反転制御を開始する。
／ＭＩＮ ＤＥＴ試験部５６に対して、自己監視制御部
２５から試験開始信号が入力されると、ＥＲＲ ＭＡＪ
／ＭＩＮ ＤＥＴ試験部５６は、試験中の信号を出力
し、ＳＥＬ５７の１側を有効にする。同時にエクスクル
ーシブオア回路５８に“Ｈ”を出力して、パリティ演算
結果反転制御を開始する。
【００６４】ＥＲＲ ＭＡＪ／ＭＩＮ ＤＥＴ試験部５
６は、ＥＲＲ ＭＡＪ／ＭＩＮ ＤＥＴ７ａからのエラ
ーアラーム検出時間直前の図２０のの時点で検出信号
が出力されていれば、アラーム出力を行い、出力されて
いなければ、アラーム出力を行わない。エラーアラーム
検出時間後、反転制御を終了し、その直後のの時点で
検出信号が出力されていなければ、アラーム出力を行
い、出力されていれば、アラーム出力を行わない。反転
制御終了後、解除時間直前のの時点で検出信号が出力
されていなければ、アラーム出力を行い、出力されてい
れば、アラーム出力を行わない。解除時間後のの時点
で検出信号が出力されていれば、アラーム出力を行い、
出力されていなければ、アラーム出力を行わない。ま
た、の時点で試験終了とする。このようにして、ＥＲ
Ｒ ＭＡＪ／ＭＩＮ ＤＥＴ（検出部）の試験を、送信
側のＢ２バイトの反転制御により行う。
６は、ＥＲＲ ＭＡＪ／ＭＩＮ ＤＥＴ７ａからのエラ
ーアラーム検出時間直前の図２０のの時点で検出信号
が出力されていれば、アラーム出力を行い、出力されて
いなければ、アラーム出力を行わない。エラーアラーム
検出時間後、反転制御を終了し、その直後のの時点で
検出信号が出力されていなければ、アラーム出力を行
い、出力されていれば、アラーム出力を行わない。反転
制御終了後、解除時間直前のの時点で検出信号が出力
されていなければ、アラーム出力を行い、出力されてい
れば、アラーム出力を行わない。解除時間後のの時点
で検出信号が出力されていれば、アラーム出力を行い、
出力されていなければ、アラーム出力を行わない。ま
た、の時点で試験終了とする。このようにして、ＥＲ
Ｒ ＭＡＪ／ＭＩＮ ＤＥＴ（検出部）の試験を、送信
側のＢ２バイトの反転制御により行う。
【００６５】図２１はＬＡＩＳ ＤＥＴ（ラインアラー
ムインジケーションシグナルディテクター）を試験する
ための回路を示すブロック図である。この回路には、Ｌ
ＡＩＳ検出・解除試験部６０、ＳＥＬ６１，６２が設け
られている。図におけるＬＡＩＳ ＤＥＴ７ｃは伝送路
警報検出部７に設けられているものである。図２２はＬ
ＡＩＳ検出・解除試験部の機能を示す機能ブロック図、
図２３はＬＡＩＳ検出・解除試験部の信号のタイミング
を示すタイミングチャートである。
ムインジケーションシグナルディテクター）を試験する
ための回路を示すブロック図である。この回路には、Ｌ
ＡＩＳ検出・解除試験部６０、ＳＥＬ６１，６２が設け
られている。図におけるＬＡＩＳ ＤＥＴ７ｃは伝送路
警報検出部７に設けられているものである。図２２はＬ
ＡＩＳ検出・解除試験部の機能を示す機能ブロック図、
図２３はＬＡＩＳ検出・解除試験部の信号のタイミング
を示すタイミングチャートである。
【００６６】これらの図に示すように、ＬＡＩＳ検出・
解除試験部６０に対して、自己監視制御部２５から試験
開始信号が入力されると、ＬＡＩＳ検出・解除試験部６
０は、試験中の信号を出力し、ＳＥＬ６１の１側を有効
にする。同時にＳＥＬ６２の０側を有効にして、信号出
力強制ＬＡＩＳ制御を開始する。
解除試験部６０に対して、自己監視制御部２５から試験
開始信号が入力されると、ＬＡＩＳ検出・解除試験部６
０は、試験中の信号を出力し、ＳＥＬ６１の１側を有効
にする。同時にＳＥＬ６２の０側を有効にして、信号出
力強制ＬＡＩＳ制御を開始する。
【００６７】ＬＡＩＳ検出・解除試験部６０は、ＬＡＩ
Ｓ ＤＥＴ７ｃからのＬＡＩＳ検出時間直後の図２３の
の時点でＬＡＩＳ検出信号が出力されていれば、アラ
ーム出力を行い、出力されていなければ、アラーム出力
を行わない。ＬＡＩＳ検出時間後、強制ＬＡＩＳ制御を
終了し、その直後のの時点でＬＡＩＳ検出信号が出力
されていなければ、アラーム出力を行い、出力されてい
れば、アラーム出力を行わない。強制ＬＡＩＳ制御の終
了後、ＬＡＩＳ解除時間直前のの時点でＬＡＩＳ検出
信号が出力されていなければ、アラーム出力を行い、出
力されていれば、アラーム出力を行わない。ＬＡＩＳ解
除時間後のの時点でＬＡＩＳ検出信号が出力されてい
れば、アラーム出力を行い、出力されていなければ、ア
ラーム出力を行わない。また、の時点で試験終了とす
る。このようにして、ＬＡＩＳ検出部の試験を、送信側
のＫ２＃１−６〜８ｂｉｔに１１１を立てることにより
行う。
Ｓ ＤＥＴ７ｃからのＬＡＩＳ検出時間直後の図２３の
の時点でＬＡＩＳ検出信号が出力されていれば、アラ
ーム出力を行い、出力されていなければ、アラーム出力
を行わない。ＬＡＩＳ検出時間後、強制ＬＡＩＳ制御を
終了し、その直後のの時点でＬＡＩＳ検出信号が出力
されていなければ、アラーム出力を行い、出力されてい
れば、アラーム出力を行わない。強制ＬＡＩＳ制御の終
了後、ＬＡＩＳ解除時間直前のの時点でＬＡＩＳ検出
信号が出力されていなければ、アラーム出力を行い、出
力されていれば、アラーム出力を行わない。ＬＡＩＳ解
除時間後のの時点でＬＡＩＳ検出信号が出力されてい
れば、アラーム出力を行い、出力されていなければ、ア
ラーム出力を行わない。また、の時点で試験終了とす
る。このようにして、ＬＡＩＳ検出部の試験を、送信側
のＫ２＃１−６〜８ｂｉｔに１１１を立てることにより
行う。
【００６８】図２４はＦＥＲＦ ＤＥＴ（ファーエンド
レシートフェイラーディテクター）を試験するための回
路を示すブロック図である。この回路には、ＦＥＲＦ検
出・解除試験部６３、ＳＥＬ６４，６５が設けられてい
る。図におけるＦＥＲＦ ＤＥＴ７ｄは伝送路警報検出
部７に設けられているものである。図２５はＦＥＲＦ検
出・解除試験部の機能を示す機能ブロック図、図２６は
ＦＥＲＦ検出・解除試験部の信号のタイミングを示すタ
イミングチャートである。これらの図に示すように、Ｆ
ＥＲＦ検出・解除試験部６３に対して、自己監視制御部
２５から試験開始信号が入力されると、ＦＥＲＦ検出・
解除試験部６３は、試験中の信号を出力し、ＳＥＬ６４
の１側を有効にする。同時にＳＥＬ６５の０側を有効に
して、信号出力強制ＦＥＲＦ制御を開始する。
レシートフェイラーディテクター）を試験するための回
路を示すブロック図である。この回路には、ＦＥＲＦ検
出・解除試験部６３、ＳＥＬ６４，６５が設けられてい
る。図におけるＦＥＲＦ ＤＥＴ７ｄは伝送路警報検出
部７に設けられているものである。図２５はＦＥＲＦ検
出・解除試験部の機能を示す機能ブロック図、図２６は
ＦＥＲＦ検出・解除試験部の信号のタイミングを示すタ
イミングチャートである。これらの図に示すように、Ｆ
ＥＲＦ検出・解除試験部６３に対して、自己監視制御部
２５から試験開始信号が入力されると、ＦＥＲＦ検出・
解除試験部６３は、試験中の信号を出力し、ＳＥＬ６４
の１側を有効にする。同時にＳＥＬ６５の０側を有効に
して、信号出力強制ＦＥＲＦ制御を開始する。
【００６９】ＦＥＲＦ検出・解除試験部６３は、ＦＥＲ
Ｆ ＤＥＴ７ｄからのＦＥＲＦ検出時間直前の図２６の
の時間でＦＥＲＦ検出信号が出力されていれば、アラ
ーム出力を行い、出力されていなければ、アラーム出力
を行わない。ＦＥＲＦ検出時間後、強制ＦＥＲＦ制御を
終了し、その直後のの時点でＦＥＲＦ検出信号が出力
されていなければ、アラーム出力を行い、出力されてい
れば、アラーム出力を行わない。強制ＦＥＲＦ制御の終
了後、ＦＥＲＦ解除時間直前のの時点でＦＥＲＦ検出
信号が出力されていなければ、アラーム出力を行い、出
力されていれば、アラーム出力を行わない。ＦＥＲＦ解
除時間後のの時点でＦＥＲＦ検出信号が出力されてい
れば、アラーム出力を行い、出力されていなければ、ア
ラーム出力を行わない。また、の時点で試験終了とす
る。このようにして、ＦＥＲＦ検出部の試験を、送信側
のＫ２＃１−６〜８ｂｉｔに１１０を立てることにより
行う。
Ｆ ＤＥＴ７ｄからのＦＥＲＦ検出時間直前の図２６の
の時間でＦＥＲＦ検出信号が出力されていれば、アラ
ーム出力を行い、出力されていなければ、アラーム出力
を行わない。ＦＥＲＦ検出時間後、強制ＦＥＲＦ制御を
終了し、その直後のの時点でＦＥＲＦ検出信号が出力
されていなければ、アラーム出力を行い、出力されてい
れば、アラーム出力を行わない。強制ＦＥＲＦ制御の終
了後、ＦＥＲＦ解除時間直前のの時点でＦＥＲＦ検出
信号が出力されていなければ、アラーム出力を行い、出
力されていれば、アラーム出力を行わない。ＦＥＲＦ解
除時間後のの時点でＦＥＲＦ検出信号が出力されてい
れば、アラーム出力を行い、出力されていなければ、ア
ラーム出力を行わない。また、の時点で試験終了とす
る。このようにして、ＦＥＲＦ検出部の試験を、送信側
のＫ２＃１−６〜８ｂｉｔに１１０を立てることにより
行う。
【００７０】図２７はＰＡＩＳ試験の回路構成を示すブ
ロック図であり、パス警報検出部９のＰＡＩＳ（パスア
ラームインジケーションシグナル）検出部９ａで正常に
ＰＡＩＳ検出が行われているかどうかを試験するための
回路構成を示すものである。この回路には、ＰＡＩＳ試
験制御部１０１が設けられている。図２８はＰＡＩＳ試
験の流れを示すフローチャートである。
ロック図であり、パス警報検出部９のＰＡＩＳ（パスア
ラームインジケーションシグナル）検出部９ａで正常に
ＰＡＩＳ検出が行われているかどうかを試験するための
回路構成を示すものである。この回路には、ＰＡＩＳ試
験制御部１０１が設けられている。図２８はＰＡＩＳ試
験の流れを示すフローチャートである。
【００７１】これらの図に示すように、自己監視制御部
２５は、ＰＡＩＳ試験制御部１０１に試験開始信号ｃ１
を出力する。ＰＡＩＳ試験制御部１０１は、試験開始信
号ｃ１を受け取ると、ＰＡＩＳ命令信号ｃ２を、３フレ
ームの間、ＰＴＲ処理部１１に出力する。ＰＴＲ処理部
１１は、フレームタイミング信号ｃ３をＰＡＩＳ試験制
御部１０１に送り返し、ＰＡＩＳ試験制御部１０１は、
それによって３フレームの期間を決定する。
２５は、ＰＡＩＳ試験制御部１０１に試験開始信号ｃ１
を出力する。ＰＡＩＳ試験制御部１０１は、試験開始信
号ｃ１を受け取ると、ＰＡＩＳ命令信号ｃ２を、３フレ
ームの間、ＰＴＲ処理部１１に出力する。ＰＴＲ処理部
１１は、フレームタイミング信号ｃ３をＰＡＩＳ試験制
御部１０１に送り返し、ＰＡＩＳ試験制御部１０１は、
それによって３フレームの期間を決定する。
【００７２】ＰＴＲ処理部１１は、ＰＡＩＳ命令信号ｃ
２を受け取った後、Ｈ１，Ｈ２をＰＡＩＳコード（後記
する）に制御したデータｃ４を３フレーム間出力する。
出力されたデータｃ４は、ＭＵＸ１２、ＳＹＮＣ４、Ｄ
ＭＵＸ１０でそれぞれ処理され、ＰＡＩＳ検出部９ａへ
入力される。ＰＡＩＳ検出部９ａは、入力されるデータ
ｃ５のＨ１，Ｈ２バイトにＰＡＩＳコードが３フレーム
間連続で入力されると、ＰＡＩＳ検出信号ｃ６を、ＰＡ
ＩＳ試験制御部１０１に送る。ＰＡＩＳ試験制御部１０
１は、フレームタイミング信号ｃ３により、ＰＡＩＳ検
出信号ｃ６を受けるタイミングを監視している。
２を受け取った後、Ｈ１，Ｈ２をＰＡＩＳコード（後記
する）に制御したデータｃ４を３フレーム間出力する。
出力されたデータｃ４は、ＭＵＸ１２、ＳＹＮＣ４、Ｄ
ＭＵＸ１０でそれぞれ処理され、ＰＡＩＳ検出部９ａへ
入力される。ＰＡＩＳ検出部９ａは、入力されるデータ
ｃ５のＨ１，Ｈ２バイトにＰＡＩＳコードが３フレーム
間連続で入力されると、ＰＡＩＳ検出信号ｃ６を、ＰＡ
ＩＳ試験制御部１０１に送る。ＰＡＩＳ試験制御部１０
１は、フレームタイミング信号ｃ３により、ＰＡＩＳ検
出信号ｃ６を受けるタイミングを監視している。
【００７３】ＰＡＩＳ試験制御部１０１は、３フレーム
の間、ＰＡＩＳ命令信号ｃ２を出力した後、ＰＡＩＳ命
令信号ｃ２を停止する。これにより、ＰＡＩＳ命令は解
除され、ＰＴＲ処理部１１は通常状態にもどる。ＰＴＲ
処理部１１が通常状態にもどると、データｃ４がノーマ
ルＰＴＲ値３連一致、もしくはＮＤＦ（ニューデータフ
ラグ）で出力され、ＰＡＩＳ検出部９ａは、ＰＡＩＳ検
出信号ｃ６を解除する。ＰＡＩＳ検出信号ｃ６が解除さ
れると、ＰＡＩＳ試験制御部１０１は、正常終了と判断
し、ＰＡＩＳ試験制御部１０１からＰＡＩＳ試験正常終
了信号ｃ７が自己監視制御部２５へ送られる。
の間、ＰＡＩＳ命令信号ｃ２を出力した後、ＰＡＩＳ命
令信号ｃ２を停止する。これにより、ＰＡＩＳ命令は解
除され、ＰＴＲ処理部１１は通常状態にもどる。ＰＴＲ
処理部１１が通常状態にもどると、データｃ４がノーマ
ルＰＴＲ値３連一致、もしくはＮＤＦ（ニューデータフ
ラグ）で出力され、ＰＡＩＳ検出部９ａは、ＰＡＩＳ検
出信号ｃ６を解除する。ＰＡＩＳ検出信号ｃ６が解除さ
れると、ＰＡＩＳ試験制御部１０１は、正常終了と判断
し、ＰＡＩＳ試験制御部１０１からＰＡＩＳ試験正常終
了信号ｃ７が自己監視制御部２５へ送られる。
【００７４】ＰＡＩＳ検出部９ａがＰＡＩＳ検出信号ｃ
６を出力している状態で、ＰＡＩＳ解除用のデータｃ４
が出力されたにもかかわらず、ＰＡＩＳ検出信号ｃ６が
解除されない時は、ＰＡＩＳ試験制御部１０１は、ＰＡ
ＩＳ解除異常とみなし、解除異常信号ｃ７を出力する。
６を出力している状態で、ＰＡＩＳ解除用のデータｃ４
が出力されたにもかかわらず、ＰＡＩＳ検出信号ｃ６が
解除されない時は、ＰＡＩＳ試験制御部１０１は、ＰＡ
ＩＳ解除異常とみなし、解除異常信号ｃ７を出力する。
【００７５】ＰＡＩＳコードに制御したデータｃ４を３
フレーム連続でＰＴＲ処理部１１から出力しているにも
かかわらず、ＰＡＩＳ検出部９ａがＰＡＩＳ検出信号ｃ
６を出力しない時にも、ＰＡＩＳ試験制御部１０１は、
ＰＡＩＳ検出異常とみなし、検出異常信号ｃ７を出力す
る。
フレーム連続でＰＴＲ処理部１１から出力しているにも
かかわらず、ＰＡＩＳ検出部９ａがＰＡＩＳ検出信号ｃ
６を出力しない時にも、ＰＡＩＳ試験制御部１０１は、
ＰＡＩＳ検出異常とみなし、検出異常信号ｃ７を出力す
る。
【００７６】ＰＡＩＳコードを以下に示す。
【表１】 このようにして、ＰＡＩＳ検出部の試験を、送信側のＨ
１，Ｈ２バイトの制御により行う。
１，Ｈ２バイトの制御により行う。
【００７７】図２９はＬＯＰ試験の回路構成を示すブロ
ック図であり、パス警報検出部９のＬＯＰ（ロスオブポ
インター）検出部９ｂで正常にＬＯＰ検出が行われてい
るかどうかを試験するための回路構成を示すものであ
る。この回路には、ＬＯＰ試験制御部１０２が設けられ
ている。図３０はＬＯＰ試験の流れを示すフローチャー
トである。
ック図であり、パス警報検出部９のＬＯＰ（ロスオブポ
インター）検出部９ｂで正常にＬＯＰ検出が行われてい
るかどうかを試験するための回路構成を示すものであ
る。この回路には、ＬＯＰ試験制御部１０２が設けられ
ている。図３０はＬＯＰ試験の流れを示すフローチャー
トである。
【００７８】これらの図に示すように、自己監視制御部
２５は、ＬＯＰ試験制御部１０２に試験開始信号ｄ１出
力する。ＬＯＰ試験制御部１０２は、試験開始信号ｄ１
を受け取ると、ＬＯＰ命令信号ｄ２を、８フレームの
間、ＰＴＲ処理部１１に出力する。ＰＴＲ処理部１１
は、フレームタイミング信号ｄ３をＬＯＰ試験制御部１
０２に送り返し、ＬＯＰ試験制御部１０２は、それによ
って８フレームの期間を決定する。
２５は、ＬＯＰ試験制御部１０２に試験開始信号ｄ１出
力する。ＬＯＰ試験制御部１０２は、試験開始信号ｄ１
を受け取ると、ＬＯＰ命令信号ｄ２を、８フレームの
間、ＰＴＲ処理部１１に出力する。ＰＴＲ処理部１１
は、フレームタイミング信号ｄ３をＬＯＰ試験制御部１
０２に送り返し、ＬＯＰ試験制御部１０２は、それによ
って８フレームの期間を決定する。
【００７９】ＰＴＲ処理部１１は、ＬＯＰ命令信号ｄ２
を受け取った後、Ｈ１，Ｈ２をＬＯＰコード（後記す
る）に制御したデータｄ４を８フレーム間出力する。出
力されたデータｄ４は、ＭＵＸ１２、ＳＹＮＣ４、ＤＭ
ＵＸ１０でそれぞれ処理され、ＬＯＰ検出部９ｂへ入力
される。ＬＯＰ検出部９ａは、入力されるデータｄ５の
Ｈ１，Ｈ２バイトにＬＯＰコードが８フレーム間連続で
入力されると、ＬＯＰ検出信号ｄ６を、ＬＯＰ試験制御
部１０２に送る。ＬＯＰ試験制御部１０２は、フレーム
タイミング信号ｄ３により、ＬＯＰ検出信号ｄ６を受け
るタイミングを監視している。
を受け取った後、Ｈ１，Ｈ２をＬＯＰコード（後記す
る）に制御したデータｄ４を８フレーム間出力する。出
力されたデータｄ４は、ＭＵＸ１２、ＳＹＮＣ４、ＤＭ
ＵＸ１０でそれぞれ処理され、ＬＯＰ検出部９ｂへ入力
される。ＬＯＰ検出部９ａは、入力されるデータｄ５の
Ｈ１，Ｈ２バイトにＬＯＰコードが８フレーム間連続で
入力されると、ＬＯＰ検出信号ｄ６を、ＬＯＰ試験制御
部１０２に送る。ＬＯＰ試験制御部１０２は、フレーム
タイミング信号ｄ３により、ＬＯＰ検出信号ｄ６を受け
るタイミングを監視している。
【００８０】ＬＯＰ試験制御部１０２は、８フレーム
間、ＬＯＰ命令信号ｄ２を出力した後、ＬＯＰ命令信号
ｄ２を停止する。これにより、ＬＯＰ命令は解除され、
ＰＴＲ処理部１１は通常状態にもどる。ＰＴＲ処理部１
１が通常状態にもどると、データｄ４がノーマルＰＴＲ
値３連一致、もしくはＰＡＩＳ３連で出力され、ＬＯＰ
検出部９ｂは、ＬＯＰ検出信号ｄ６を解除する。ＬＯＰ
検出信号ｄ６が解除されると、ＬＯＰ試験制御部１０２
は、正常終了と判断し、ＬＯＰ試験制御部１０２からＬ
ＯＰ試験正常終了信号ｄ７が自己監視制御部２５へ送ら
れる。
間、ＬＯＰ命令信号ｄ２を出力した後、ＬＯＰ命令信号
ｄ２を停止する。これにより、ＬＯＰ命令は解除され、
ＰＴＲ処理部１１は通常状態にもどる。ＰＴＲ処理部１
１が通常状態にもどると、データｄ４がノーマルＰＴＲ
値３連一致、もしくはＰＡＩＳ３連で出力され、ＬＯＰ
検出部９ｂは、ＬＯＰ検出信号ｄ６を解除する。ＬＯＰ
検出信号ｄ６が解除されると、ＬＯＰ試験制御部１０２
は、正常終了と判断し、ＬＯＰ試験制御部１０２からＬ
ＯＰ試験正常終了信号ｄ７が自己監視制御部２５へ送ら
れる。
【００８１】ＬＯＰ検出部９ｂがＬＯＰ検出信号ｄ６を
出力している状態で、ＬＯＰ解除用のデータｄ４が出力
されたにもかかわらず、ＬＯＰ検出信号ｄ６が解除され
ない時は、ＬＯＰ試験制御部１０２は、ＬＯＰ解除異常
とみなし、解除異常信号ｄ７を出力する。
出力している状態で、ＬＯＰ解除用のデータｄ４が出力
されたにもかかわらず、ＬＯＰ検出信号ｄ６が解除され
ない時は、ＬＯＰ試験制御部１０２は、ＬＯＰ解除異常
とみなし、解除異常信号ｄ７を出力する。
【００８２】ＬＯＰコードに制御したデータｄ４を８フ
レーム連続でＰＴＲ処理部１１から出力しているにもか
かわらず、ＬＯＰ検出部９ａがＬＯＰ検出信号ｄ６を出
力しない時にも、ＬＯＰ試験制御部１０２は、ＬＯＰ検
出異常とみなし、検出異常信号ｄ７を出力する。
レーム連続でＰＴＲ処理部１１から出力しているにもか
かわらず、ＬＯＰ検出部９ａがＬＯＰ検出信号ｄ６を出
力しない時にも、ＬＯＰ試験制御部１０２は、ＬＯＰ検
出異常とみなし、検出異常信号ｄ７を出力する。
【００８３】ＬＯＰコードを以下に示す。
【表２】 このようにして、ＬＯＰ検出部の試験を、送信側のＨ
１，Ｈ２バイトの制御により行う。
１，Ｈ２バイトの制御により行う。
【００８４】図３１はＵＮＥＱ試験の回路構成を示すブ
ロック図であり、パス警報検出部９のＵＮＥＱ（アンエ
クイプメント）検出部９ｃで正常にＵＮＥＱ検出が行わ
れているかどうかを試験するための回路構成を示すもの
である。この回路には、ＵＮＥＱ試験制御部１０３が設
けられている。図３２はＵＮＥＱ試験の流れを示すフロ
ーチャートである。
ロック図であり、パス警報検出部９のＵＮＥＱ（アンエ
クイプメント）検出部９ｃで正常にＵＮＥＱ検出が行わ
れているかどうかを試験するための回路構成を示すもの
である。この回路には、ＵＮＥＱ試験制御部１０３が設
けられている。図３２はＵＮＥＱ試験の流れを示すフロ
ーチャートである。
【００８５】これらの図に示すように、自己監視制御部
２５は、ＵＮＥＱ試験制御部１０３に試験開始信号ｅ１
を出力する。ＵＮＥＱ試験制御部１０３は、試験開始信
号ｅ１を受け取ると、ＵＮＥＱ命令信号ｅ２を、４フレ
ームの間、ＰＴＲ処理部１１に出力する。ＰＴＲ処理部
１１は、フレームタイミング信号ｅ３をＵＮＥＱ試験制
御部１０３に送り返し、ＵＮＥＱ試験制御部１０３は、
それによって４フレームの期間を決定する。
２５は、ＵＮＥＱ試験制御部１０３に試験開始信号ｅ１
を出力する。ＵＮＥＱ試験制御部１０３は、試験開始信
号ｅ１を受け取ると、ＵＮＥＱ命令信号ｅ２を、４フレ
ームの間、ＰＴＲ処理部１１に出力する。ＰＴＲ処理部
１１は、フレームタイミング信号ｅ３をＵＮＥＱ試験制
御部１０３に送り返し、ＵＮＥＱ試験制御部１０３は、
それによって４フレームの期間を決定する。
【００８６】ＰＴＲ処理部１１は、ＵＮＥＱ命令信号ｅ
２を受け取った後、Ｈ１，Ｈ２をＵＮＥＱコード（後記
する）に制御し、その他のバイトをオール（ＡＬＬ）
“０”に制御したデータｅ４を４フレーム間出力する。
出力されたデータｅ４は、ＭＵＸ１２、ＳＹＮＣ４、Ｄ
ＭＵＸ１０でそれぞれ処理され、ＵＮＥＱ検出部９ｃへ
入力される。ＵＮＥＱ検出部９ｃは、入力されるデータ
ｅ５のＣ２バイトにＡＬＬ“０”が３フレーム間連続で
入力されると、ＵＮＥＱ検出信号ｅ６を、ＵＮＥＱ試験
制御部１０３に送る。ＵＮＥＱ試験制御部１０３は、フ
レームタイミング信号ｅ３により、ＵＮＥＱ検出信号ｅ
６を受けるタイミングを監視している。
２を受け取った後、Ｈ１，Ｈ２をＵＮＥＱコード（後記
する）に制御し、その他のバイトをオール（ＡＬＬ）
“０”に制御したデータｅ４を４フレーム間出力する。
出力されたデータｅ４は、ＭＵＸ１２、ＳＹＮＣ４、Ｄ
ＭＵＸ１０でそれぞれ処理され、ＵＮＥＱ検出部９ｃへ
入力される。ＵＮＥＱ検出部９ｃは、入力されるデータ
ｅ５のＣ２バイトにＡＬＬ“０”が３フレーム間連続で
入力されると、ＵＮＥＱ検出信号ｅ６を、ＵＮＥＱ試験
制御部１０３に送る。ＵＮＥＱ試験制御部１０３は、フ
レームタイミング信号ｅ３により、ＵＮＥＱ検出信号ｅ
６を受けるタイミングを監視している。
【００８７】ＵＮＥＱ試験制御部１０３は、４フレーム
の間、ＵＮＥＱ命令信号ｅ２を出力した後、ＵＮＥＱ命
令信号ｅ２を停止する。これにより、ＵＮＥＱ命令は解
除され、ＰＴＲ処理部１１は通常状態にもどる。ＰＴＲ
処理部１１が通常状態にもどり、データｅ４のＣ２バイ
トがＡＬＬ“０”以外で６回連続で出力されると、ＵＮ
ＥＱ検出部９ｃはＵＮＥＱ検出信号ｅ６を解除する。Ｕ
ＮＥＱ検出信号ｅ６が解除されると、ＵＮＥＱ試験制御
部１０３は、正常終了と判断し、ＵＮＥＱ試験制御部１
０３からＵＮＥＱ試験正常終了信号ｅ７が自己監視制御
部２５へ送られる。
の間、ＵＮＥＱ命令信号ｅ２を出力した後、ＵＮＥＱ命
令信号ｅ２を停止する。これにより、ＵＮＥＱ命令は解
除され、ＰＴＲ処理部１１は通常状態にもどる。ＰＴＲ
処理部１１が通常状態にもどり、データｅ４のＣ２バイ
トがＡＬＬ“０”以外で６回連続で出力されると、ＵＮ
ＥＱ検出部９ｃはＵＮＥＱ検出信号ｅ６を解除する。Ｕ
ＮＥＱ検出信号ｅ６が解除されると、ＵＮＥＱ試験制御
部１０３は、正常終了と判断し、ＵＮＥＱ試験制御部１
０３からＵＮＥＱ試験正常終了信号ｅ７が自己監視制御
部２５へ送られる。
【００８８】ＵＮＥＱ検出部９ｃがＵＮＥＱ検出信号ｅ
６を出力している状態で、ＵＮＥＱ解除用のデータｅ４
が出力されたにもかかわらず、ＵＮＥＱ検出信号ｅ６が
解除されない時は、ＵＮＥＱ試験制御部１０３は、ＵＮ
ＥＱ解除異常とみなし、解除異常信号ｅ７を出力する。
６を出力している状態で、ＵＮＥＱ解除用のデータｅ４
が出力されたにもかかわらず、ＵＮＥＱ検出信号ｅ６が
解除されない時は、ＵＮＥＱ試験制御部１０３は、ＵＮ
ＥＱ解除異常とみなし、解除異常信号ｅ７を出力する。
【００８９】ＵＮＥＱコードに制御したデータｅ４を３
フレーム連続でＰＴＲ処理部１１から出力しているにも
かかわらず、ＵＮＥＱ検出部９ｃがＵＮＥＱ検出信号ｅ
６を出力しない時にも、ＵＮＥＱ試験制御部１０３は、
ＵＮＥＱ検出異常とみなし、検出異常信号ｅ７を出力す
る。
フレーム連続でＰＴＲ処理部１１から出力しているにも
かかわらず、ＵＮＥＱ検出部９ｃがＵＮＥＱ検出信号ｅ
６を出力しない時にも、ＵＮＥＱ試験制御部１０３は、
ＵＮＥＱ検出異常とみなし、検出異常信号ｅ７を出力す
る。
【００９０】ＵＮＥＱコードを以下に示す。
【表３】 このようにして、ＵＮＥＱ検出部の試験を、送信側のＨ
１，Ｈ２バイトとＣ２バイトの制御により行う。
１，Ｈ２バイトとＣ２バイトの制御により行う。
【００９１】図３３はＯＨ ＩＮＳ／ＯＨ ＤＲＯＰ試
験の回路構成を示すブロック図であり、ＯＨ処理部１３
のＯＨ ＩＮＳ（ＯＨ挿入）部１３ａの機能とオーバー
ヘッドドロップ・終端部６のＯＨ ＤＲＯＰ（オーバー
ヘッドドロップ）部６ａの機能が正常であるかどうかを
試験するための回路構成を示すものである。この試験に
おいては、ＰＮパターンによって、ＯＨ ＩＮＳ部１３
ａとＯＨ ＤＲＯＰ部６ａの機能の確認を行う。
験の回路構成を示すブロック図であり、ＯＨ処理部１３
のＯＨ ＩＮＳ（ＯＨ挿入）部１３ａの機能とオーバー
ヘッドドロップ・終端部６のＯＨ ＤＲＯＰ（オーバー
ヘッドドロップ）部６ａの機能が正常であるかどうかを
試験するための回路構成を示すものである。この試験に
おいては、ＰＮパターンによって、ＯＨ ＩＮＳ部１３
ａとＯＨ ＤＲＯＰ部６ａの機能の確認を行う。
【００９２】この図に示すように、自己監視制御部２５
は、ＰＰＧ（ＰＮパターンジェネレータ：ＰＮ Patter
n Generator ）１１１とＳＥＬ１１２に試験開始信号ｆ
１を送出する。ＰＰＧ１１１は、試験開始信号ｆ１を受
け取ると、ＰＮパターンを発生させ、ＳＥＬ１１２は、
試験開始信号ｆ１を受け取ると、選択を通常入力から試
験入力に切り換える。つまり選択を通常データからＰＮ
パターンデータに切り換える。
は、ＰＰＧ（ＰＮパターンジェネレータ：ＰＮ Patter
n Generator ）１１１とＳＥＬ１１２に試験開始信号ｆ
１を送出する。ＰＰＧ１１１は、試験開始信号ｆ１を受
け取ると、ＰＮパターンを発生させ、ＳＥＬ１１２は、
試験開始信号ｆ１を受け取ると、選択を通常入力から試
験入力に切り換える。つまり選択を通常データからＰＮ
パターンデータに切り換える。
【００９３】ＰＰＧ１１１で発生されたＰＮパターンｆ
２は、ＯＨ ＩＮＳ部１３ａに入力され、その出力ｆ３
はＯＨ ＤＲＯＰ部６ａに入力される。ＯＨ ＤＲＯＰ
部６ａで抽出されたＰＮパターンｆ４は、ＥＲＯＲ Ｄ
ＥＴ（エラー検出部）１１３に入力され、ＰＮパターン
に間違いが無いかどうかが試験される。
２は、ＯＨ ＩＮＳ部１３ａに入力され、その出力ｆ３
はＯＨ ＤＲＯＰ部６ａに入力される。ＯＨ ＤＲＯＰ
部６ａで抽出されたＰＮパターンｆ４は、ＥＲＯＲ Ｄ
ＥＴ（エラー検出部）１１３に入力され、ＰＮパターン
に間違いが無いかどうかが試験される。
【００９４】ＥＲＯＲ ＤＥＴ１１３でＰＮパターンに
異常があれば、ＯＨ ＩＮＳ部１３ａかＯＨ ＤＲＯＰ
部６ａに異常があると診断され、また、ＰＮパターンが
正常であれば、ＯＨ ＩＮＳ部１３ａとＯＨ ＤＲＯＰ
部６ａは正常に動作していると診断され、これらの試験
結果信号ｆ５が自己監視制御部２５に通知される。この
ようにして、ＯＨデータＩＮＳ・ＤＲＯＰ機能の試験
を、ＰＮパターン信号を挿入し、ドロップしたＰＮパタ
ーン信号のエラーを検出することにより行う。
異常があれば、ＯＨ ＩＮＳ部１３ａかＯＨ ＤＲＯＰ
部６ａに異常があると診断され、また、ＰＮパターンが
正常であれば、ＯＨ ＩＮＳ部１３ａとＯＨ ＤＲＯＰ
部６ａは正常に動作していると診断され、これらの試験
結果信号ｆ５が自己監視制御部２５に通知される。この
ようにして、ＯＨデータＩＮＳ・ＤＲＯＰ機能の試験
を、ＰＮパターン信号を挿入し、ドロップしたＰＮパタ
ーン信号のエラーを検出することにより行う。
【００９５】図３４はタンデム接続によるチャネル確認
の回路構成を示すブロック図である。本発明の光端局装
置においては、ＣＨ（チャネル）１からＣＨ（チャネ
ル）１２までの１２のチャネルが設けられており、この
回路は、それら全てのチャネルを一度に試験するための
構成を示すものである。この回路においては、主信号の
データ線を、ＣＨ１からＣＨ１２までをタンデム接続
し、ＰＮパターンの信号によって各チャネルの正常性の
確認を行う。
の回路構成を示すブロック図である。本発明の光端局装
置においては、ＣＨ（チャネル）１からＣＨ（チャネ
ル）１２までの１２のチャネルが設けられており、この
回路は、それら全てのチャネルを一度に試験するための
構成を示すものである。この回路においては、主信号の
データ線を、ＣＨ１からＣＨ１２までをタンデム接続
し、ＰＮパターンの信号によって各チャネルの正常性の
確認を行う。
【００９６】この図に示すように、自己監視制御部２５
は、ＰＰＧ１２１とＳＥＬ部１２２にに試験開始信号ｇ
１を送出する。ＰＰＧ１２１は、試験開始信号ｇ１を受
け取ると、ＰＮパターンを発生させ、ＳＥＬ部１２２
は、試験開始信号ｇ１を受け取ると、選択を通常入力か
ら試験入力に切り換える。つまり選択を通常データから
ＰＮパターンデータのタンデム接続に切り換える。ＳＥ
Ｌ部１２２が切り換わることにより、ＣＨ１からＣＨ１
２までがタンデム接続となる。
は、ＰＰＧ１２１とＳＥＬ部１２２にに試験開始信号ｇ
１を送出する。ＰＰＧ１２１は、試験開始信号ｇ１を受
け取ると、ＰＮパターンを発生させ、ＳＥＬ部１２２
は、試験開始信号ｇ１を受け取ると、選択を通常入力か
ら試験入力に切り換える。つまり選択を通常データから
ＰＮパターンデータのタンデム接続に切り換える。ＳＥ
Ｌ部１２２が切り換わることにより、ＣＨ１からＣＨ１
２までがタンデム接続となる。
【００９７】ＰＰＧ１２１から発生されたＰＮパターン
ｇ２は、ＣＨ１に入力され、その出力がＣＨ２に入力さ
れ、このようにタンデム接続によって、ＣＨ１からＣＨ
１２まで、同じＰＮパターンデータが通過する。ＣＨ１
２から出力されたＰＮパターンデータｇ３は、ＥＲＲＯ
Ｒ ＤＥＴ（エラー検出部）１２３に入力されし、ＰＮ
パターンに異常が無いかどうかが試験される。
ｇ２は、ＣＨ１に入力され、その出力がＣＨ２に入力さ
れ、このようにタンデム接続によって、ＣＨ１からＣＨ
１２まで、同じＰＮパターンデータが通過する。ＣＨ１
２から出力されたＰＮパターンデータｇ３は、ＥＲＲＯ
Ｒ ＤＥＴ（エラー検出部）１２３に入力されし、ＰＮ
パターンに異常が無いかどうかが試験される。
【００９８】ＥＲＲＯＲ ＤＥＴ１２３に入力されたＰ
Ｎパターンに異常があれば、ＣＨ１からＣＨ１２までの
中で異常な部分があると診断され、また、ＰＮパターン
が正常であれば、ＣＨ１からＣＨ１２までは正常に動作
していると診断され、これらの試験結果信号ｇ４が自己
監視制御部２５に通知される。
Ｎパターンに異常があれば、ＣＨ１からＣＨ１２までの
中で異常な部分があると診断され、また、ＰＮパターン
が正常であれば、ＣＨ１からＣＨ１２までは正常に動作
していると診断され、これらの試験結果信号ｇ４が自己
監視制御部２５に通知される。
【００９９】図３４に示したタンデム接続の回路を用い
て、ＰＴＲ処理部１１で正常にポインター値の変更（減
少）が行われるかどうかの試験、つまりＰＴＲ処理部１
１のポインタチェンジ部で正常にデクリメント（DECREM
ENT ）動作が行われるかどうかを試験することができ
る。
て、ＰＴＲ処理部１１で正常にポインター値の変更（減
少）が行われるかどうかの試験、つまりＰＴＲ処理部１
１のポインタチェンジ部で正常にデクリメント（DECREM
ENT ）動作が行われるかどうかを試験することができ
る。
【０１００】この試験においては、自己監視制御部２５
は、この試験を開始するための試験開始信号ｇ１をＰＰ
Ｇ１２１とＳＥＬ部１２２に送出する。ＰＰＧ１２１
は、この試験開始信号ｇ１を受け取ると、ＳＴＭ−１の
Ｈ１，Ｈ２バイトに、図３５に示すような状態遷移を示
す説明図に従って適当なデータｇ２を発生させ、それを
ＳＥＬ部１２２へ送出する。
は、この試験を開始するための試験開始信号ｇ１をＰＰ
Ｇ１２１とＳＥＬ部１２２に送出する。ＰＰＧ１２１
は、この試験開始信号ｇ１を受け取ると、ＳＴＭ−１の
Ｈ１，Ｈ２バイトに、図３５に示すような状態遷移を示
す説明図に従って適当なデータｇ２を発生させ、それを
ＳＥＬ部１２２へ送出する。
【０１０１】ＳＥＬ部１２２は、自己監視制御部２５か
ら試験開始信号ｇ１を受け取ると、通常入力データの経
路を切り換える。その結果、ＣＨ１にはＰＰＧ１２１か
らデータが入力され、ＣＨ２にはＣＨ１からデータが入
力されるという、タンデム接続となる。
ら試験開始信号ｇ１を受け取ると、通常入力データの経
路を切り換える。その結果、ＣＨ１にはＰＰＧ１２１か
らデータが入力され、ＣＨ２にはＣＨ１からデータが入
力されるという、タンデム接続となる。
【０１０２】ＰＰＧ１２１からＣＨ１に入力されたデー
タは、ポインタ値が付け換えられ、ＣＨ１から出力され
る。ＣＨ１から出力されたデータは、ＣＨ２に入力さ
れ、そこで再びポインタ値が付け換えられる。これがＣ
Ｈ１２まで繰り返される。
タは、ポインタ値が付け換えられ、ＣＨ１から出力され
る。ＣＨ１から出力されたデータは、ＣＨ２に入力さ
れ、そこで再びポインタ値が付け換えられる。これがＣ
Ｈ１２まで繰り返される。
【０１０３】この動作が図３５に従って約１００フレー
ム動作された後、ＣＨ１２の出力ｇ３を監視しているＥ
ＲＲＯＲ ＤＥＴ１２３で、データスリップ等を起こさ
ず、デクリメント動作が行われていることが確認される
と、ＥＲＲＯＲ ＤＥＴ１２３は、デクリメント試験が
正常に終了したことを示す試験正常終了信号ｇ４を自己
監視制御部２５に返す。また、デクリメント動作が確認
されなかった場合には、ＥＲＲＯＲ ＤＥＴ１２３は、
デクリメント試験の異常を示す試験異常終了信号ｇ４を
自己監視制御部２５に返す。
ム動作された後、ＣＨ１２の出力ｇ３を監視しているＥ
ＲＲＯＲ ＤＥＴ１２３で、データスリップ等を起こさ
ず、デクリメント動作が行われていることが確認される
と、ＥＲＲＯＲ ＤＥＴ１２３は、デクリメント試験が
正常に終了したことを示す試験正常終了信号ｇ４を自己
監視制御部２５に返す。また、デクリメント動作が確認
されなかった場合には、ＥＲＲＯＲ ＤＥＴ１２３は、
デクリメント試験の異常を示す試験異常終了信号ｇ４を
自己監視制御部２５に返す。
【０１０４】図３４に示したタンデム接続の回路を用い
て、ＰＴＲ処理部１１で正常にポインター値の変更（増
大）が行われるかどうかの試験、つまりＰＴＲ処理部１
１のポインタチェンジ部で正常にインクリメント（INCR
EMENT ）動作が行われるかどうかを試験することができ
る。
て、ＰＴＲ処理部１１で正常にポインター値の変更（増
大）が行われるかどうかの試験、つまりＰＴＲ処理部１
１のポインタチェンジ部で正常にインクリメント（INCR
EMENT ）動作が行われるかどうかを試験することができ
る。
【０１０５】この試験においては、自己監視制御部２５
は、この試験を開始するための試験開始信号ｇ１をＰＰ
Ｇ１２１とＳＥＬ部１２２に送出する。ＰＰＧ１２１
は、この試験開始信号ｇ１を受け取ると、ＳＴＭ−１の
Ｈ１，Ｈ２バイトに、図３６に示すような状態遷移を示
す説明図に従って適当なデータｇ２を発生させ、それを
ＳＥＬ部１２２へ送出する。
は、この試験を開始するための試験開始信号ｇ１をＰＰ
Ｇ１２１とＳＥＬ部１２２に送出する。ＰＰＧ１２１
は、この試験開始信号ｇ１を受け取ると、ＳＴＭ−１の
Ｈ１，Ｈ２バイトに、図３６に示すような状態遷移を示
す説明図に従って適当なデータｇ２を発生させ、それを
ＳＥＬ部１２２へ送出する。
【０１０６】ＳＥＬ部１２２は、自己監視制御部２５か
ら試験開始信号ｇ１を受け取ると、通常入力データの経
路を切り換える。その結果、ＣＨ１にはＰＰＧ１２１か
らデータが入力され、ＣＨ２にはＣＨ１からデータが入
力されるという、タンデム接続となる。
ら試験開始信号ｇ１を受け取ると、通常入力データの経
路を切り換える。その結果、ＣＨ１にはＰＰＧ１２１か
らデータが入力され、ＣＨ２にはＣＨ１からデータが入
力されるという、タンデム接続となる。
【０１０７】ＰＰＧ１２１からＣＨ１に入力されたデー
タは、ポインタ値が付け換えられ、ＣＨ１から出力され
る。ＣＨ１から出力されたデータは、ＣＨ２に入力さ
れ、そこで再びポインタ値が付け換えられる。これがＣ
Ｈ１２まで繰り返される。
タは、ポインタ値が付け換えられ、ＣＨ１から出力され
る。ＣＨ１から出力されたデータは、ＣＨ２に入力さ
れ、そこで再びポインタ値が付け換えられる。これがＣ
Ｈ１２まで繰り返される。
【０１０８】この動作が図３６に従って約１００フレー
ム動作された後、ＣＨ１２の出力ｇ３を監視しているＥ
ＲＲＯＲ ＤＥＴ１２３で、データスリップ等を起こさ
ず、インクリメント動作が行われていることが確認され
ると、ＥＲＲＯＲ ＤＥＴ１２３は、インクリメント試
験が正常に終了したことを示す試験正常終了信号ｇ４を
自己監視制御部２５に返す。また、インクリメント動作
が確認されなかった場合には、ＥＲＲＯＲ ＤＥＴ１２
３は、インクリメント試験の異常を示す試験異常終了信
号ｇ４を自己監視制御部２５に返す。
ム動作された後、ＣＨ１２の出力ｇ３を監視しているＥ
ＲＲＯＲ ＤＥＴ１２３で、データスリップ等を起こさ
ず、インクリメント動作が行われていることが確認され
ると、ＥＲＲＯＲ ＤＥＴ１２３は、インクリメント試
験が正常に終了したことを示す試験正常終了信号ｇ４を
自己監視制御部２５に返す。また、インクリメント動作
が確認されなかった場合には、ＥＲＲＯＲ ＤＥＴ１２
３は、インクリメント試験の異常を示す試験異常終了信
号ｇ４を自己監視制御部２５に返す。
【０１０９】
【発明の効果】この発明によれば、光端局装置内に、高
次群ループバック部と低次群ループバック部と自己ルー
プ部と自己監視制御部を組み込んで、光端局装置内で、
受信手段と送信手段の各部の機能を試験するようにした
ので、外部のネットワークに依存せず、かつ装置を分解
することなく、電源投入時、あるいは任意の時期に、各
部の機能を独自にチェックすることが可能となる。これ
により、光端局装置の立ち上げや保守にかかる時間およ
び労力を大幅に縮減することが可能となり、大容量通信
ネットワークにおける回線の信頼度の向上に寄与すると
ころが大きい。
次群ループバック部と低次群ループバック部と自己ルー
プ部と自己監視制御部を組み込んで、光端局装置内で、
受信手段と送信手段の各部の機能を試験するようにした
ので、外部のネットワークに依存せず、かつ装置を分解
することなく、電源投入時、あるいは任意の時期に、各
部の機能を独自にチェックすることが可能となる。これ
により、光端局装置の立ち上げや保守にかかる時間およ
び労力を大幅に縮減することが可能となり、大容量通信
ネットワークにおける回線の信頼度の向上に寄与すると
ころが大きい。
【図１】この発明による自己監視機能付き光端局装置の
一実施例の構成を示すブロック図である。
一実施例の構成を示すブロック図である。
【図２】自己監視制御部の構成を示すブロック図であ
る。
る。
【図３】試験制御信号生成部から出力される試験制御信
号のタイミングを示すタイミングチャートである。
号のタイミングを示すタイミングチャートである。
【図４】マスタクロックの周波数を速くして内部動作マ
ージンの余裕度をチェックするための回路を示すブロッ
ク図である。
ージンの余裕度をチェックするための回路を示すブロッ
ク図である。
【図５】電源電圧を変動させて内部動作マージンの余裕
度をチェックするための回路を示すブロック図である。
度をチェックするための回路を示すブロック図である。
【図６】信号断検出部を試験するための回路を示すブロ
ック図である。
ック図である。
【図７】ＬＯＳ ＤＥＴ試験部の機能を示す機能ブロッ
ク図である。
ク図である。
【図８】ＬＯＳ ＤＥＴ試験部の信号のタイミングを示
すタイミングチャートである。
すタイミングチャートである。
【図９】同期外れ警報検出部を試験するための回路を示
すブロック図である。
すブロック図である。
【図１０】ＬＯＦ ＤＥＴ試験部の機能を示す機能ブロ
ック図である。
ック図である。
【図１１】ＬＯＦ ＤＥＴ試験部の信号のタイミングを
示すタイミングチャートである。
示すタイミングチャートである。
【図１２】同期検出・解除を試験するための回路を示す
ブロック図である。
ブロック図である。
【図１３】同期検出・解除試験部の機能を示す機能ブロ
ック図である。
ック図である。
【図１４】同期検出・解除試験部の信号のタイミングを
示すタイミングチャートである。
示すタイミングチャートである。
【図１５】ｎ並列同期検出部を試験するための回路を示
すブロック図である。
すブロック図である。
【図１６】ｎ並列同期検出試験部の機能を示す機能ブロ
ック図である。
ック図である。
【図１７】ｎ並列同期検出試験部の信号のタイミングを
示すタイミングチャートである。
示すタイミングチャートである。
【図１８】伝送路のビット誤り率を検出するＥＲＲ Ｍ
ＡＪ／ＭＩＮ ＤＥＴを試験するための回路を示すブロ
ック図である。
ＡＪ／ＭＩＮ ＤＥＴを試験するための回路を示すブロ
ック図である。
【図１９】ＥＲＲ ＭＡＪ／ＭＩＮ ＤＥＴ試験部の機
能を示す機能ブロック図である。
能を示す機能ブロック図である。
【図２０】ＥＲＲ ＭＡＪ／ＭＩＮ ＤＥＴ試験部の信
号のタイミングを示すタイミングチャートである。
号のタイミングを示すタイミングチャートである。
【図２１】ＬＡＩＳ ＤＥＴを試験するための回路を示
すブロック図である。
すブロック図である。
【図２２】ＬＡＩＳ検出・解除試験部の機能を示す機能
ブロック図である。
ブロック図である。
【図２３】ＬＡＩＳ検出・解除試験部の信号のタイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
【図２４】ＦＥＲＦ ＤＥＴを試験するための回路を示
すブロック図である。
すブロック図である。
【図２５】ＦＥＲＦ検出・解除試験部の機能を示す機能
ブロック図である。
ブロック図である。
【図２６】ＦＥＲＦ検出・解除試験部の信号のタイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
【図２７】ＰＡＩＳ試験の回路構成を示すブロック図で
ある。
ある。
【図２８】ＰＡＩＳ試験の流れを示すフローチャートで
ある。
ある。
【図２９】ＬＯＰ試験の回路構成を示すブロック図であ
る。
る。
【図３０】ＬＯＰ試験の流れを示すフローチャートであ
る。
る。
【図３１】ＵＮＥＱ試験の回路構成を示すブロック図で
ある。
ある。
【図３２】ＵＮＥＱ試験の流れを示すフローチャートで
ある。
ある。
【図３３】ＯＨ ＩＮＳ／ＯＨ ＤＲＯＰ試験の回路構
成を示すブロック図である。
成を示すブロック図である。
【図３４】タンデム接続によるチャネル確認の回路構成
を示すブロック図である。
を示すブロック図である。
【図３５】状態遷移を示す説明図である。
【図３６】状態遷移を示す説明図である。
１ 光／電気変換部 ２ Ｓ／Ｐ変換部 ３ 信号断検出部 ４ ｎ並列同期検出部 ５ 同期外れ警報検出部 ６ オーバーヘッドドロップ・終端部 ６ａ ＯＨ ＤＲＯＰ部 ７ 伝送路警報検出部 ８ ＰＴＲ監視部 ９ パス警報検出部 ９ａ ＰＡＩＳ検出部 ９ｂ ＬＯＰ検出部 ９ｃ ＵＮＥＱ検出部 １０ 信号分離部 １１ ＰＴＲ処理部 １２ 信号多重部 １３ ＯＨ処理部 １３ａ ＯＨ ＩＮＳ部 １４ ＯＨ生成部 １５ Ｐ／Ｓ変換部 １６ 電気／光変換部 １７ システムクロック生成部 １８ 監視制御部 １９ 電源部 ２０ 高次群ループバック部 ２１ ビットシフタ部 ２２ 低次群ループバック部 ２３ 配列変換部 ２４ 自己ループ部 ２５ 自己監視制御部 ２６ 自己監視結果表示部 ３１ 試験制御用カウンター ３２ 試験制御信号生成部 ３３ 試験結果ラッチ部 ３５，４５，４６，４８，４９，５２，５４，５５，５
７ セレクタ ３６ フェーズコンパレータ ３７ ローパスフィルタ ３８ ボルテージコントロールクリスタルオシレータ ３９，４３ 動作マージンチェック部 ４１ リファレンス電圧生成部 ４２ 加算部 ４４ ＬＯＳ ＤＥＴ試験部 ４７ ＬＯＦ ＤＥＴ試験部 ５１ 同期検出・解除試験部 ５３ ｎ並列同期検出試験部 ５６ ＥＲＲＯＲ ＭＡＪＯＲ／ＭＩＮＯＲ ＤＥＴ試
験部 ６０ ＬＡＩＳ検出・解除試験部 ６１，６２，６４，６５，１１２，１２２ セレクタ ６３ ＦＥＲＦ検出・解除試験部 １０１ ＰＡＩＳ試験制御部 １０２ ＬＯＰ試験制御部 １０３ ＵＮＥＱ試験制御部 １１１，１２１ ＰＮパターンジェネレータ １１３，１２３ ＥＲＲＯＲ ＤＥＴ
７ セレクタ ３６ フェーズコンパレータ ３７ ローパスフィルタ ３８ ボルテージコントロールクリスタルオシレータ ３９，４３ 動作マージンチェック部 ４１ リファレンス電圧生成部 ４２ 加算部 ４４ ＬＯＳ ＤＥＴ試験部 ４７ ＬＯＦ ＤＥＴ試験部 ５１ 同期検出・解除試験部 ５３ ｎ並列同期検出試験部 ５６ ＥＲＲＯＲ ＭＡＪＯＲ／ＭＩＮＯＲ ＤＥＴ試
験部 ６０ ＬＡＩＳ検出・解除試験部 ６１，６２，６４，６５，１１２，１２２ セレクタ ６３ ＦＥＲＦ検出・解除試験部 １０１ ＰＡＩＳ試験制御部 １０２ ＬＯＰ試験制御部 １０３ ＵＮＥＱ試験制御部 １１１，１２１ ＰＮパターンジェネレータ １１３，１２３ ＥＲＲＯＲ ＤＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅垣 隆 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 井口 伸夫 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 萩野 美紀 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 森 浩章 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 大田 俊和 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 岡 昭彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高津 和央 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 根元 誠幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (10)
- 【請求項１】 光信号を受信して電気信号に変換する光
／電気変換部、その変換された電気信号をパラレルに変
換するＳ／Ｐ変換部、および、パラレルの電気信号が正
常信号であるのか否かを検出した後、低次の信号に分離
して出力する信号状態検出部からなる受信手段と、低次
の電気信号に対してクロックの乗り換えを行って、高次
の信号に多重する信号生成部、信号生成部によって生成
された電気信号をシリアルに変換するＰ／Ｓ変換部、お
よび、シリアルの電気信号を光信号に変換して送信する
電気／光変換部からなる送信手段と、受信手段と送信手
段を作動させるためのシステムクロックを発生するシス
テムクロック生成部と、受信手段と送信手段の制御およ
び警報監視を行う監視制御部と、受信手段、送信手段、
システムクロック生成部および監視制御部に電源を供給
する電源部からなる光端局装置であって、 送信手段のＰ／Ｓ変換部と受信手段のＳ／Ｐ変換部とを
接続し、それによってシリアル電気信号の自局折り返し
を行う高次群ループバック部と、 送信手段の信号生成部と受信手段の信号状態検出部とを
接続し、それによってパラレル電気信号の自局折り返し
を行う低次群ループバック部と、 受信手段の信号状態検出部と送信手段の信号生成部とを
接続し、それによって受信手段で受信した電気信号を送
信手段に直接折り返す自己ループ部と、 高次群ループバック部と低次群ループバック部とのいず
れか一方のループバック部と、自己ループ部とを用い
て、受信手段と送信手段の各部に対して自己監視試験を
行う自己監視制御部を備えてなる自己監視機能付き光端
局装置。 - 【請求項２】 送信手段のＰ／Ｓ変換部と高次群ループ
バック部との間に設けられ、Ｐ／Ｓ変換部によって変換
された信号を１ビット分シフトさせるビットシフタ部を
さらに備えてなる請求項１記載の自己監視機能付き光端
局装置。 - 【請求項３】 送信手段の信号生成部と低次群ループバ
ック部との間に設けられ、信号生成部によって生成され
た信号に対して信号の入れ替えを行う配列変換部をさら
に備えてなる請求項１記載の自己監視機能付き光端局装
置。 - 【請求項４】 自己監視制御部による自己監視試験が、
電源の立ち上げ時に自動的に開始されるか、あるいは監
視制御部により任意の時期に開始されることを特徴とす
る請求項１記載の自己監視機能付き光端局装置。 - 【請求項５】 自己監視制御部による自己監視試験中
は、送信手段からの光出力が停止されることを特徴とす
る請求項１記載の自己監視機能付き光端局装置。 - 【請求項６】 自己監視制御部による自己監視試験が、
高次群ループバック部を用いた試験から低次群ループバ
ック部を用いた試験へと順次行われることを特徴とする
請求項１記載の自己監視機能付き光端局装置。 - 【請求項７】 自己監視制御部による自己監視試験の試
験状態および試験結果を表示する表示部をさらに備えて
なる請求項１記載の自己監視機能付き光端局装置。 - 【請求項８】 自己監視制御部による自己監視試験にお
いて、システムクロック生成部から発生されるシステム
クロックの周波数を速くすることにより、動作マージン
の余裕度をチェックすることを特徴とする請求項１記載
の自己監視機能付き光端局装置。 - 【請求項９】 自己監視制御部による自己監視試験にお
いて、電源部から供給される電源の電圧を変動させるこ
とにより、動作マージンの余裕度をチェックすることを
特徴とする請求項１記載の自己監視機能付き光端局装
置。 - 【請求項１０】 受信手段と送信手段が複数のチャネル
からなり、自己監視制御部による自己監視試験におい
て、それらの複数のチャネルをタンデム接続し、そのタ
ンデム接続したチャネルにＰＮ信号を通すとことによ
り、各チャネルの試験を行うことを特徴とする請求項１
記載の自己監視機能付き光端局装置。
Priority Applications (2)
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|---|---|---|---|
| JP6234913A JPH0897774A (ja) | 1994-09-29 | 1994-09-29 | 自己監視機能付き光端局装置 |
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Applications Claiming Priority (1)
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| JP6234913A JPH0897774A (ja) | 1994-09-29 | 1994-09-29 | 自己監視機能付き光端局装置 |
Publications (1)
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| JPH0897774A true JPH0897774A (ja) | 1996-04-12 |
Family
ID=16978254
Family Applications (1)
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|---|---|---|---|
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Country Status (2)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |