JPH0884161A

JPH0884161A - バイフェーズ符号を用いたシリアル通信装置用の受信検知回路装置

Info

Publication number: JPH0884161A
Application number: JP6218447A
Authority: JP
Inventors: Yutaka Yoshida; 豊吉田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1994-09-13
Filing date: 1994-09-13
Publication date: 1996-03-26
Also published as: US5670901A

Abstract

(57)【要約】【目的】動作性能のばらつき，消費電流値の低減、小形
化等が容易なバイフェーズ符号を用いたシリアル通信装
置用の受信検知回路装置を提供する。【構成】受信検知回路装置１は、３個のＤ−ＦＦ（２１
〜２３）を用い直列入力並列出力型に構成したシフトレ
ジスタ２、３入力ＡＮＤ素子３１，３入力ＮＯＲ素子３
２，２入力ＮＯＲ素子３３を持つ判定回路装置３を備え
る。Ｄ−ＦＦ２１〜２３のクロックパルス端子には、バ
イフェーズ符号の入力信号ＲＸのビット周波数の２倍の
周波数のクロックパルスが与えられ、入力信号ＲＸの連
続する３個のハーフビットに対応する並列信号群Ｑ₁〜
Ｑ₃を得る。ＡＮＤ素子３１，ＮＯＲ素子３２の入力端
子は並列接続され、ここに並列信号群Ｑ₁〜Ｑ₃が入力
される。ＡＮＤ素子３１とＮＯＲ素子３２の出力はＮＯ
Ｒ素子３３の入力端子に入力され、有効な入力信号ＲＸ
の有無を表すＤＶ信号は、ＮＯＲ素子３３の出力端子か
ら出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バイフェーズ符号を
用いてシリアル通信方式によって情報を伝送するシリア
ル通信装置においての，レシーバ回路装置が備える有効
な受信信号の有無の判定を行う回路装置に係わり、誤動
作が少なく，また，小形化が可能なように改良されたそ
の構成に関する。

【０００２】

【従来の技術】２値信号を用いて行うデータ通信の方式
として、パラレル通信方式とシリアル通信方式とがすで
に使用されていることは、広く知られているところであ
る。これ等の通信方式においては、データ通信を開始す
る際には、２値信号を伝送する通信路に有効な信号が有
るか無いかの判定が必ず実行されている。信号の送信を
行う送信側では、通信路に有効な信号が有る間は、他の
送信局が送信を行っていると判定し、有効な信号が無く
なるまでその送信の開始を待つことになる。また、信号
の受信を行う受信側では、通信路に有効な信号が有る間
のみ受信動作を行い、その他の期間は待機モードに切替
えられ、その電力消費量を低減する状態にされるのが一
般である。

【０００３】例えば、ＧＰＩＢ（２値信号を用いて行う
データ通信の方式の１種で、ＩＥＥＥ−４８８規格に従
うパラレル通信方式．），ＳＣＳＩ（２値信号を用いて
行うデータ通信の方式の１種で、ＡＮＳＩの規格に従う
パラレル通信方式．）等のパラレル通信方式では、その
通信路には複数本の通信線が備えられている。これ等の
複数本の通信線には、２値信号によるデータを伝送する
通信路であるデータ線とは別個に、データ通信を実行中
であることを示す２値信号（例えば，ハイレベル信号か
ローレベル信号かによって識別する。）を伝送する信号
線と、データ信号の送・受信の準備状態・完了状態を示
す信号を伝送する信号線が備えられている。これ等のパ
ラレル通信方式では、通信路に接続されている送信局は
複数であることが一般であるので、この複数有る送信局
は、通信路を使用する専用権をどの送信局が得るかを決
めている。このことは、一般にアービトレーションと呼
ばれている。

【０００４】これに対して、シリアル通信方式では、通
信路として１本あるいは１対のみの通信線しか備えられ
ていないので、パラレル通信方式と同一の方法によるア
ービトレーションの実行は不可能である。そこで、バイ
フェーズ符号を用いたシリアル通信方式、例えばフィー
ルドバスでは、次記する方法を用いている。本論に入る
前に、まず、バイフェーズ符号について説明しておく。
一般例のバイフェーズ符号の一例を図９に示した。バイ
フェーズ符号では、２値信号の“１”と“０”とを意味
する符号を、バイフェーズ符号のビット周波数の逆数で
ある１ビットの周期Ｔの前半部と後半部（バイフェーズ
符号の前記した前半部および後半部は、ハーフビットと
呼ばれている。）の、プラス電位の信号レベル（以降、
＋信号，または，単に＋と略称することがある。），マ
イナス電位の信号レベル（以降、−信号，または，単に
−と略称することがある。）の並び方で区別している。
〔図９（ａ），図９（ｂ）を参照。）従って、バイフェ
ーズ符号では、それぞれの“１”と“０”を意味する符
号には、必ず＋信号と−信号とが含まれていることにな
る。このために、その符号列（バイフェーズ符号の時間
的な並びのことである。）においては、図１０中に例示
したように、ビット周期Ｔを越えて同一の信号レベルが
連続されることは無いのである。ところで、バイフェー
ズ符号では、“１”と“０”を意味する符号の他に、特
殊符号として、“Ｎ+ ”と“Ｎ- ”が使われる場合も有
る。〔図９（ｃ），図９（ｄ）を参照。）この特殊符号
“Ｎ⁺”，“Ｎ^-”を含んだ場合であっても、符号列の
構成において次記した項〜項による符号配列に関す
る規則を守ることで、ビット周期Ｔを越えて同一の信号
レベルが連続されることを無くすことができる。さら
に、特殊符号“Ｎ⁺”と特殊符号“Ｎ^-”とのある時間
内における個数を同一にすることで、バイフェーズ符号
のある時間内における信号レベルの算術平均値を零にす
ることが可能になるのである。

【０００５】特殊符号“Ｎ⁺”を連続しない。特殊符号“Ｎ^-”を連続しない。特殊符号“Ｎ⁺”の直前には“０”の符号を持ってこ
ない。特殊符号“Ｎ⁺”の直後には“１”の符号を持ってこ
ない。特殊符号“Ｎ^-”の直前には“１”の符号を持ってこ
ない。

【０００６】特殊符号“Ｎ^-”の直後には“０”の符
号を持ってこない。バイフェーズ符号を用いたシリアル
通信方式では、バイフェーズ符号の持つ前記した性質を
利用して、通信路に有効な信号が有るか無いかの判定を
図１２に例示するような回路構成を持つ回路装置を用い
て実行している。ここで図１２は、従来例の有効信号の
有無の判定を行う受信検知回路装置の要部を示すその回
路図である。図１２において、９４は、従来例の受信検
知回路装置であり、コンパレータ９４１，９４７、ダイ
オード９４２、抵抗素子９４３（抵抗値Ｒ₁），９４４
（抵抗値Ｒ₂）、およびコンデンサ素子９４５（静電容
量値Ｃ）とでなる２組の回路装置（それぞれの回路装置
を構成する回路素子には、その符号の末尾にＡおよびＢ
を付して区別している。）と、コンパレータ９４７の出
力端子にその入力端が接続された２入力のＡＮＤ回路９
４８とを備えている。９４６はグランド端子である。

【０００７】この受信検知回路装置９４は、図１１に示
したような、バイフェーズ符号による伝送信号を伝送す
る通信路と，信号の受信・発信を行う電子装置との間に
介在して、通信路と電子装置との間の信号のインターフ
ェイスを行うインターフェイス装置において使用されて
いる。ここで図１１は、図１２に示した受信検知回路装
置を用いたインターフェイス装置を関連する通信路およ
び電子装置と共に示すそのブロック回路図である。

【０００８】図１１において、８Ａは、バイフェーズ符
号による伝送信号８１を伝送するシリアル通信方式の通
信路である。８Ｂは、適宜の信号８２の受信・発信を行
う電子装置である。９は、通信路８Ａと電子装置８Ｂと
の間に介在して、伝送信号８１と信号８２とのインター
フェイスを行うインターフェイス装置である。このイン
ターフェイス装置９は、よく知られているモデム９１
と、モデム９１が通信路８Ａから伝送信号８１を入力信
号ＲＸとして受け取るモデム９１の入力端と，通信路８
Ａとの間に接続されるレシーバ回路装置９２と、モデム
９１が通信路８Ａに出力信号（ＴＸ）として出力するモ
デム９１の出力端と，通信路８Ａとの間に接続されるド
ライバ回路装置９５とを備えている。図１１に例示した
インターフェイス装置９の場合には、レシーバ回路装置
９２は、レシーバ回路部９３と受信検知回路装置９４と
で構成されている。

【０００９】モデム９１は、受信検知回路装置９４か
ら，通信路８Ａに有効な伝送信号８１が存在していると
のＤＶ信号が出力された場合に、伝送信号８１をレシー
バ回路部９３から受取り、伝送信号８１を信号８２に復
調して電子装置８Ｂに出力する。またモデム９１は、電
子装置８Ｂから信号８２が出力された場合は、受信検知
回路装置９４から，通信路８Ａに有効な伝送信号８１が
存在していないとのＤＶ信号が出力された場合に、信号
８２をバイフェーズ符号による伝送信号８１に変調し，
ドライバ回路装置９５を介して通信路８Ａに出力する。

【００１０】ここで前記した回路構成を持つ受信検知回
路装置９４の動作について、図１３に示したタイミング
チャートも用いて説明する。なお、説明を簡単にするた
めに、受信検知回路装置９４を構成する回路素子は、次
記する条件を備えるものとする。コンパレータ９４１，
９４７は理想的な特性を備えるコンパレータであり、同
相入力振幅が０〜Ｖ_DDの場合に，出力振幅は０〜Ｖ_DDで
あり、その入力インピーダンス値は無限大であり，その
出力インピーダンス値は零であるとする。また、ダイオ
ード９４２は、理想的な特性を備えるダイオードであ
り、その順方向電圧降下値は通流する順方向電流値に係
わらず一定値のＶ_Fであり、内部抵抗値および逆方向電
流値は零であるとする。さらに、図１２中において、符
号の末尾にＡおよびＢを付して区別した２組の回路装置
を構成する回路素子の内、同一の符号が付された互いに
対応する回路素子は、同一の特性値を持つものとする。

【００１１】受信検知回路装置９４は、コンパレータ９
４１Ａの非反転入力端子、および、コンパレータ９４１
Ｂの反転入力端子に、バイフェーズ符号による伝送信号
８１である入力信号ＲＸ（その振幅は、０〜Ｖ_DDである
とする。）を入力する。そうして、入力信号ＲＸ（伝送
信号８１でも有る。）が有効である場合に、ＡＮＤ回路
９４８の出力であるＤＶ信号をハイレベル（≒Ｖ_DDであ
る。）とする。また、入力信号ＲＸは、伝送する伝送信
号８１が無い場合，すなわち，入力信号ＲＸが有効では
無い場合には、０かＶ_DDのいずれかに固定されるもので
あり、この場合には受信検知回路装置９４は、ＤＶ信号
をローレベル（≒０である。）とする。

【００１２】図１３では、送信する信号が存在していな
い受信検知回路装置９４の初期動作状態においては、入
力信号ＲＸのレベルは０であるとして示している。この
初期動作状態の場合には、コンパレータ９４１Ａには、
比較電位Ｖ_REF1（比較電位Ｖ _REF1は入力信号ＲＸのレベ
ルを知るための電位であり、その値は０とＶ_DDとの中間
の適宜の値を持っている。）がその反転入力端子に入力
されていることで、コンパレータ９４１Ａの出力はロー
レベル（以降、「Ｌ」と略称することがある。）であ
る。また、比較電位ＶREF1がその非反転入力端子に入力
されているコンパレータ９４１Ｂでは、その出力は、ハ
イレベル（以降、「Ｈ」と略称することがある。）であ
る。このために、コンパレータ９４１の出力で充電され
るコンデンサ素子９４５の電圧ｖは、コンデンサ素子９
４５Ａではｖ_A＝「Ｌ」であり、コンデンサ素子９４５
Ｂではｖ_B＝「Ｈ」である。なお電圧ｖの「Ｈ」値は、
ダイオード９４２での電圧降下値Ｖ_Fを考慮して、Ｖ_DD
−Ｖ_Fとなっている。

【００１３】入力信号ＲＸとして、“１”のバイフェー
ズ符号が時刻ｔ＝０で入力されると〔図１３（ａ）を参
照。〕、時刻ｔ＝０〜Ｔ／２の間は、コンパレータ９４
１Ａの出力は「Ｈ」に、コンパレータ９４１Ｂの出力は
「Ｌ」に、それぞれ切り替わる。これにより、コンデン
サ素子９４５Ａは、「Ｈ」によって時定数τ_CA｛＝Ｃ _A
×〔Ｒ_1A・Ｒ_2A／（Ｒ_1A＋Ｒ_2A）〕｝で充電〔図１３
（ｂ）を参照。〕され、コンデンサ素子９４５Ｂは、
「Ｈ」から「Ｌ」に向けて時定数τ_DB（＝Ｃ_B×Ｒ _2B）
で放電〔図１３（ｂ）を参照。〕される。また、時刻ｔ
＝Ｔ／２〜Ｔの間は、コンパレータ９４１Ａの出力は
「Ｌ」に、コンパレータ９４１Ｂの出力は「Ｈ」に、そ
れぞれ切り替わる。これにより、コンデンサ素子９４５
Ａは、時刻ｔ＝Ｔ／２におけるｖ_A値から「Ｌ」に向け
て時定数τ_DA（＝Ｃ_A×Ｒ_2A）で放電され、コンデンサ
素子９４５Ｂは、時刻ｔ＝Ｔ／２におけるｖ_B値から
「Ｈ」に向け時定数τ_CB｛＝Ｃ_B×〔Ｒ_1B・Ｒ_2B／（Ｒ
_1B＋Ｒ_2B）〕｝で充電される。ダイオード９４２が備え
られていることにより、充電時の時定数値τ_CA，τ
_CBは、放電時の時定数値τ_DA，τ_DBよりも小さくなるこ
とと、バイフェーズ符号である伝送信号８１では、有効
な伝送信号８１が存在している場合には、コンデンサ素
子９４５に対する充電時間と放電時間は等しいことか
ら、ｖ_A，ｖ_Bの値は、共に正の値となる。

【００１４】コンパレータ９４７Ａの非反転入力端子に
はｖ_Aが、その反転入力端子には比較電位ＶREF2（比較
電位ＶREF2はコンデンサ素子９４５の電圧ｖのレベルを
知るための電位であり、その値は、有効な伝送信号８１
が存在している場合のｖ_A，ｖ_Bの値よりも低い値とし
ている。）が入力されていることで、コンパレータ９４
７Ａの出力電圧は「Ｈ」となる。また、コンパレータ９
４７Ｂの非反転入力端子にはｖ_Bが、その反転入力端子
には比較電位Ｖ_REF2が入力されていることで、コンパレ
ータ９４７Ｂの出力電圧も「Ｈ」である。ＡＮＤ回路９
４８のそれぞれの入力端子には、コンパレータ９４７Ａ
とコンパレータ９４７Ｂの出力電圧が入力されているの
で、この場合には、ＡＮＤ回路９４８の出力であるＤＶ
信号は、有効な伝送信号８１が存在していることを示す
「Ｈ」となるのである。

【００１５】伝送する伝送信号８１が無くなり、入力信
号ＲＸが０かＶDDのいずれかのレベルに固定されると、
出力が「Ｌ」となったコンパレータ９４１に接続された
コンデンサ素子９４５は放電をされ続ける。この結果、
ｖ_Aあるいはｖ_Bの値が比較電位Ｖ_REF2の値よりも低下
した時点で、コンパレータ９４７Ａあるいはコンパレー
タ９４７Ｂの出力は「Ｌ」となるので、ＡＮＤ回路９４
８の出力であるＤＶ信号は、有効な伝送信号８１が存在
していないことを示す「Ｌ」となるのである。

【００１６】上記した受信検知回路装置９４を用いた従
来例のインターフェイス装置９は、レシーバ回路装置９
２とドライバ回路装置９５を構成する回路素子にはディ
スクリート部品を用い、モデム９１を構成する回路素子
にはゲートアレイを用いて製作するのが一般である。受
信検知回路装置９４も、レシーバ回路装置９２の一部を
なす回路装置であるので、ディスクリート部品が用いら
れている。

【００１７】

【発明が解決しようとする課題】前述した従来技術によ
るバイフェーズ符号を用いたシリアル通信装置用の受信
検知回路装置９４においては、ディスクリート部品を用
いて構成したとしても、何等の問題も生じていなかっ
た。しかしながら、最近になってインターフェイス装置
９に対する省スペース化，低コスト化等の要求が強くな
ってきており、これに対応するために、レシーバ回路装
置とドライバ回路装置のＩＣ化、さらには、モデム９１
を含めての１チップ化をせざるを得ない状況になってき
ている。

【００１８】ところが、図１２に示した回路構成を持つ
回路装置をＩＣ化した場合には、抵抗素子・コンデンサ
素子の，抵抗値，静電容量値のばらつきが、ディスクリ
ート部品を用いる場合よりも大きくなる。また、抵抗素
子の抵抗値の温度係数値のばらつきが、ディスクリート
部品を用いる場合よりも大きくなる。これ等のために、
放電時の時定数τ_D，充電時の時定数τ_C等がばらつい
てしまうことで、所要の動作を行う受信検知回路装置を
高い歩留りで製作することが極めて困難になっていた。

【００１９】また、受信検知回路装置９４においては、
その判定動作を遂行するためには、放電時の時定数τ_D
をビット周期Ｔよりも大きく設定する必要が有るもので
ある。このために、ビット周期Ｔが３２〔μｓ〕である
場合には、抵抗素子９４４の抵抗値Ｒ₂が５０〔ｋΩ〕
であると、コンデンサ素子９４５の静電容量値Ｃを６４
００〔ｐＦ〕以上にする必要が有るものである。このよ
うな回路定数の回路素子を持つ受信検知回路装置９４の
消費電流の値は、合計４個を備えるコンパレータ９４
１，９４７の動作電流と、コンデンサ素子９４５への充
電電流が主体となって決まるので、コンパレータ９４
１，９４７に低消費電流型のコンパレータを採用したと
しても、受信検知回路装置９４の消費電流の値は数百
〔μＡ〕という大きな値となっていた。

【００２０】さらに、放電時の時定数τ_Dとして、例え
ば、数十〔μｓ〕を得ようとした場合には、比較的に大
きな値を持つ抵抗素子・コンデンサ素子をＩＣ内に作り
込む必要が有ることとなり、このために、ＩＣとして
は、そのＩＣ上のレイアウト面積で示して、約１００，
０００〔μｍ²〕という広い面積が必要となるので、そ
の小形化を制約することになっていた。

【００２１】この発明は、前述の従来技術の問題点に鑑
みなされたものであり、その目的は、動作性能のばらつ
き，消費電流値の低減、小形化等が容易なバイフェーズ
符号を用いたシリアル通信装置用の受信検知回路装置を
提供することにある。

【００２２】

【課題を解決するための手段】この発明では前述の目的
は、１）２個のハーフビットよりなるバイフェーズ・コード
を用いてシリアル通信方式によって情報を伝送するシリ
アル通信装置の，レシーバ回路装置が備える有効な受信
信号の有無の判定を行う回路装置であって、バイフェー
ズ符号のビット周波数の偶数倍の周波数を持つクロック
信号を用いて，バイフェーズ符号をハーフビット毎に並
列信号に変換するシフトレジスタと、このシフトレジス
タが出力する並列信号の内の，互いに連続する少なくと
も３個のハーフビットに対応する並列信号を入力して，
有効な受信信号の有無の判定を行う判定回路装置とを備
えた構成とすること、または、２）前記１項に記載の手段において、判定回路装置は、
互いに連続する少なくとも３個のハーフビットに対応す
る並列信号の信号レベルが，いずれも同一レベルである
場合に有効な受信信号は無いと判定を行う判定回路部を
備えた構成とすること、または、３）前記１項に記載の手段において、判定回路装置は、
互いに連続する３個のハーフビットに対応する並列信号
の内の１個の信号の信号レベルが，並列信号の内の他の
信号の信号レベルと異なる場合に，有効な受信信号は有
ると判定を行う判定回路部を備えた構成とすること、ま
たは、４）前記１項に記載の手段において、判定回路装置は、
互いに連続する３個のハーフビットに対応する並列信号
の内の１個の信号の信号レベルが，並列信号の内の他の
信号の信号レベルと異なる場合に，有効な受信信号は有
ると判定を行う第１の判定回路部と、互いに連続する少
なくとも３個のハーフビットに対応する並列信号の信号
レベルが，いずれも同一レベルである場合に有効な受信
信号は無いと判定を行う第２の判定回路部と、セット用
の信号を入力するセット用端子とリセット用の信号を入
力するリセット用端子とを有する回路部とを備え、フリ
ップフロップ回路部のセット用端子には，第１の判定回
路部から出力された有効な受信信号が有るとの出力信号
が入力されてフリップフロップ回路部はセットされ、フ
リップフロップ回路部のリセット用端子には，第２の判
定回路部から出力された有効な受信信号は無いとの出力
信号が入力されてフリップフロップ回路部はリセットさ
れ、このフリップフロップ回路部の出力が判定回路装置
の出力信号となる構成とすること、さらにまたは、５）前記１項から４項までのいずれかに記載の手段にお
いて、シフトレジスタおよび判定回路装置は、論理回路
素子を用いて構成されてなること、により達成される。

【００２３】

【作用】この発明においては、バイフェーズ符号を用い
たシリアル通信装置用の受信検知回路装置において、（１）バイフェーズ符号のビット周波数の偶数倍の周波
数を持つクロック信号を用いて，バイフェーズ符号をハ
ーフビット毎に並列信号に変換するシフトレジスタと、
このシフトレジスタが出力する並列信号の内の，互いに
連続する少なくとも３個のハーフビットに対応する並列
信号を入力して，例えば，互いに連続する少なくとも
３個のハーフビットに対応する並列信号の信号レベル
が，いずれも同一レベルである場合に有効な受信信号は
無いと判定を行うか，または，互いに連続する３個の
ハーフビットに対応する並列信号の内の１個の信号の信
号レベルが，並列信号の内の他の信号の信号レベルと異
なる場合に，有効な受信信号は有ると判定を行う，判定
回路部を備えて，有効な受信信号の有無の判定を行う判
定回路装置とを備えた構成とすることにより、まず、バ
イフェーズ符号の持つそれぞれのハーフビットに対応す
る並列信号が、シフトレジスタから得られる。

【００２４】これ等の並列信号が判定回路装置に入力さ
れ、この判定回路装置が持つ判定回路が、例えば前記
による機能を持つ回路で構成されている場合には、この
判定回路は、ビット周期Ｔを越えて同一の信号レベルが
連続されることは無いと言うバイフェーズ符号の持つ性
質から、有効なバイフェーズ符号が存在しない場合にそ
のことを検出するのである。また、例えば前記による
機能を持つ回路で構成されている場合には、この判定回
路は、ビット周期Ｔを越えて同一の信号レベルが連続さ
れることは無いと言うバイフェーズ符号の持つ性質か
ら、有効なバイフェーズ符号が存在する場合にそのこと
を検出するのである。従って、長時間の時定数回路を持
たなくても、有効なバイフェーズ符号の有無が検出され
る。

【００２５】（２）バイフェーズ符号のビット周波数の
偶数倍の周波数を持つクロック信号を用いて，バイフェ
ーズ符号をハーフビット毎に並列信号に変換するシフト
レジスタと、このシフトレジスタが出力する並列信号の
内の，互いに連続する少なくとも３個のハーフビットに
対応する並列信号を入力して，有効な受信信号の有無の
判定を行う判定回路装置とを備え、判定回路装置は、互
いに連続する３個のハーフビットに対応する並列信号の
内の１個の信号の信号レベルが，並列信号の内の他の信
号の信号レベルと異なる場合に，有効な受信信号は有る
と判定を行う第１の判定回路部と、互いに連続する少な
くとも３個のハーフビットに対応する並列信号の信号レ
ベルが，いずれも同一レベルである場合に有効な受信信
号は無いと判定を行う第２の判定回路部と、セット用の
信号を入力するセット用端子とリセット用の信号を入力
するリセット用端子とを有するフリップフロップ回路部
とを備え、フリップフロップ回路部のセット用端子に
は，第１の判定回路部から出力された有効な受信信号が
有るとの出力信号が入力されてフリップフロップ回路部
はセットされ、フリップフロップ回路部のリセット用端
子には，第２の判定回路部から出力された有効な受信信
号は無いとの出力信号が入力されてフリップフロップ回
路部はリセットされ、このフリップフロップ回路部の出
力が判定回路装置の出力信号となる構成とすることによ
り、まず、バイフェーズ符号の持つそれぞれのハーフビ
ットに対応する並列信号が、シフトレジスタから得られ
ることは、前記（１）項の場合と同様である。

【００２６】この（２）項の場合には、これ等の並列信
号は、判定回路装置が備える第１の判定回路部および第
２の判定回路部とに入力される。第１の判定回路部は、
ビット周期Ｔを越えて同一の信号レベルが連続されるこ
とは無いと言うバイフェーズ符号の持つ性質から、有効
なバイフェーズ符号が存在する場合にそのことを検出し
て出力信号を出力する。この出力信号によりフリップフ
ロップ回路部がセットされ、フリップフロップ回路部か
ら有効なバイフェーズ符号が存在するとの信号を出力す
る。そうして、このフリップフロップ回路部のセット状
態は、フリップフロップ回路部が持つ特有の動作特性に
よって、第２の判定回路部から，有効なバイフェーズ符
号は存在しないとの信号が出力されるまで持続する。

【００２７】第２の判定回路部は、ビット周期Ｔを越え
て同一の信号レベルが連続されることは無いと言うバイ
フェーズ符号の持つ性質から、有効なバイフェーズ符号
は存在しない場合にそのことを検出して出力信号を出力
する。この出力信号によりフリップフロップ回路部がリ
セットされ、フリップフロップ回路部から有効なバイフ
ェーズ符号が存在するとの信号の出力を停止する。そう
して、このフリップフロップ回路部のリセット状態は、
フリップフロップ回路部が持つ特有の動作特性によっ
て、第１の判定回路部から，有効なバイフェーズ符号が
存在するとの信号が出力されるまで持続する。

【００２８】３）前記（１）または（２）項において、
シフトレジスタおよび判定回路装置は、論理回路素子を
用いて構成されてなることにより、バイフェーズ符号を
用いたシリアル通信装置用の受信検知回路装置を、標準
構成の回路素子だけで構成することができ、かつ、コン
デンサ素子等の長時間の時定数回路を持たなくても、有
効なバイフェーズ符号の有無が検出されるのである。

【００２９】

【実施例】以下この発明の実施例を図面を参照して詳細
に説明する。実施例１；図１は、請求項１，２，３およ
び５に対応するこの発明の一実施例によるバイフェーズ
符号を用いたシリアル通信装置用の受信検知回路装置の
要部を示すその回路図である。図２は、図１による受信
検知回路装置を用いたインターフェイス装置を関連する
通信路および電子装置と共に示すそのブロック回路図で
ある。また、図３は、図１による受信検知回路装置の動
作を説明するタイミングチャートである。図１，図２に
おいて、図１１，図１２に示した従来例によるバイフェ
ーズ符号を用いたシリアル通信装置用の受信検知回路装
置と同一部分、および、インターフェイス装置、関連す
る通信路および電子装置等と同一部分には同じ符号を付
し、その説明を省略する。

【００３０】図１，図２において、４は、図１１，図１
２に示した従来例によるインターフェイス装置９に対し
て、レシーバ回路装置９２に替えてレシーバ回路装置４
１を用いるようにしたインターフェイス装置である。ま
た、レシーバ回路装置４１は、図１１，図１２に示した
従来例による受信検知回路装置９４に替えて受信検知回
路装置１を用いるようにしている。

【００３１】受信検知回路装置１は、シフトレジスタ２
と判定回路装置３とを備えている。シフトレジスタ２
は、公知のＤフリップフロップ素子（以降、ＦＦと略称
することがある。）２１，２２，２３を合計３個用い
て、公知の直列入力並列出力型に構成している。Ｄ−Ｆ
Ｆ２１，２２，２３が持つクロックパルス信号端子に
は、バイフェーズ符号のビット周波数（１／Ｔ）の２倍
の周波数（従って、その周波数は２／Ｔであり、その周
期はＴ／２である。）を持つクロックパルス信号（以
降、ＣＬと略称することがある。）が加えられる。モデ
ム９１では、一般にバイフェーズ符号を復調するため
に、バイフェーズ符号のビット周波数（１／Ｔ）の８倍
とか１６倍とかの周波数を持つＣＬを使用するのが一般
である。このＣＬを分周することで、前記した周期がＴ
／２のＣＬを容易に得ることが可能である。

【００３２】初段のＤ−ＦＦ２１は、そのＤ入力端子に
伝送信号８１を入力信号ＲＸとして受取り、ＣＬの周期
でＱ出力端子から出力信号Ｑ₁として順次出力する。こ
の出力信号Ｑ₁は、次段のＤ−ＦＦ２２の持つＤ入力端
子への入力信号になると共に、シフトレジスタ２が出力
する並列信号の１つとなる。Ｄ−ＦＦ２２，２３の動作
もＤ−ＦＦ２１と同様である。かくして、シフトレジス
タ２により、周期がＴ／２のＣＬによって入力信号ＲＸ
を並列化した並列信号群Ｑ₁，Ｑ₂，Ｑ₃が得られる。
これ等の並列信号群Ｑ₁〜Ｑ₃は、バイフェーズ符号の
入力信号ＲＸの、互いに連続する３個のハーフビットに
対応する並列信号であることになる。

【００３３】判定回路装置３は、３入力のＡＮＤ素子３
１と、３入力のＮＯＲ素子３２と、２入力のＮＯＲ素子
３３とを備えている。ＡＮＤ素子３１とＮＯＲ素子３２
の持つ入力端子は、互いに並列接続され、この並列接続
点にシフトレジスタ２から出力された前記の並列信号群
Ｑ₁〜Ｑ₃がそれぞれ入力されている。ＡＮＤ素子３１
とＮＯＲ素子３２のそれぞれの出力は、ＮＯＲ素子３３
のそれぞれの入力端子に入力され、受信検知回路装置１
の場合には、ＤＶ信号はこのＮＯＲ素子３３の出力端子
から出力される。

【００３４】図１，図２に示す実施例の動作を図３も参
照して説明する。図３では、送信する信号が存在してい
ない受信検知回路装置１の初期動作状態（図３におい
て、ｔ＝０よりも前の状態である。）においては、入力
信号ＲＸのレベルは０（すなわち「Ｌ」である。）であ
るとして示している。この連続して「Ｌ」である入力信
号ＲＸは、そのまま受信検知回路装置１に、そうして、
シフトレジスタ２に入力される。この場合にシフトレジ
スタ２が出力する並列信号群Ｑ1 〜Ｑ3 のレベルは、当
然のことながら全て「Ｌ」である。この並列信号群Ｑ₁
〜Ｑ₃を入力したＡＮＤ素子３１の出力は「Ｌ」であ
り、ＮＯＲ素子３２の出力は「Ｈ」である。

【００３５】図３に示した初期動作状態の事例では、バ
イフェーズ符号のビット周期Ｔを越えて連続するハーフ
ビットが同一レベルであるので、有効な入力信号ＲＸは
存在していないことになる。このことを、入力信号ＲＸ
は「Ｌ」で連続しているので、ＮＯＲ素子３２によって
判定しているのである。もしも入力信号ＲＸが「Ｈ」で
連続している場合には、ＡＮＤ素子３１によって判定す
ることになる。すなわち、ＡＮＤ素子３１とＮＯＲ素子
３２とを並列接続することによって、バイフェーズ符号
が有効では無い場合の、順次隣接している３個のハーフ
ビットが取りえる全てのレベル関係に対応させて、入力
信号ＲＸの有効では無いことの判定の実行を可能にして
いるのである。そうして、順次隣接している３個のハー
フビットのレベル状態に対応して、ＡＮＤ素子３１かＮ
ＯＲ素子３２のいずれか一方の出力が「Ｌ」となるので
ある。このＡＮＤ素子３１とＮＯＲ素子３２とから出力
された「Ｌ」と「Ｈ」をそれぞれの入力端子に入力した
ＮＯＲ素子３３は、その出力端子から有効な伝送信号８
１が存在していないことを示す「Ｌ」のＤＶ信号を出力
することになる。

【００３６】この状態の受信検知回路装置１に、ｔ＝０
において図３（ａ）に示すように、“１”，“１”，
“０”，“Ｎ^-”，“Ｎ⁺”の符号列を持つバイフェー
ズ符号による入力信号ＲＸが入力されたものとする。こ
の入力信号ＲＸもシフトレジスタ２に入力される。シフ
トレジスタ２は、図３（ｂ）に示したＴ／２の周期を持
つＣＬに従って、入力信号ＲＸのそれぞれのハーフビッ
トに対応した並列信号群Ｑ₁〜Ｑ₃を判定回路装置３に
順次出力する。図３（ａ）に例示したｔ＝０以降の入力
信号ＲＸは、ビット周期Ｔを越えて同一の信号レベルが
連続されていないので、有効な信号である。バイフェー
ズ符号の符号列に関する前記した規則により、この有効
な入力信号ＲＸに対応する並列信号群Ｑ₁〜Ｑ₃は、そ
の全てが同一のレベルに有ると言うことはあり得ない。
このような並列信号群Ｑ₁〜Ｑ₃を入力した、ＡＮＤ素
子３１とＮＯＲ素子３２は、有効な伝送信号８１が存在
しているとの判定結果である「Ｌ」を共に出力する。そ
れぞれの入力端子にこれ等の「Ｌ」を共に入力したＮＯ
Ｒ素子３３の出力は、その出力端子から有効な伝送信号
８１が存在していることを示す「Ｈ」のＤＶ信号を出力
することになるのである。そうして、図３においては、
ｔ＝０以降の第１発目のＣＬの立ち上がりで、シフトレ
ジスタ２は、入力信号ＲＸの“１”を示すバイフェーズ
符号の＋のハーフビットに対応する「Ｈ」を含む並列信
号群Ｑ1 〜Ｑ3 を出力することになる。すなわち、この
時点で、並列信号群Ｑ₁〜Ｑ₃は、初期状態のその全て
が同一のレベルであると言う状態から解放されるので、
ＤＶ信号は、「Ｌ」から「Ｈ」に切替えられる〔図３
（ｃ）を参照。〕。

【００３７】受信検知回路装置１においての、有効な伝
送信号８１が存在の有無の判定根拠となる並列信号群Ｑ
₁〜Ｑ₃の並びの全てと、それ等に対応するＤＶ信号の
レベルを、ＤＶ信号の判定表として表１に示す。

【００３８】

【表１】受信検知回路装置１は、前記したように、有効な伝送信
号８１の存在の有無を判定する回路部分に、時定数回路
を全く使用していない。これにより、図１に示した回路
構成を持つ回路装置をＩＣ化する場合に、図１２に示し
た従来例の場合のように、回路素子の回路定数，あるい
はその温度係数のばらつきによって発生していた問題を
解消することができる。このことにより、所要の動作を
行う受信検知回路装置を高い歩留りで製作することが可
能となる。

【００３９】また、時定数回路を全く使用する必要が無
いことにより、従来例の場合のような、広い面積が必要
となる抵抗素子・コンデンサ素子をＩＣ内に作り込む必
要が無くなる。さらに、この発明による受信検知回路装
置１では、３個のＤ−ＦＦと、各１個の３入力のＡＮＤ
素子，３入力のＮＯＲ素子および２入力のＮＯＲ素子と
の、標準の論理回路素子だけで構成することができる。
これ等のことにより、ＩＣのレイアウト面積で示して、
約４，０００〔μｍ²〕の狭い面積に納めることが可能
である。さらに、この受信検知回路装置１は、抵抗素子
・コンデンサ素子を用いた時定数回路を持たないことに
より、Ｖ_DD＝３〔Ｖ〕，ビット周波数（１／Ｔ）を３
１．２５〔ｋＨ_Z〕，ＣＬをビット周波数（１／Ｔ）の
２倍の６２．５〔ｋＨ_Z〕で動作させた場合に、その消
費電流を数〔μＡ〕のオーダーに低減することができて
いる。

【００４０】実施例１における今までの説明では、受信
検知回路装置１が備えるシフトレジスタ２は３個のＤ−
ＦＦを持ち、かつ、判定回路装置３が持つＡＮＤ素子３
１とＮＯＲ素子３２とは共に３入力であるとしてきた
が、これに限定されるものではなく、例えば、シフトレ
ジスタは４個以上のＤ−ＦＦを持ち、また、ＡＮＤ素
子，ＮＯＲ素子は、いずれも４入力以上の論理素子であ
ってもよいものである。

【００４１】また、実施例１における今までの説明で
は、受信検知回路装置１が備えるシフトレジスタ２は３
個のＤ−ＦＦ２１〜２３で構成し、また、判定回路装置
３は、３入力のＡＮＤ素子３１と、３入力のＮＯＲ素子
３２と、２入力のＮＯＲ素子３３とで構成するとしてき
たが、これに限定されるものではなく、例えば、バイフ
ェーズ符号をそれぞれのハーフビット毎に並列信号に変
換するものであれば、適宜の回路構成のシフトレジスタ
であってもよいものである。また、互いに連続する少な
くとも３個のハーフビットに対応する並列信号の信号レ
ベルが，いずれも同一レベルである場合に有効な受信信
号は無いと判定を行うものであれば、適宜の回路構成の
判定回路装置であってもよいものである。さらにまた、
実施例１における今までの説明では、受信検知回路装置
が備える判定回路装置は、互いに連続する少なくとも３
個のハーフビットに対応する並列信号の信号レベルが，
いずれも同一レベルである場合に有効な受信信号は無い
と判定を行う判定回路部を備えたものであるとしてきた
が、これに限定されるものではなく、例えば、互いに連
続する３個のハーフビットに対応する並列信号の内の１
個の信号の信号レベルが，前記並列信号の内の他の信号
の信号レベルと異なる場合に，有効な受信信号は有ると
判定を行う判定回路部を備えたものであってもよいもの
である。このような判定を行う判定回路部の事例につい
ては、後記する実施例２の第１の判定回路部を参照され
たい。

【００４２】実施例２；図４は、請求項１，４および５
に対応するこの発明の一実施例によるバイフェーズ符号
を用いたシリアル通信装置用の受信検知回路装置の要部
を一部省略して示すその回路図である。図５は、図４に
よる受信検知回路装置を用いたインターフェイス装置を
関連する通信路および電子装置と共に示すそのブロック
回路図である。図６は、図４中に示した判定回路装置の
要部の詳細を示すその回路図である。また、図７は、図
４による受信検知回路装置の動作を説明するタイミング
チャートであり、図８は、図４による受信検知回路装置
の第１の判定回路部におけるバイフェーズ符号の互いに
隣接するハーフビットのレベルに関する判定パターンを
説明する説明図である。図４〜図６において、図１，図
２に示した請求項１，２，３および５に対応するこの発
明の一実施例によるバイフェーズ符号を用いたシリアル
通信装置用の受信検知回路装置、および、図１１，図１
２に示した従来例によるバイフェーズ符号を用いたシリ
アル通信装置用の受信検知回路装置と同一部分、およ
び、インターフェイス装置、関連する通信路および電子
装置等と同一部分には同じ符号を付し、その説明を省略
する。

【００４３】図４〜図６において、４Ａは、図１，図２
に示した実施例１によるインターフェイス装置４に対し
て、レシーバ回路装置４１に替えてレシーバ回路装置４
２を用いるようにしたインターフェイス装置である。ま
た、レシーバ回路装置４２は、図１，図２に示した実施
例１による受信検知回路装置１に替えて、シフトレジス
タと判定回路装置として、それぞれ、シフトレジスタ６
と判定回路装置７を備えた受信検知回路装置５を用いる
ようにしている。

【００４４】シフトレジスタ６の回路構成は、公知のＤ
−ＦＦを合計１４個用いていることが、実施例１による
シフトレジスタ２と異なっている。これ等のＤ−ＦＦ６
０１〜６１４が持つクロックパルス信号端子には、バイ
フェーズ符号のビット周波数（１／Ｔ）の８倍の周波数
（従って、その周波数は８／Ｔであり、その周期はＴ／
８である。）を持つクロックパルス信号（以降、ＣＬと
略称することがある。）が加えられることが、シフトレ
ジスタ２の場合と異なっている。周期がＴ／８のこのＣ
Ｌも、実施例１の場合と同様に、モデム９１が備えるＣ
Ｌを利用することが可能である。シフトレジスタ６は、
伝送信号８１を入力信号ＲＸとして受取り、シフトレジ
スタ２と同様の動作によって、周期がＴ／８のＣＬによ
り入力信号ＲＸを並列化した並列信号群Ｑ₀₁〜Ｑ₁₄が得
られる。これ等の並列信号群Ｑ₀₁〜Ｑ14は、伝送信号８
１のバイフェーズ符号の入力信号ＲＸの、互いに連続す
る４個のハーフビットに対応する並列信号であることに
なる。

【００４５】判定回路装置７は、第１の判定回路部と、
第２の判定回路部と、セット用の信号を入力するセット
用端子とリセット用の信号を入力するリセット用端子と
を有するフリップフロップ回路部としての公知のＲＳフ
リップフロップ７５を備えている。判定回路装置７が備
える第１の判定回路部は、４個のレベル判定回路装置７
１（７１Ａ〜７１Ｄ）と、１個の有効受信信号用判定回
路装置７２とで構成されている。それぞれのレベル判定
回路装置７１は、２入力のＡＮＤ素子７１１と、２入力
のＮＯＲ素子７１２とで構成されている。両素子７１
１，７１２の持つ入力端子は、互いに並列接続され、こ
のそれぞれの並列接続点にシフトレジスタ６から出力さ
れた前記の並列信号群Ｑ₀₁〜Ｑ₁₄の内の、互いに隣接す
るＤ−ＦＦ６０１〜６１４から出力された並列信号が、
図６中に示す如くに入力される。

【００４６】有効受信信号用判定回路装置７２は、４個
の４入力のＡＮＤ素子７２１（７２１Ａ〜７２１Ｄ）と
１個の４入力のＯＲ素子７２２とで構成されている。そ
れぞれのＡＮＤ素子７２１Ａ〜７２１Ｄの入力端子に
は、レベル判定回路装置７１Ａ〜７１Ｄの持つそれぞれ
のＡＮＤ素子７１１，ＮＯＲ素子７１２から出力された
信号が、図６中に示す如くに入力されている。また、Ａ
ＮＤ素子７２１Ａ〜７２１Ｄのそれぞれから出力された
信号は、ＯＲ素子７２２のそれぞれの入力端子に入力さ
れる。

【００４７】判定回路装置７が備える第２の判定回路部
は、前記のレベル判定回路装置７１（７１Ａ〜７１Ｄ）
と、１個の無効受信信号用判定回路装置７４と、必要に
応じて設置するものである２個のレベル判定回路装置７
３（７３Ａ，７３Ｂ）とで構成されている。それぞれの
レベル判定回路装置７３は、レベル判定回路装置７１と
同様に、２入力のＡＮＤ素子７３１と、２入力のＮＯＲ
素子７３２とで構成されている。両素子７３１，７３２
の持つ入力端子は、互いに並列接続され、このそれぞれ
の並列接続点にシフトレジスタ６から出力された前記の
並列信号群Ｑ₀₁〜Ｑ₁₄の内の、互いに隣接するＤ−ＦＦ
６０１〜６１４から出力された並列信号が、図６中に示
す如くに入力される。

【００４８】無効受信信号用判定回路装置７４は、２個
の５入力のＡＮＤ素子７４１（７４１Ａ，７４１Ｂ）と
１個の２入力のＯＲ素子７４２とで構成されている。そ
れぞれのＡＮＤ素子７４１Ａ，７４１Ｂの入力端子に
は、レベル判定回路装置７１Ａ〜７１Ｄと、レベル判定
回路装置７３Ａ，７３Ｂの持つそれぞれのＡＮＤ素子７
１１，７３１、ＮＯＲ素子７１２，７３２から出力され
た信号が、図６中に示す如くに入力されている。また、
ＡＮＤ素子７４１Ａ，７４１Ｂのそれぞれから出力され
た信号は、ＯＲ素子７４２のそれぞれの入力端子に入力
される。

【００４９】ＲＳフリップフロップ（以降、ＦＦと略称
することがある。）７５が持つセット端子Ｓには、ＯＲ
素子７２２から出力された信号が入力され、リセット端
子Ｒには、ＯＲ素子７４２から出力された信号が入力さ
れる。そうして、ＲＳ−ＦＦ７５の出力端子Ｑから出力
される信号が、この受信検知回路装置５の有効な伝送信
号８１の存在の有無に対応するＤＶ信号である。

【００５０】前記した構成を備える受信検知回路装置５
は、実施例１による受信検知回路装置１による作用・効
果に加えて、受信検知回路装置１において発生すること
が予想される次記するような問題をも解決できる回路装
置である。すなわち、受信検知回路装置１においては、
シフトレジスタ２に与えられるＣＬは、その立上り・立
下りのタイミングを、伝送信号８１のバイフェーズ符号
が持つそれぞれのハーフビットの切り替わりタイミング
とは関係無しに生成されている。このために、両タイミ
ングの時間差は必ずしも一定では無いし、その時間差を
予知できるものでも無い。

【００５１】また、理想的なバイフェーズ符号では、ハ
ーフビットの切り替わり周期はＴ／２，または，Ｔ毎に
行われるのであるが、実際のバイフェーズ符号では、ハ
ーフビットの切り替わり周期は、理想的な場合の周期
（Ｔ／２），（Ｔ）からずれる場合がしばしば発生す
る。さらに、伝送信号８１の発信局で実際に使用されて
いるバイフェーズ符号のビット周期Ｔと、伝送信号８１
の受信局で実際に使用されるＣＬ（ビット周期Ｔの偶数
分の一の周期を持つべきものである。）の基本周期
（Ｔ）とは、数パーセント程度の相異が生じることを覚
悟しなければならないのが実態である。さらにまた、通
信路８Ａに伝送信号８１が存在しないために伝送信号８
１が「Ｌ」である場合であっても、通信路８Ａに例えば
スパイク状のノイズが印加されて、短時間ではあるが
「Ｈ」となることも起こりえる。

【００５２】前記した各種の非正常な動作状態において
は、受信検知回路装置１では誤動作することが有り得る
のである。これに対して、実施例２による受信検知回路
装置５では、誤動作することが無いように配慮された回
路構成としたものなのである。図４〜図６に示す実施例
の動作を図７も参照して説明する。図７では、送信する
信号が存在していない受信検知回路装置５の初期動作状
態（図７において、ｔ＝０よりも前の状態である。）に
おいては、入力信号ＲＸのレベルは０（すなわち「Ｌ」
である。）であるとして示している。この「Ｌ」である
入力信号ＲＸは、そのまま受信検知回路装置５に、そう
して、シフトレジスタ６に入力される。この場合にシフ
トレジスタ６が出力する並列信号群Ｑ₀₁〜Ｑ₁₄のレベル
は、全て「Ｌ」である。この並列信号群Ｑ₁〜Ｑ₁₄を入
力したＡＮＤ素子７１１，７３１の出力は「Ｌ」であ
り、ＮＯＲ素子７１２，７３２の出力は「Ｈ」である。

【００５３】これ等の「Ｌ」と「Ｈ」が同時に入力され
るＡＮＤ素子７２１Ａ〜７２１Ｄの出力は、全て「Ｌ」
である。この「Ｌ」が入力端子の全てに入力されるＯＲ
素子７２２の出力は「Ｌ」である。また、全ての入力端
子に「Ｌ」が入力されるＡＮＤ素子７４１Ａの出力は
「Ｌ」であり、全ての入力端子に「Ｈ」が入力されるＡ
ＮＤ素子７４１Ｂの出力は「Ｈ」である。ＡＮＤ素子７
４１Ａからの「Ｌ」と、ＡＮＤ素子７４１Ｂからの
「Ｈ」とがそれぞれの入力端子に入力されたＯＲ素子７
４２の出力は「Ｈ」である。このＯＲ素子７４２の出力
が第２の判定回路部の出力である。これまでに説明して
きた第２の判定回路部の動作は、前記した実施例１にお
ける判定回路装置３と同等であることになる。

【００５４】そうして、もしも入力信号ＲＸが「Ｈ」で
連続している場合には、ＡＮＤ素子７１１，７３１の出
力は「Ｈ」となり、ＮＯＲ素子７１２，７３２の出力は
「Ｌ」となるので、ＡＮＤ素子７４１Ａの出力は「Ｈ」
となり、ＡＮＤ素子７４１Ｂの出力は「Ｌ」となる。Ａ
ＮＤ素子７４１Ａからの「Ｈ」と、ＡＮＤ素子７４１Ｂ
からの「Ｌ」とがそれぞれの入力端子に入力されたＯＲ
素子７４２の出力も「Ｈ」であり、第２の判定回路部は
「Ｈ」を出力するのである。このＯＲ素子７４２からの
「Ｈ」がリセット端子に入力されたＲＳ−ＦＦ７５は、
これにより、その出力端子Ｑから有効な伝送信号８１が
存在していないことを示す「Ｌ」のＤＶ信号を出力する
こととなる。

【００５５】この状態の受信検知回路装置５に、ｔ＝０
において図７（ａ）に示すように、“１”，“１”，
“０”の符号列を持つバイフェーズ符号による入力信号
ＲＸが入力されるものとする。図７（ａ）中に示された
バイフェーズ符号は、そのハーフビットの切り替わりタ
イミング部位に破線によるハッチングが付されている。
これは、前記したところによる，バイフェーズ符号のハ
ーフビットの、実際の切り替わりタイミングが存在する
範囲を模型的に示したものである。この入力信号ＲＸも
シフトレジスタ６に入力される。シフトレジスタ６は、
図７（ｂ）に示したＴ／８の周期を持つＣＬに従って、
入力信号ＲＸに対応した並列信号群Ｑ₀₁〜Ｑ₁₄を順次出
力する。

【００５６】図７（ａ）に例示したｔ＝０以降の入力信
号ＲＸは、ビット周期Ｔを越えて同一の信号レベルが連
続されていないので有効な信号である。バイフェーズ符
号の符号列に関する前記した規則により、この有効な入
力信号ＲＸに対応する並列信号群Ｑ₀₁〜Ｑ₁₄は、その全
てが同一のレベルに有ると言うことはあり得ない。この
ような並列信号群Ｑ01〜Ｑ14を入力するそれぞれのレベ
ル判定回路装置７１（７１Ａ〜７１Ｄ）は、順次隣接し
ている４個のハーフビットのレベルを判定する回路装置
である。レベル判定回路装置７１が持つＡＮＤ素子７１
１は、入力端子に入力される信号のレベルが共に「Ｈ」
である場合にのみ「Ｈ」を出力する。他方、ＮＯＲ素子
７１２は、入力端子に入力される信号のレベルが共に
「Ｌ」である場合にのみ「Ｈ」を出力する。

【００５７】レベル判定回路装置７１Ａ〜７１Ｄが持つ
ＡＮＤ素子７１１の出力と，ＮＯＲ素子７１２の出力と
を入力するそれぞれのＡＮＤ素子７２１（７２１Ａ〜７
２１Ｄ）は、ＡＮＤ素子７２１Ａに関しては、バイフェ
ーズ符号の符号列の順次隣接している４個のハーフビッ
トのレベルが図８（ａ）に例示したレベル関係に有る場
合に、「Ｈ」を出力する。ＡＮＤ素子７２１Ｂに関して
は、バイフェーズ符号の符号列の順次隣接している４個
のハーフビットのレベルが図８（ｂ）に例示したレベル
関係に有る場合に、「Ｈ」を出力する。ＡＮＤ素子７２
１Ｃに関しては、バイフェーズ符号の符号列の順次隣接
している４個のハーフビットのレベルが図８（ｃ）に例
示したレベル関係に有る場合に、「Ｈ」を出力する。さ
らに、ＡＮＤ素子７２１Ｄに関しては、バイフェーズ符
号の符号列の順次隣接している４個のハーフビットのレ
ベルが図８（ｄ）に例示したレベル関係に有る場合に、
「Ｈ」を出力する。

【００５８】すなわち、４個のＡＮＤ素子７２１（７２
１Ａ〜７２１Ｄ）のそれぞれは、バイフェーズ符号が有
効で有る場合の、順次隣接している４個のハーフビット
が取りえる全てのレベル関係に対応するものである。従
って、バイフェーズ符号が有効で有る場合には、４個の
ＡＮＤ素子７２１（７２１Ａ〜７２１Ｄ）の内のいずれ
か１個のＡＮＤ素子７２１の出力は、必ず「Ｈ」とな
る。このような関係に有る４個のＡＮＤ素子７２１の出
力を入力するＯＲ素子７２２は、バイフェーズ符号が有
効で有る場合には、必ず「Ｈ」となる。このＯＲ素子７
２２の出力が第１の判定回路部の出力であり、この
「Ｈ」をセット端子Ｓに入力したＲＳ−ＦＦ７５は、そ
の出力端子Ｑから有効な伝送信号８１が存在しているこ
とを示す「Ｈ」のＤＶ信号を出力することになるのであ
る。そうして、図７においては、有効な入力信号ＲＸが
入力されてから、バイフェーズ符号の切り替わりタイミ
ングを除いた１４個目のＣＬ〔図７（ｂ）において、１
４を付したＣＬである。〕の立ち上がりの時点で、図８
（ａ）に例示したレベル関係に有る並列信号群Ｑ₀₁〜Ｑ
₁₄がシフトレジスタ６から出力されるので、ＤＶ信号
は、「Ｌ」から「Ｈ」に切替えられる〔図７（ｃ）を参
照。〕。

【００５９】実施例２による判定回路装置７において
は、ＤＶ信号が「Ｈ」に切替えられた状態になると、入
力信号ＲＸのレベルが「Ｈ」または「Ｌ」を持続する状
態になって，ＲＳ−ＦＦ７５がリセットされない限り、
ＲＳ−ＦＦ７５が持つ特有の動作特性によって、「Ｈ」
のＤＶ信号を出力し続ける。また、Ｔ／８の周期を持つ
ＣＬに従った多数の並列信号群Ｑ₀₁〜Ｑ₁₄の内の２個ず
つ置きの並列信号を用いて、レベル判定回路装置７１で
レベル判定を行っていることにより、図７（ａ）で破線
のハッチングを付して示した，バイフェーズ符号のハー
フビットの実際の切り替わりタイミング部位を、レベル
判定に用いない。これ等によって、バイフェーズ符号の
ハーフビットの実際の切り替わりタイミングが、理想の
切り替わりタイミングと異なったとしても、誤動作を行
うことは無いのである。このＴ／８の周期を持つＣＬに
従った多数の並列信号群Ｑ01〜Ｑ14の内の２個ずつ置き
の並列信号を用いて、入力信号ＲＸが有効か否かの判定
を行う回路構成としたことにより、入力信号ＲＸにノイ
ズが重畳されたとしても、このノイズが重畳された部分
を判定に用いないようにすることが可能となることで、
判定回路装置７は誤動作を行うことは無い。また、ノイ
ズによって「Ｌ」のハーフビットの１個に「Ｈ」が重畳
されたとしても、判定回路装置７においては、互いに隣
接する３個のハーフビットの全てのレベルが同一レベル
にならなければ、ＲＳ−ＦＦ７５はリセットされないの
で、この場合にも誤動作を行うことは無い。さらに、入
力信号ＲＸのレベルが「Ｌ」であることによってＲＳ−
ＦＦ７５がリセットされている状態においては、ノイズ
によって「Ｌ」のハーフビットに「Ｈ」が重畳されたと
しても、図８に示したような関係のレベル関係にならな
い限り、ＲＳ−ＦＦ７５が持つ特有の動作特性によって
ＲＳ−ＦＦ７５はセットされないので、この場合にも誤
動作を行うことは無いのである。

【００６０】なお、レベル判定回路装置７３は、レベル
判定回路装置７１の行うレベル判定を補間するレベル判
定を行うことで、第２の判定回路部で行う判定動作の信
頼性を高める働きを果たす回路装置であるが、必ずしも
設置する必要は無いものである。レベル判定回路装置７
３を設置しない場合には、ＡＮＤ素子７４１は３入力で
あっても良いものである。

【００６１】受信検知回路装置７においての、有効な伝
送信号８１の存在の有無の判定根拠となる並列信号群Ｑ
₀₁〜Ｑ₁₄の並びの全てと、それ等に対応するＤＶ信号の
レベルを、ＤＶ信号の判定表として表２に示す。

【００６２】

【表２】

【００６３】受信検知回路装置７は、実施例１の場合と
同一のことではあるが、有効な伝送信号８１の存在の有
無を判定する回路部分に、時定数回路を全く使用する必
要が無い。これにより、図６に示した回路構成を持つ回
路装置をＩＣ化する場合に、図１２に示した従来例の場
合のように、回路素子の回路定数，あるいはその温度係
数のばらつきによって発生していた問題を解消すること
ができる。このことにより、所要の動作を行う受信検知
回路装置を高い歩留りで製作することが可能となる。

【００６４】また、時定数回路を全く使用する必要が無
いことにより、従来例の場合のような、広い面積が必要
となる抵抗素子・コンデンサ素子をＩＣ内に作り込む必
要が無くなる。さらに、この発明による受信検知回路装
置７では、１４個のＤ−ＦＦと、各６個の２入力のＡＮ
Ｄ素子，２入力のＮＯＲ素子と、４個の４入力のＡＮＤ
素子と、２個の５入力のＡＮＤ素子と、各１個の４入力
のＯＲ素子，２入力のＯＲ素子，ＲＳ−ＦＦの、標準の
論理回路素子だけで構成することができる。これ等のこ
とにより、ＩＣのレイアウト面積で示して、約２０，０
００〔μｍ²〕の狭い面積に納めることが可能である。
さらに、この受信検知回路装置７は、抵抗素子・コンデ
ンサ素子を用いた時定数回路を持たないことにより、Ｖ
_DD＝３〔Ｖ〕，ビット周波数（１／Ｔ）を３１．２５
〔ｋＨ_Z〕，ＣＬをビット周波数（１／Ｔ）の８倍の２
５０〔ｋＨ_Z〕で動作させた場合に、その消費電流を１
０〔μＡ〕以下に低減することができている。

【００６５】実施例２における今までの説明では、受信
検知回路装置７が備えるフリップフロップ回路部はＲＳ
−ＦＦであるとしてきたが、これに限定されるものでは
なく、セット用端子とリセット用端子とを有するフリッ
プフロップ回路部であるならばいかなる形式のフリップ
フロップ回路部でもよく、例えば、ＲＳＴフリップフロ
ップであってもよいものである。

【００６６】また、実施例２における今までの説明で
は、受信検知回路装置７が備えるシフトレジスタ６は１
４個のＤ−ＦＦで構成し、また、判定回路装置７は、各
６個の２入力のＡＮＤ素子，２入力のＮＯＲ素子と、４
個の４入力のＡＮＤ素子と、２個の５入力のＡＮＤ素子
と、各１個の４入力のＯＲ素子，２入力のＯＲ素子，Ｒ
Ｓ−ＦＦとで構成するとしてきたが、これに限定される
ものではなく、例えば、バイフェーズ符号をそれぞれの
ハーフビット毎に並列信号に変換するものであれば、適
宜の回路構成のシフトレジスタであってもよいものであ
る。また、互いに連続する３個のハーフビットに対応す
る並列信号の内の１個の信号の信号レベルが，並列信号
の内の他の信号の信号レベルと異なる場合に，有効な受
信信号は有ると判定を行うと共に、互いに連続する少な
くとも３個のハーフビットに対応する並列信号の信号レ
ベルが，いずれも同一レベルである場合に有効な受信信
号は無いと判定を行うものであれば、適宜の回路構成の
判定回路装置であってもよいものである。

【００６７】実施例１，２における今までの説明では、
シフトレジスタに与えられるＣＬの周波数は、バイフェ
ーズ符号のビット周波数（１／Ｔ）の２倍，または，８
倍であるとしてきたが、これに限定されるものではな
く、バイフェーズ符号のビット周波数（１／Ｔ）の偶数
倍であるならば、適宜の整数倍のＣＬ周波数であっても
よいものである。

【００６８】また、実施例１，２における今までの説明
では、受信検知回路装置１，７は、標準の論理回路素子
を用いて構成されたものであるとしてきたが、これに限
定されるものではなく、バイフェーズ符号のビット周波
数の偶数倍の周波数を持つＣＬを用いて，バイフェーズ
符号をハーフビット毎に並列信号に変換するシフトレジ
スタと、このシフトレジスタが出力する並列信号の内
の，互いに連続する少なくとも３個のハーフビットに対
応する並列信号を入力して，有効な受信信号の有無の判
定を行う回路装置とを備えたものであるならば、適宜の
回路素子を用いて構成したものであってもよいものであ
る。

【００６９】

【発明の効果】この発明においては、前述の構成とした
ことにより次記する効果を奏する。抵抗素子・コンデンサ素子等を用いた長時間の時定数
回路を備えなくても、有効なバイフェーズ符号の有無を
検出することができることで、抵抗値，静電容量値のば
らつきが原因での動作性能のばらつきは発生しない。こ
れにより、所要の動作を行う受信検知回路装置を高い歩
留りで製作することが可能となる。また、抵抗素子・コンデンサ素子等を用いた長時間の時定数
回路を備える必要が無いので、受信検知回路装置の面積
を、そのレイアウト面積で示して、約４，０００〔μｍ
²〕〜約２０，０００〔μｍ²〕とすることが可能であ
り、従来例のレイアウト面積に対して約１／５〜約１／
２５にすることが可能である。また、抵抗素子・コンデンサ素子を用いた時定数回路を持た
ないことにより、その消費電流値を、コンデンサ素子へ
の充電電流が主体となって決まっている従来例の受信検
知回路装置の消費電流値に対して、数十分の１〜約百分
の１に低減することが可能となる。また、以上の結果、レシーバ回路装置のＩＣ化、さらには、
モデムを含めてのインターフェイス装置全体の１チップ
化が容易になる。さらにまた、例えば、実施例２に示した回路構成の受信検知回路装
置とすることにより、通信路にノイズが印加される等の
各種の非正常な動作状態においも、誤動作の発生度を低
く抑制することが可能となる。

【図面の簡単な説明】

【図１】請求項１，２，３および５に対応するこの発明
の一実施例によるバイフェーズ符号を用いたシリアル通
信装置用の受信検知回路装置の要部を示すその回路図

【図２】図１による受信検知回路装置を用いたインター
フェイス装置を関連する通信路および電子装置と共に示
すそのブロック回路図

【図３】図１による受信検知回路装置の動作を説明する
タイミングチャート

【図４】請求項１，４および５に対応するこの発明の一
実施例によるバイフェーズ符号を用いたシリアル通信装
置用の受信検知回路装置の要部を一部省略して示すその
回路図

【図５】図４による受信検知回路装置を用いたインター
フェイス装置を関連する通信路および電子装置と共に示
すそのブロック回路図

【図６】図４中に示した判定回路装置の要部の詳細を示
すその回路図

【図７】図４による受信検知回路装置の動作を説明する
タイミングチャート

【図８】図４による受信検知回路装置の第１の判定回路
部におけるバイフェーズ符号の互いに隣接するハーフビ
ットのレベルに関する判定パターンを説明する説明図

【図９】バイフェーズ符号の一般例を示す波形図

【図１０】一般例のバイフェーズ符号の符号列の一例を
示す波形図

【図１１】後記する図１２に示した受信検知回路装置を
用いたインターフェイス装置を関連する通信路および電
子装置と共に示すそのブロック回路図

【図１２】従来例の受信検知回路装置の要部を示すその
回路図

【図１３】図１２による受信検知回路装置の動作を説明
するタイミングチャート

【符号の説明】

１受信検知回路装置２シフトレジスタ２１Ｄフリップフロップ（Ｄ−ＦＦ）２２Ｄフリップフロップ（Ｄ−ＦＦ）２３Ｄフリップフロップ（Ｄ−ＦＦ）３判定回路装置３１ＡＮＤ素子３２ＮＯＲ素子３３ＮＯＲ素子

Claims

【特許請求の範囲】

【請求項１】２個のハーフビットよりなるバイフェーズ
・コードを用いてシリアル通信方式によって情報を伝送
するシリアル通信装置の，レシーバ回路装置が備える有
効な受信信号の有無の判定を行う回路装置であって、バイフェーズ符号のビット周波数の偶数倍の周波数を持
つクロック信号を用いて，バイフェーズ符号をハーフビ
ット毎に並列信号に変換するシフトレジスタと、このシ
フトレジスタが出力する並列信号の内の，互いに連続す
る少なくとも３個のハーフビットに対応する並列信号を
入力して，有効な受信信号の有無の判定を行う判定回路
装置とを備えたことを特徴とするバイフェーズ符号を用
いたシリアル通信装置用の受信検知回路装置。
【請求項２】請求項１に記載のバイフェーズ符号を用い
たシリアル通信装置用の受信検知回路装置において、判定回路装置は、互いに連続する少なくとも３個のハー
フビットに対応する並列信号の信号レベルが，いずれも
同一レベルである場合に有効な受信信号は無いと判定を
行う判定回路部を備えたことを特徴とするバイフェーズ
符号を用いたシリアル通信装置用の受信検知回路装置。
【請求項３】請求項１に記載のバイフェーズ符号を用い
たシリアル通信装置用の受信検知回路装置において、判定回路装置は、互いに連続する３個のハーフビットに
対応する並列信号の内の１個の信号の信号レベルが，並
列信号の内の他の信号の信号レベルと異なる場合に，有
効な受信信号は有ると判定を行う判定回路部を備えたこ
とを特徴とするバイフェーズ符号を用いたシリアル通信
装置用の受信検知回路装置。
【請求項４】請求項１に記載のバイフェーズ符号を用い
たシリアル通信装置用の受信検知回路装置において、判定回路装置は、互いに連続する３個のハーフビットに
対応する並列信号の内の１個の信号の信号レベルが，並
列信号の内の他の信号の信号レベルと異なる場合に，有
効な受信信号は有ると判定を行う第１の判定回路部と、
互いに連続する少なくとも３個のハーフビットに対応す
る並列信号の信号レベルが，いずれも同一レベルである
場合に有効な受信信号は無いと判定を行う第２の判定回
路部と、セット用の信号を入力するセット用端子とリセ
ット用の信号を入力するリセット用端子とを有するフリ
ップフロップ回路部とを備え、フリップフロップ回路部
のセット用端子には，第１の判定回路部から出力された
有効な受信信号が有るとの出力信号が入力されてフリッ
プフロップ回路部はセットされ、フリップフロップ回路
部のリセット用端子には，第２の判定回路部から出力さ
れた有効な受信信号は無いとの出力信号が入力されてフ
リップフロップ回路部はリセットされ、このフリップフ
ロップ回路部の出力が判定回路装置の出力信号となるこ
とを特徴とするバイフェーズ符号を用いたシリアル通信
装置用の受信検知回路装置。
【請求項５】請求項１から４までのいずれかに記載のバ
イフェーズ符号を用いたシリアル通信装置用の受信検知
回路装置において、シフトレジスタおよび判定回路装置は、論理回路素子を
用いて構成されてなることを特徴とするバイフェーズ符
号を用いたシリアル通信装置用の受信検知回路装置。