JPH088481B2 - Ｃｍｏｓ入力バッファ回路 - Google Patents
Ｃｍｏｓ入力バッファ回路Info
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- JPH088481B2 JPH088481B2 JP63328076A JP32807688A JPH088481B2 JP H088481 B2 JPH088481 B2 JP H088481B2 JP 63328076 A JP63328076 A JP 63328076A JP 32807688 A JP32807688 A JP 32807688A JP H088481 B2 JPH088481 B2 JP H088481B2
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- 239000000700 radioactive tracer Substances 0.000 claims description 38
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はCMOS入力バッファ回路に係るもので、特に電
源供給電圧の変動に対して安定した動作をするCMOS入力
バッファ回路に関する。
源供給電圧の変動に対して安定した動作をするCMOS入力
バッファ回路に関する。
＜従来の技術と解決しようとする課題＞ CMOS集積回路がTTLレベル信号を受信するために設計
される時、その入力端には通常TTLレベル信号をCMOSレ
ベル信号に変換するCMOS入力バッファ回路が使用され
る。典型的なCMOS入力バッファ回路は、アドレス又はデ
ータ等のようなTTLレベルの入力信号をCMOSレベル信号
に変換する。TLLレベルの論理“ハイ”レベルは2.2〜5V
に定義され、TLLレベルの論理“ロウ”レベルは０〜0.8
Vに定義される。そのためCMOS入力バッファ回路は最悪
の場合、TLLレベルの0.8Vと2.2Vに対して各々論理“ロ
ウ”（接地電圧）と論理“ハイ”（電源供給電圧のVc
c）に変換することが要求される。
される時、その入力端には通常TTLレベル信号をCMOSレ
ベル信号に変換するCMOS入力バッファ回路が使用され
る。典型的なCMOS入力バッファ回路は、アドレス又はデ
ータ等のようなTTLレベルの入力信号をCMOSレベル信号
に変換する。TLLレベルの論理“ハイ”レベルは2.2〜5V
に定義され、TLLレベルの論理“ロウ”レベルは０〜0.8
Vに定義される。そのためCMOS入力バッファ回路は最悪
の場合、TLLレベルの0.8Vと2.2Vに対して各々論理“ロ
ウ”（接地電圧）と論理“ハイ”（電源供給電圧のVc
c）に変換することが要求される。
従来、そのようなCMOS入力バッファ回路にはノアゲー
トが主に使用されて来た。第４図には従来のノアゲート
を使用したCMOS入力バッファ回路が示されている。
トが主に使用されて来た。第４図には従来のノアゲート
を使用したCMOS入力バッファ回路が示されている。
CMOS入力バッファ回路10のＰチャンネルMOSトランジ
スタ11のゲートとＮチャンネルMOSトランジスタ13のゲ
ートには、TLLレベルの入力信号VIが接続される。CMOS
入力バッファ回路10をエネイブルするためのチップ選択
信号▲▼がＰチャンネルMOSトランジスタ12とＮチ
ャンネルMOSトランジスタ14の各ゲートに接続される。
ＰチャンネルMOSトランジスタ11のソースは電源供給電
圧Vccと接続されている。ＮチャンネルMOSトランジスタ
13、14は、ＰチャンネルMOSトランジスタ12のドレイン
及び出力信号Voに接続されたドレインと、接地電圧Vss
に接続されたソースを持っている。
スタ11のゲートとＮチャンネルMOSトランジスタ13のゲ
ートには、TLLレベルの入力信号VIが接続される。CMOS
入力バッファ回路10をエネイブルするためのチップ選択
信号▲▼がＰチャンネルMOSトランジスタ12とＮチ
ャンネルMOSトランジスタ14の各ゲートに接続される。
ＰチャンネルMOSトランジスタ11のソースは電源供給電
圧Vccと接続されている。ＮチャンネルMOSトランジスタ
13、14は、ＰチャンネルMOSトランジスタ12のドレイン
及び出力信号Voに接続されたドレインと、接地電圧Vss
に接続されたソースを持っている。
第５図はエネイブル状態でのCMOS入力バッファ回路10
における電源供給電圧Vccの変動に対するトリップ点電
圧VTPの変動を表した図である。このように従来のCMOS
入力バッファ回路10のトリップ点電圧VTPは電源供給電
圧Vccが増加すると共に増加される。そのため従来のCMO
S入力バッファ回路10は許容される電源供給電圧Vccの範
囲、即ち4.5〜5.5Vの範囲でトリップ点電圧VTPが最大TL
L“ロウ”レベル0.8Vと最小TLL“ハイ”レベル2.2Vとの
間に位置するように設計されて来たのである。しかしこ
れは工程の変動のため達成することが難しい。
における電源供給電圧Vccの変動に対するトリップ点電
圧VTPの変動を表した図である。このように従来のCMOS
入力バッファ回路10のトリップ点電圧VTPは電源供給電
圧Vccが増加すると共に増加される。そのため従来のCMO
S入力バッファ回路10は許容される電源供給電圧Vccの範
囲、即ち4.5〜5.5Vの範囲でトリップ点電圧VTPが最大TL
L“ロウ”レベル0.8Vと最小TLL“ハイ”レベル2.2Vとの
間に位置するように設計されて来たのである。しかしこ
れは工程の変動のため達成することが難しい。
例えば工程の差異に起因して4.5Vの電源供給電圧Vcc
におけるトリップ点電圧VTPが0.8Vより小さくなり、入
力信号VIが0.8Vであったら、論理“ロウ”である0.8Vが
論理“ハイ”と誤って認識されてしまい、CMOS入力バッ
ファ回路10の出力信号Voは論理“ロウ”の誤った出力と
なるのである。
におけるトリップ点電圧VTPが0.8Vより小さくなり、入
力信号VIが0.8Vであったら、論理“ロウ”である0.8Vが
論理“ハイ”と誤って認識されてしまい、CMOS入力バッ
ファ回路10の出力信号Voは論理“ロウ”の誤った出力と
なるのである。
トリップ点電圧（Trip Point Voltage）VTPは1.5VのT
LL中央範囲電圧の近辺で維持するのが望ましい。しか
し、ノアゲートは先天的にトリップ点電圧VTPが電源電
圧Vccの変動により変わるという欠点を持っている。そ
のため、電源供給電圧Vccの変動を5V±10％まで許容す
るCMOS半導体メモリ装置には、そのような範囲値で安定
した確実な動作をするCMOS入力バッファ回路が必要とな
る。
LL中央範囲電圧の近辺で維持するのが望ましい。しか
し、ノアゲートは先天的にトリップ点電圧VTPが電源電
圧Vccの変動により変わるという欠点を持っている。そ
のため、電源供給電圧Vccの変動を5V±10％まで許容す
るCMOS半導体メモリ装置には、そのような範囲値で安定
した確実な動作をするCMOS入力バッファ回路が必要とな
る。
したがって本発明の目的は、TLLレベル信号をCMOSレ
ベル信号に変換することができる改良されたCMOS入力バ
ッファ回路を提供することにある。
ベル信号に変換することができる改良されたCMOS入力バ
ッファ回路を提供することにある。
本発明の他の目的は電源電圧の許容電圧範囲内で安定
した動作をするCMOS入力バッファ回路を提供することに
ある。
した動作をするCMOS入力バッファ回路を提供することに
ある。
＜課題を解決するための手段＞ 上記のような目的を達成するために本発明に係るCMOS
入力バッファ回路は、 電源供給電圧より低レベルで且つ少なくとも電源供給
電圧の許容範囲内で電源供給電圧に追従して変化するト
レーサ電圧を発生する電源供給電圧トレーサ回路と、ソ
ースに電源供給電圧を受けると共にゲートにトレーサ電
圧を受ける第1PチャンネルMOSトランジスタ、第1Pチャ
ンネルMOSトランジスタのドレインにソースが接続され
ると共にドレインが出力ノードに接続され、ゲートにTT
Lレベル信号を受ける第2PチャンネルMOSトランジスタ、
及び前記出力ノードにドレインが接続されると共にソー
スが接地され、ゲートにTTLレベル信号を受ける第1Nチ
ャンネルMOSトランジスタを有する入出力端回路とを備
え、電源供給電圧の変動に対し、トレーサ電圧により第
1PチャンネルMOSトランジスタのゲート−ソース間電圧
が一定とされ、それにより一定の電流が供給されて入出
力端回路のトリップ点電圧が安定するようになっている
ことを特徴としている。
入力バッファ回路は、 電源供給電圧より低レベルで且つ少なくとも電源供給
電圧の許容範囲内で電源供給電圧に追従して変化するト
レーサ電圧を発生する電源供給電圧トレーサ回路と、ソ
ースに電源供給電圧を受けると共にゲートにトレーサ電
圧を受ける第1PチャンネルMOSトランジスタ、第1Pチャ
ンネルMOSトランジスタのドレインにソースが接続され
ると共にドレインが出力ノードに接続され、ゲートにTT
Lレベル信号を受ける第2PチャンネルMOSトランジスタ、
及び前記出力ノードにドレインが接続されると共にソー
スが接地され、ゲートにTTLレベル信号を受ける第1Nチ
ャンネルMOSトランジスタを有する入出力端回路とを備
え、電源供給電圧の変動に対し、トレーサ電圧により第
1PチャンネルMOSトランジスタのゲート−ソース間電圧
が一定とされ、それにより一定の電流が供給されて入出
力端回路のトリップ点電圧が安定するようになっている
ことを特徴としている。
また、このようなCMOS入力バッファ回路における電源
供給電圧トレーサ回路について、ソースに電源供給電圧
を受けると共にゲートに一定のレベルの基準電圧を受
け、ドレインがトレーサ電圧を出力するトレーサノード
とされる第3PチャンネルMOSトランジスタと、ドレイン
がトレーサノードに接続されると共にソースが接地さ
れ、第3PチャンネルMOSトランジスタより小サイズとさ
れた第3NチャンネルMOSトランジスタとから構成すると
を特徴とする。
供給電圧トレーサ回路について、ソースに電源供給電圧
を受けると共にゲートに一定のレベルの基準電圧を受
け、ドレインがトレーサ電圧を出力するトレーサノード
とされる第3PチャンネルMOSトランジスタと、ドレイン
がトレーサノードに接続されると共にソースが接地さ
れ、第3PチャンネルMOSトランジスタより小サイズとさ
れた第3NチャンネルMOSトランジスタとから構成すると
を特徴とする。
このCMOS入力バッファ回路において、前述の従来例の
ようにチップ選択制御信号によりCMOS入力バッファ回路
の制御を行う場合には、ソースに電源供給電圧を受ける
と共にゲートにインバータを介してチップ選択制御信号
を受け、ドレインがトレーサノードに接続された第4Pチ
ャンネルMOSトランジスタを電源供給電圧トレーサ回路
に備えるようにし、そして第3NチャンネルMOSトランジ
スタのゲートに前記チップ選択制御信号を受けるように
して、チップ選択制御信号がディスエイブルのときには
第4PチャンネルMOSトランジスタにより電源供給電圧を
トレーサノードから出力して入出力端回路をディスエイ
ブルとするようにすればよい。さらに、それに対応させ
て入出力端回路に、入出力端回路の他のトランジスタよ
り小サイズとされ、そしてドレインが出力ノードに接続
されると共にソースが接地され、ゲートにトレーサ電圧
を受ける第2NチャンネルMOSトランジスタを更に備え、
入出力端回路のディスエイブル時に出力ノードを接地と
連絡させるようにするとよい。
ようにチップ選択制御信号によりCMOS入力バッファ回路
の制御を行う場合には、ソースに電源供給電圧を受ける
と共にゲートにインバータを介してチップ選択制御信号
を受け、ドレインがトレーサノードに接続された第4Pチ
ャンネルMOSトランジスタを電源供給電圧トレーサ回路
に備えるようにし、そして第3NチャンネルMOSトランジ
スタのゲートに前記チップ選択制御信号を受けるように
して、チップ選択制御信号がディスエイブルのときには
第4PチャンネルMOSトランジスタにより電源供給電圧を
トレーサノードから出力して入出力端回路をディスエイ
ブルとするようにすればよい。さらに、それに対応させ
て入出力端回路に、入出力端回路の他のトランジスタよ
り小サイズとされ、そしてドレインが出力ノードに接続
されると共にソースが接地され、ゲートにトレーサ電圧
を受ける第2NチャンネルMOSトランジスタを更に備え、
入出力端回路のディスエイブル時に出力ノードを接地と
連絡させるようにするとよい。
＜実 施 例＞ 以下、本発明の好適な一実施例を図面を参照して詳細
に説明する。尚、従来と共通する部分には同一の符号を
付し、重複説明は省略する。
に説明する。尚、従来と共通する部分には同一の符号を
付し、重複説明は省略する。
第１図には本発明に係るCMOS入力バッファ回路100が
図示されている。
図示されている。
CMOS入力バッファ回路100はインバータ20と、基準電
圧発生回路30（基準電圧発生手段）と、電源供給電圧ト
レーサ回路40と、入出力端回路50とから構成される。
圧発生回路30（基準電圧発生手段）と、電源供給電圧ト
レーサ回路40と、入出力端回路50とから構成される。
ＮチャンネルMOSトランジスタ24と34、36と46、48、4
9と56、58は凡て約0.8Vのしきい電圧を持っており、Ｐ
チャンネルMOSトランジスタ22と32と42、44と52、54は
凡て約−0.8Vのしきい電圧を持っている。
9と56、58は凡て約0.8Vのしきい電圧を持っており、Ｐ
チャンネルMOSトランジスタ22と32と42、44と52、54は
凡て約−0.8Vのしきい電圧を持っている。
インバータ20は、チップ外部からのチップ選択制御信
号▲▼をゲートに入力するＰチャンネルMOSトラン
ジスタ22とＮチャンネルMOSトランジスタ24とから構成
されている。トランジスタ22のソースは電源供給電圧Vc
cと連結され、トランジスタ24のソースは接地（基準電
圧Vss）と連結されており、トランジスタ22のドレイン
とトランジスタ24のドレインは反転制御信号CSを提供す
るため共通に接続されている。
号▲▼をゲートに入力するＰチャンネルMOSトラン
ジスタ22とＮチャンネルMOSトランジスタ24とから構成
されている。トランジスタ22のソースは電源供給電圧Vc
cと連結され、トランジスタ24のソースは接地（基準電
圧Vss）と連結されており、トランジスタ22のドレイン
とトランジスタ24のドレインは反転制御信号CSを提供す
るため共通に接続されている。
基準電圧発生回路30は、チップ選択制御信号▲▼
に応答して基準電圧ノード31に基準電圧VRを提供するた
めに、第5PチャンネルMOSトランジスタ32とＮチャンネ
ルMOSトランジスタ34と36及び抵抗37と38とから構成さ
れる。第5PチャンネルMOSトランジスタ32はチップ選択
制御信号▲▼に連結されたゲートと、電源供給電圧
Vccに連結されたソースと、ノード31と接続されたドレ
インを持つ。ＮチャンネルMOSトランジスタ34のドレイ
ンとゲート、そして抵抗37の一端とＮチャンネルMOSト
ランジスタ36のドレインは凡てノード31に接続されてい
る。トランジスタ34のソースは、トランジスタ36のゲー
トと抵抗38の一端に接続されている。抵抗37と38の他端
とトランジスタ36のソースは接地されている。
に応答して基準電圧ノード31に基準電圧VRを提供するた
めに、第5PチャンネルMOSトランジスタ32とＮチャンネ
ルMOSトランジスタ34と36及び抵抗37と38とから構成さ
れる。第5PチャンネルMOSトランジスタ32はチップ選択
制御信号▲▼に連結されたゲートと、電源供給電圧
Vccに連結されたソースと、ノード31と接続されたドレ
インを持つ。ＮチャンネルMOSトランジスタ34のドレイ
ンとゲート、そして抵抗37の一端とＮチャンネルMOSト
ランジスタ36のドレインは凡てノード31に接続されてい
る。トランジスタ34のソースは、トランジスタ36のゲー
トと抵抗38の一端に接続されている。抵抗37と38の他端
とトランジスタ36のソースは接地されている。
抵抗37と38の各々は電流消耗を最小化するために200
〜300ギガオームの多結晶シリコンで形成されている。
そのため、ノード31の基準電圧VRはトランジスタ32が導
通状態にある時、大略トランジスタ34と36のしきい電圧
の和と同じである。
〜300ギガオームの多結晶シリコンで形成されている。
そのため、ノード31の基準電圧VRはトランジスタ32が導
通状態にある時、大略トランジスタ34と36のしきい電圧
の和と同じである。
電源供給電圧トレーサ回路40は第3PチャンネルMOSト
ランジスタ42と第4PチャンネルMOSトランジスタ44、そ
して第３、第４、第5NチャンネルMOSトランジスタ46、4
8、49とから構成される。トランジスタ42と44のソース
とドレインは各々電源供給電圧Vccとトレーサノード41
に接続されている。又、トランジスタ42と44のゲートは
各々基準電圧VRと反転制御信号CSに連結されている。第
3NチャンネルMOSトランジスタ46のドレインと、第4Nチ
ャンネルMOSトランジスタ48のドレインとゲートは凡て
ノード41に接続されている。トランジスタ46のゲートと
ソースは各々反転制御信号CSと接地Vssに連結されてお
り、第5NチャンネルMOSトランジスタ49のドレイン、ゲ
ート及びソースは各々トランジスタ48のソース、反転制
御信号CS及び接地Vssに連結されている。
ランジスタ42と第4PチャンネルMOSトランジスタ44、そ
して第３、第４、第5NチャンネルMOSトランジスタ46、4
8、49とから構成される。トランジスタ42と44のソース
とドレインは各々電源供給電圧Vccとトレーサノード41
に接続されている。又、トランジスタ42と44のゲートは
各々基準電圧VRと反転制御信号CSに連結されている。第
3NチャンネルMOSトランジスタ46のドレインと、第4Nチ
ャンネルMOSトランジスタ48のドレインとゲートは凡て
ノード41に接続されている。トランジスタ46のゲートと
ソースは各々反転制御信号CSと接地Vssに連結されてお
り、第5NチャンネルMOSトランジスタ49のドレイン、ゲ
ート及びソースは各々トランジスタ48のソース、反転制
御信号CS及び接地Vssに連結されている。
電源供給電圧トレーサ回路40は、反転制御信号CSの論
理“ハイ”状態で電源供給電圧Vccの所定の範囲内にお
いて、基準電圧VRと電源供給電圧Vssとの差に大略に比
例するノード41のトレーサ電圧（第１電圧）VTを提供
し、反転制御信号CSの論理“ロウ”状態でノード41を電
源供給電圧Vccに充電する。
理“ハイ”状態で電源供給電圧Vccの所定の範囲内にお
いて、基準電圧VRと電源供給電圧Vssとの差に大略に比
例するノード41のトレーサ電圧（第１電圧）VTを提供
し、反転制御信号CSの論理“ロウ”状態でノード41を電
源供給電圧Vccに充電する。
トランジスタ46と48との大きさはトランジスタ42の大
きさよりずっと小さく設計され、電流排出を減少させる
ためにトランジスタ46と48のチャンネルの長さは長い寸
法を持つ。第4NチャンネルMOSトランジスタ48と第5Nチ
ャンネルMOSトランジスタ49とは電源からの俄なピーク
電圧を除去するために提供されており、これらはなくて
も良い。
きさよりずっと小さく設計され、電流排出を減少させる
ためにトランジスタ46と48のチャンネルの長さは長い寸
法を持つ。第4NチャンネルMOSトランジスタ48と第5Nチ
ャンネルMOSトランジスタ49とは電源からの俄なピーク
電圧を除去するために提供されており、これらはなくて
も良い。
入出力端回路50はノード41の電圧制御下に電源供給電
圧Vccの変動に対してもTLLレベルの入力信号に応答して
安定した論理出力を提供するためにＰチャンネルMOSト
ランジスタ52と54及びＮチャンネルMOSトランジスタ56
と58とから構成されている。
圧Vccの変動に対してもTLLレベルの入力信号に応答して
安定した論理出力を提供するためにＰチャンネルMOSト
ランジスタ52と54及びＮチャンネルMOSトランジスタ56
と58とから構成されている。
第1PチャンネルMOSトランジスタ52はノード41と接続
されたゲートと、電源供給電圧Vccと接続されたソース
を持っている。第2PチャンネルMOSトランジスタ54はト
ランジスタ52のドレインと接続されたソースと、入力パ
ッド60を通じてTLLレベルの入力信号VIと連結されたゲ
ートと、出力ノード51と接続されたドレインを持つ。
されたゲートと、電源供給電圧Vccと接続されたソース
を持っている。第2PチャンネルMOSトランジスタ54はト
ランジスタ52のドレインと接続されたソースと、入力パ
ッド60を通じてTLLレベルの入力信号VIと連結されたゲ
ートと、出力ノード51と接続されたドレインを持つ。
トランジスタ56と58とのドレインとソースは各々出力
ノード51と接地Vssに接続されている。第2NチャンネルM
OSトランジスタ56のゲートはノード41と接続されてお
り、第1NチャンネルMOSトランジスタ58のゲートは入力
パッド60と接続されている。トランジスタ56の大きさは
トランジスタ52と58の大きさよりも小さく設計される。
ノード51と接地Vssに接続されている。第2NチャンネルM
OSトランジスタ56のゲートはノード41と接続されてお
り、第1NチャンネルMOSトランジスタ58のゲートは入力
パッド60と接続されている。トランジスタ56の大きさは
トランジスタ52と58の大きさよりも小さく設計される。
次に動作を説明する。
チップ選択制御信号▲▼が論理“ハイ”にある
時、トランジスタ32の非導通によって基準電圧発生回路
30は基準電圧VRを発生することができない。同時にイン
バータ20を通じた反転制御信号CSによってトランジスタ
44は導通状態にあり、一方トランジスタ46と49とは非導
通状態にある。このためノード41のトレーサ電圧VTは電
源供給電圧Vccに充電され、これによってトランジスタ5
2がターンオフされ、結果的に入出力端回路50がディス
エイブル（Disable）される。
時、トランジスタ32の非導通によって基準電圧発生回路
30は基準電圧VRを発生することができない。同時にイン
バータ20を通じた反転制御信号CSによってトランジスタ
44は導通状態にあり、一方トランジスタ46と49とは非導
通状態にある。このためノード41のトレーサ電圧VTは電
源供給電圧Vccに充電され、これによってトランジスタ5
2がターンオフされ、結果的に入出力端回路50がディス
エイブル（Disable）される。
チップ選択制御信号▲▼が論理“ロウ”になる
と、トランジスタ32の導通によってノード31は基準電圧
VRの一定電圧に維持される。基準電圧VRはトランジスタ
34と36のしきい電圧の和、即ち約1.6Vである。
と、トランジスタ32の導通によってノード31は基準電圧
VRの一定電圧に維持される。基準電圧VRはトランジスタ
34と36のしきい電圧の和、即ち約1.6Vである。
同時に反転制御信号CSによってトランジスタ44はター
ンオフされ、トランジスタ46と49とはターンオンされ
る。トランジスタ42は電源供給電圧Vccが基準電圧VRと
トランジスタ42のしきい電圧の和約2.4Vのときターンオ
ンされる。
ンオフされ、トランジスタ46と49とはターンオンされ
る。トランジスタ42は電源供給電圧Vccが基準電圧VRと
トランジスタ42のしきい電圧の和約2.4Vのときターンオ
ンされる。
電源供給電圧Vccが2.4Vを超過して増加する時、トラ
ンジスタ42のチャンネルを通じて流れる電流も増加す
る。しかし、トランジスタ46は導通状態にあるので、ト
ランジスタ42を通じて流れる初期電流はトランジスタ46
を通じて排出される。電源供給電圧Vccが更に増加され
ると、トランジスタ46の大きさが小さいためにトランジ
スタ42を通じて流れる電流はトレーサノード41を充電す
る。電源供給電圧Vccの許容範囲内でノード41のトレー
サ電圧VTは大略直線的に増加する。
ンジスタ42のチャンネルを通じて流れる電流も増加す
る。しかし、トランジスタ46は導通状態にあるので、ト
ランジスタ42を通じて流れる初期電流はトランジスタ46
を通じて排出される。電源供給電圧Vccが更に増加され
ると、トランジスタ46の大きさが小さいためにトランジ
スタ42を通じて流れる電流はトレーサノード41を充電す
る。電源供給電圧Vccの許容範囲内でノード41のトレー
サ電圧VTは大略直線的に増加する。
最大許容範囲以上の電源供給電圧Vccによるトランジ
スタ42と46との飽和によって、ノード41のトレーサ電圧
VTの増加は減少する。そのため、電源供給電圧Vccの許
容範囲内で、入出力端回路50のトランジスタ52のゲート
とソース間の電圧VGSは、電源供給電圧Vccの変動に対し
て殆ど一定な値を維持し、一定な電流を供給する。最大
許容電圧で入力信号VIレベルが0.8Vである場合、増加さ
れたトレーサ電圧VTによってトランジスタ56が導通され
る。しかし、トランジスタ56がトランジスタ56より大き
く、この時のトレーサ電圧VTによるトランジスタ56のゲ
ートとソース間の電圧VGSよりは、トランジスタ52のゲ
ートとソース間の電圧VGSがずっと大きいので、トラン
ジスタ52がトランジスタ56より強く導通し、その結果出
力信号Voは論理“ハイ”を出力する。一方、入力信号VI
が2.2Vである時、大きさが大きなトランジスタ58が強く
導通し、結果的に出力信号Voは論理“ロウ”を出力す
る。
スタ42と46との飽和によって、ノード41のトレーサ電圧
VTの増加は減少する。そのため、電源供給電圧Vccの許
容範囲内で、入出力端回路50のトランジスタ52のゲート
とソース間の電圧VGSは、電源供給電圧Vccの変動に対し
て殆ど一定な値を維持し、一定な電流を供給する。最大
許容電圧で入力信号VIレベルが0.8Vである場合、増加さ
れたトレーサ電圧VTによってトランジスタ56が導通され
る。しかし、トランジスタ56がトランジスタ56より大き
く、この時のトレーサ電圧VTによるトランジスタ56のゲ
ートとソース間の電圧VGSよりは、トランジスタ52のゲ
ートとソース間の電圧VGSがずっと大きいので、トラン
ジスタ52がトランジスタ56より強く導通し、その結果出
力信号Voは論理“ハイ”を出力する。一方、入力信号VI
が2.2Vである時、大きさが大きなトランジスタ58が強く
導通し、結果的に出力信号Voは論理“ロウ”を出力す
る。
電源供給電圧Vccの最小許容電圧で入力信号VIが0.8V
である場合、トランジスタ54の強い導通によって出力信
号Voは論理“ハイ”になる。又、入力信号VIが2.2Vであ
る場合、トランジスタ58の強い導通によって出力信号Vo
は論理“ロウ”になる。そのため、入出力端回路50は電
源供給電圧Vccの許容範囲内でトリップ点電圧を0.8Vと
2.2Vとの間の電圧値に設計することができる。
である場合、トランジスタ54の強い導通によって出力信
号Voは論理“ハイ”になる。又、入力信号VIが2.2Vであ
る場合、トランジスタ58の強い導通によって出力信号Vo
は論理“ロウ”になる。そのため、入出力端回路50は電
源供給電圧Vccの許容範囲内でトリップ点電圧を0.8Vと
2.2Vとの間の電圧値に設計することができる。
本発明の一実施例の設計における各トランジスタのチ
ャンネル幅Ｗ対長さＬの比の値は下記の表のようであ
る。
ャンネル幅Ｗ対長さＬの比の値は下記の表のようであ
る。
第２図は本発明に係る一実施例の上記の設計値により
電源供給電圧Vccの変動に対するトレーサ電圧VTの変動
を表した図であり、 第３図は電源供給電圧Vccの通常の許容範囲内におけ
る入出力端回路50のトリップ点電圧VTPの変動を示した
図である。
電源供給電圧Vccの変動に対するトレーサ電圧VTの変動
を表した図であり、 第３図は電源供給電圧Vccの通常の許容範囲内におけ
る入出力端回路50のトリップ点電圧VTPの変動を示した
図である。
第３図から判るように、トリップ点電圧VTPが許容電
源電圧範囲内で最大TTL“ロウ”レベル0.8Vと最小TTL
“ハイ”レベル2.2Vとの間に設定されている。
源電圧範囲内で最大TTL“ロウ”レベル0.8Vと最小TTL
“ハイ”レベル2.2Vとの間に設定されている。
＜発明の効果＞ 本発明に係るCMOS入力バッファ回路は上記の如きもの
なので、電源供給電圧の変動に対して入出力端回路のト
リップ点電圧が安定したレベルを維持することができ、
TTL論理入力信号がCMOS論理信号に安全に変換されるこ
とができる。
なので、電源供給電圧の変動に対して入出力端回路のト
リップ点電圧が安定したレベルを維持することができ、
TTL論理入力信号がCMOS論理信号に安全に変換されるこ
とができる。
第１図は本発明に係るCMOS入力バッファ回路の一実施例
を示す回路図、 第２図は電源供給電圧の変動に対するトレーサ電圧の変
動を表した図、 第３図は電源供給電圧の変動に対する入出力端回路のト
リップ点電圧の変動を表した図、 第４図は従来のCMOS入力バッファ回路図、そして 第５図は従来のCMOS入力バッファ回路における電源供給
電圧の変動に対するトリップ点電圧の変動を表した図で
ある。 20……インバータ 30……基準電圧発生回路（基準電圧発生手段） 32……第5PチャンネルMOSトランジスタ 40……電源供給電圧トレーサ回路（第１電圧提供手段） 42……第3PチャンネルMOSトランジスタ 44……第4PチャンネルMOSトランジスタ 46……第3NチャンネルMOSトランジスタ 48……第4NチャンネルMOSトランジスタ 49……第5NチャンネルMOSトランジスタ 50……入出力端回路 52……第1PチャンネルMOSトランジスタ 54……第2PチャンネルMOSトランジスタ 56……第2NチャンネルMOSトランジスタ 58……第1NチャンネルMOSトランジスタ CS……反転制御信号（第１制御信号） ▲▼……チップ選択制御信号（第１制御信号の反転
信号） VT……トレーサ電圧（第１電圧） VR……基準電圧 Vcc……電源供給電圧 VI……入力信号 Vss……基準電源
を示す回路図、 第２図は電源供給電圧の変動に対するトレーサ電圧の変
動を表した図、 第３図は電源供給電圧の変動に対する入出力端回路のト
リップ点電圧の変動を表した図、 第４図は従来のCMOS入力バッファ回路図、そして 第５図は従来のCMOS入力バッファ回路における電源供給
電圧の変動に対するトリップ点電圧の変動を表した図で
ある。 20……インバータ 30……基準電圧発生回路（基準電圧発生手段） 32……第5PチャンネルMOSトランジスタ 40……電源供給電圧トレーサ回路（第１電圧提供手段） 42……第3PチャンネルMOSトランジスタ 44……第4PチャンネルMOSトランジスタ 46……第3NチャンネルMOSトランジスタ 48……第4NチャンネルMOSトランジスタ 49……第5NチャンネルMOSトランジスタ 50……入出力端回路 52……第1PチャンネルMOSトランジスタ 54……第2PチャンネルMOSトランジスタ 56……第2NチャンネルMOSトランジスタ 58……第1NチャンネルMOSトランジスタ CS……反転制御信号（第１制御信号） ▲▼……チップ選択制御信号（第１制御信号の反転
信号） VT……トレーサ電圧（第１電圧） VR……基準電圧 Vcc……電源供給電圧 VI……入力信号 Vss……基準電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テ―スン ジュン 大韓民国 キョンギ‐ド プチョン‐シテ ィ ヨッコック‐ドン ドンシン アパー ト ナンバー １‐203 (56)参考文献 特開 昭63−305616（ＪＰ，Ａ)
Claims (6)
- 【請求項１】TTLレベルの入力信号をCMOSレベルの信号
に変換して出力するようになったCMOS入力バッファ回路
において、 電源供給電圧より低レベルで且つ少なくとも電源供給電
圧の許容範囲内で電源供給電圧に追従して変化するトレ
ーサ電圧を発生する電源供給電圧トレーサ回路と、ソー
スに電源供給電圧を受けると共にゲートにトレーサ電圧
を受ける第1PチャンネルMOSトランジスタ、第1Pチャン
ネルMOSトランジスタのドレインにソースが接続される
と共にドレインが出力ノードに接続され、ゲートにTTL
レベル信号を受ける第2PチャンネルMOSトランジスタ、
及び前記出力ノードにドレインが接続されると共にソー
スが接地され、ゲートにTTLレベル信号を受ける第1Nチ
ャンネルMOSトランジスタを有する入出力端回路とを備
え、 電源供給電圧の変動に対し、トレーサ電圧により第1Pチ
ャンネルMOSトランジスタのゲート−ソース間電圧が一
定とされ、それにより一定の電流が供給されて入出力端
回路のトリップ点電圧が安定するようになっていること
を特徴とするCMOS入力バッファ回路。 - 【請求項２】電源供給電圧トレーサ回路は、ソースに電
源供給電圧を受けると共にゲートに一定のレベルの基準
電圧を受け、ドレインがトレーサ電圧を出力するトレー
サノードとされる第3PチャンネルMOSトランジスタと、
ドレインがトレーサノードに接続されると共にソースが
接地され、第3PチャンネルMOSトランジスタより小サイ
ズとされた第3NチャンネルMOSトランジスタとから構成
される請求項（１）記載のCMOS入力バッファ回路。 - 【請求項３】電源供給電圧トレーサ回路は、ソースに電
源供給電圧を受けると共にゲートにインバータを介して
チップ選択制御信号を受け、ドレインがトレーサノード
に接続された第4PチャンネルMOSトランジスタを更に有
し、そして第3NチャンネルMOSトランジスタのゲートに
前記チップ選択制御信号を受けるようにされ、チップ選
択制御信号がディスエイブルのときには第4Pチャンネル
MOSトランジスタにより電源供給電圧をトレーサノード
から出力して入出力端回路をディスエイブルとする請求
項（２）記載のCMOS入力バッファ回路。 - 【請求項４】入出力端回路は、入出力端回路の他のトラ
ンジスタより小サイズとされ、そしてドレインが出力ノ
ードに接続されると共にソースが接地され、ゲートにト
レーサ電圧を受ける第2NチャンネルMOSトランジスタを
更に有する請求項（３）記載のCMOS入力バッファ回路。 - 【請求項５】ゲート及びドレインがトレーサノードに接
続された第4NチャンネルMOSトランジスタと、ドレイン
が第4NチャンネルMOSトランジスタのソースに接続され
ると共にソースが接地され、ゲートにインバータを介し
てチップ選択制御信号を受ける第5NチャンネルMOSトラ
ンジスタとを備え、電源供給電圧のピーク電圧を除去す
るようになっている請求項（３）又は請求項（４）に記
載のCMOS入力バッファ回路。 - 【請求項６】ソースに電源供給電圧を受けると共にゲー
トにチップ選択制御信号を受け、ドレインが基準電圧ノ
ードとされた第5PチャンネルMOSトランジスタと、ゲー
ト及びドレインが基準電圧ノードに接続されたＮチャン
ネルMOSトランジスタと、このＮチャンネルMOSトランジ
スタのゲートに一端が接続されると共に他端が接地され
た第１の抵抗と、前記ＮチャンネルMOSトランジスタの
ソースに一端が接続されると共に他端が接地された第２
の抵抗と、ドレインが基準電圧ノードに接続されると共
にソースが接地され、ゲートが前記ＮチャンネルMOSト
ランジスタのソースに接続されたＮチャンネルMOSトラ
ンジスタとを有し、基準電圧ノードから一定の基準電圧
を発生する基準電圧発生回路を更に備える請求項（３）
〜（５）のいずれか１項に記載のCMOS入力バッファ回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-17051 | 1988-12-20 | ||
| KR1019880017051A KR910007785B1 (ko) | 1988-12-20 | 1988-12-20 | 전원공급전압 변동에 대해 안정한 씨모스 입력 버퍼회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185116A JPH02185116A (ja) | 1990-07-19 |
| JPH088481B2 true JPH088481B2 (ja) | 1996-01-29 |
Family
ID=19280404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328076A Expired - Lifetime JPH088481B2 (ja) | 1988-12-20 | 1988-12-27 | Ｃｍｏｓ入力バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4890051A (ja) |
| JP (1) | JPH088481B2 (ja) |
| KR (1) | KR910007785B1 (ja) |
| NL (1) | NL191426C (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3147395B2 (ja) * | 1990-05-07 | 2001-03-19 | セイコーエプソン株式会社 | 集積回路及び電子機器 |
| US5019728A (en) * | 1990-09-10 | 1991-05-28 | Ncr Corporation | High speed CMOS backpanel transceiver |
| JPH04360312A (ja) * | 1991-06-06 | 1992-12-14 | Hitachi Ltd | 半導体集積回路装置と信号処理装置 |
| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| JP3122239B2 (ja) * | 1992-07-23 | 2001-01-09 | 株式会社東芝 | 半導体集積回路 |
| US5304872A (en) * | 1992-08-10 | 1994-04-19 | Intel Corporation | TTL/CMOS input buffer operable with three volt and five volt power supplies |
| JP3562725B2 (ja) * | 1993-12-24 | 2004-09-08 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路、および入出力バッファ回路 |
| KR100392556B1 (ko) * | 1994-01-31 | 2003-11-12 | 주식회사 하이닉스반도체 | 시모스회로용입력버퍼 |
| US5554942A (en) * | 1995-03-13 | 1996-09-10 | Motorola Inc. | Integrated circuit memory having a power supply independent input buffer |
| KR0157886B1 (ko) * | 1995-07-22 | 1999-03-20 | 문정환 | 반도체 메모리의 입력 버퍼 회로 |
| EP0919891B1 (de) * | 1997-11-26 | 2004-09-29 | Infineon Technologies AG | Anordnung und Verfahren zur Anpassung von Ausgangstreibern von integrierten Schaltungen an die gegebenen Verhältnisse |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4453121A (en) * | 1981-12-21 | 1984-06-05 | Motorola, Inc. | Reference voltage generator |
| JPS58207728A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | トランジスタ回路 |
| US4472647A (en) * | 1982-08-20 | 1984-09-18 | Motorola, Inc. | Circuit for interfacing with both TTL and CMOS voltage levels |
| US4555642A (en) * | 1983-09-22 | 1985-11-26 | Standard Microsystems Corporation | Low power CMOS input buffer circuit |
| US4612461A (en) * | 1984-02-09 | 1986-09-16 | Motorola, Inc. | High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting |
| US4593212A (en) * | 1984-12-28 | 1986-06-03 | Motorola, Inc. | TTL to CMOS input buffer |
| US4642488A (en) * | 1985-09-03 | 1987-02-10 | Codex Corporation | CMOS input buffer accepting TTL level inputs |
| US4677321A (en) * | 1985-09-10 | 1987-06-30 | Harris Corporation | TTL compatible input buffer |
| US4707623A (en) * | 1986-07-29 | 1987-11-17 | Rca Corporation | CMOS input level shifting buffer circuit |
| US4763022A (en) * | 1987-01-05 | 1988-08-09 | Gte Communication Systems Corporation | TTL-to-CMOS buffer |
-
1988
- 1988-12-20 KR KR1019880017051A patent/KR910007785B1/ko not_active IP Right Cessation
- 1988-12-27 JP JP63328076A patent/JPH088481B2/ja not_active Expired - Lifetime
- 1988-12-27 US US07/289,731 patent/US4890051A/en not_active Expired - Lifetime
-
1989
- 1989-12-13 NL NL8903056A patent/NL191426C/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02185116A (ja) | 1990-07-19 |
| NL191426C (nl) | 1995-07-17 |
| NL8903056A (nl) | 1990-07-16 |
| KR910007785B1 (ko) | 1991-10-02 |
| US4890051A (en) | 1989-12-26 |
| KR900011155A (ko) | 1990-07-11 |
| NL191426B (nl) | 1995-02-16 |
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