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JPH088269B2 - 半導体デバイス - Google Patents

半導体デバイス

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Publication number
JPH088269B2
JPH088269B2 JP62263642A JP26364287A JPH088269B2 JP H088269 B2 JPH088269 B2 JP H088269B2 JP 62263642 A JP62263642 A JP 62263642A JP 26364287 A JP26364287 A JP 26364287A JP H088269 B2 JPH088269 B2 JP H088269B2
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JP
Japan
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conductor
semiconductor device
semiconductor
paths
symmetry
Prior art date
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JP62263642A
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Inventor
エルンスト、ヘーベンシユトライト
レオ、ローレンツ
ウインフリート、シールツ
ハンツ、アマン
Original Assignee
シーメンス、アクチエンゲゼルシヤフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シーメンス、アクチエンゲゼルシヤフト filed Critical シーメンス、アクチエンゲゼルシヤフト
Publication of JPS63110742A publication Critical patent/JPS63110742A/ja
Publication of JPH088269B2 publication Critical patent/JPH088269B2/ja
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基体がソース接触と、これに接続さ
れたソース端子と、ゲート接触と、これに接続されたゲ
ート端子とを有する少なくとも１つのパワーMOSFETを備
えた半導体デバイスに関する。
〔従来の技術〕
このような半導体デバイスはソース接触とゲート接触
との間に印加された制御電圧によって導通制御される。
制御電圧は実際にはソース端子とゲート端子との間に印
加される。ソース端子として使われるワイヤは自己イン
ダクタンスを有しており、この自己インダクタンスによ
って、MOSFETをターンオンまたはターンオフさせる際に
時間的に変化する負荷電流は、スイッチング遅延を生ぜ
しめるように制御電圧に逆作用する電圧をインダクタン
スに誘起させる。複数のパワーMOSFETを並列接続し、そ
れらを単一電圧源によって共通に制御すると、上述した
インダクタンスは、不可避なデバイス公差のために制御
回路内に、FET入力端部を破壊し得る振幅を持つ高周波
振動を発生させる。振動周波数は一般的にはソース端子
の上述したインダクタンスおよび他の寄生的な回路網パ
ラメータやデバイスパラメータによって決定される。振
動振幅はMOSFETの大きなトランスコンダクタンスによっ
て高められる。
並列接続されたパワーMOSFETをターンオンさせる際の
振動は例えば刊行物“ピーシーアイ、1984年10月プロシ
ーディングズ（PCI Oktober 1984 Proceedings）”（第
209頁ないし第213頁）および“モトローラTMOSパワーMO
SFETデータ（MOTOROLA TMOS POWER MOSFET DATA）”
（第Ａ−49頁ないし第Ａ−70頁）に記述されている。高
周波振動を阻止するために、これらの刊行物において
は、並列接続されたMOSFETのゲート端子内に抵抗または
フェライトビーズを差込むことが提案されている。
〔発明が解決しようとする問題点〕
しかしながら、実験によれば、このような方法では、
高速にスイッチングさせたい場合には、上述した問題点
は確かに低下させることはできたが、完全に除去するこ
とはできなかった。
従って、本発明は、ソース端子のインダクタンスの上
述した不利な作用が大幅に減少され、かつ並列接続され
たMOSFETの場合にもまた高速スイッチングの際にも上述
した振動がマイクロセカンド以下のオーダーに抑制され
るように、上述した種類の半導体デバイスを形成するこ
とを目的とする。
〔問題点を解決するための手段〕
このような目的を達成するために、本発明は、ソース
接触に接続されソース端子に対しては少なくとも一部分
が磁気的に減結合された補助端子を設けることを特徴と
する。
並列接続されたMOSFETに関する本発明の実施態様は特
許請求の範囲第２項以下に記載されている。
〔実施例〕
次に本発明を図面に示された実施例に基づいて詳細に
説明する。
図面にはそれぞれ並列接続されたMOSFET半導体基体を
備えた３つの実施例の概略図が示されている。
第１図に示された半導体デバイスは絶縁性で熱伝導性
の基板１上に構成されている。基板１はたとえば公知の
酸化アルミニウムセラミックで構成することができる。
基板には第１導体路2,12と、第２導体路3,13と、第３導
体路4,14とが設けられている。これらの導体路は互いに
平行に位置し、そして、基板１の長手軸を形成する対称
軸線24に対して鏡面対称に配置されている。さらに、基
板１には対称軸線24上に位置する第４導体路５が設けら
れている。
第１導体路2,12は橋絡路16によって導電的に相互結合
され、第２導体路3,13は橋絡路15によって導電的に相互
結合されている。第３導体路4,14は橋絡路17,18によっ
て電気的に相互結合されている。導体路2,12は橋絡路16
と協働して第1U字形導体を形成し、一方導体路3,13は橋
絡路15と協働して第2U字形導体を形成する。両Ｕ字形導
体は互いに180°回転した形になっており、そして、互
いに嵌まり込んで入れ子式に基板上に配置されている。
第１導体路2,12上には２列に連続的に半導体基板６が
配置されている。半導体基体６はそれぞれ１つのパワー
MOSFETを形成する。半導体基体６にはそれぞれゲート接
触７とソース接触８とが設けられている。ソース接触８
はたとえばボンディングワイヤ９を介して第２導体路3,
13に接続されている。導体路3,13は橋絡路15およびボデ
ンィングワイヤ９と協働してソース端子を形成する。ゲ
ート接触７はそれぞれ１本または複数本のボンディング
ワイヤ11を介して第３導体路4,14に接続されている。こ
れらの導体路は橋絡路17,18およびボンディングワイヤ1
1と協働して半導体デバイスのゲート端子を形成する。
導体路2,12はドレイン端子として使用される。
さらに、ソース接触８はボンディングワイヤ10を介し
て導体路５に接続されている。ボンディングワイヤ10は
導体路５と協働して、並列接続されたMOSFETを制御する
ための補助端子を形成する。ボンディングワイヤを短く
するために、これらのボンディングワイヤは導体路に対
して直角に配置されている。
半導体デバイスはゲート端子と補助端子との間に印加
された制御電圧によってターンオンされる。導体路3,1
3、すなわち、ソース端子が半導体基体列の一方の側、
実施例では基板の外側上に配置され、そして、半導体基
体を制御するための導体路が半導体基体列の他方の側に
配置されることによって、半導体デバイスのソース端子
に対して制御回路の十分な磁気減結合が生じる。このよ
うな半導体デバイスは、制御回路内に高周波振動を生じ
ることなく、たとえば100ns以内で完全に導通させるこ
とができる。磁気減結合は、導体路の位置が設定されて
いる場合には、負荷電流を導くボンディングワイヤ９が
ボンディングワイヤ10から離れていればいる程、良好に
なる。図示されているように、ボンディングワイヤ9,10
が反対側に向けてソース接触８から離れていくようにし
た配置が最適である。
制御特性の大幅な改善は、制御回路に所属する導体系
（ボンディングワイヤ10,11および主として導体路4,14
から構成される）が接近して一緒に配置され、そして、
少なくともその一部分が互いに平行に位置するようにす
ることによって達成される。それによって、制御回路の
インダクタンスを減少させることができる。上述したボ
ンディングワイヤと導体路とは絶縁上および製作上の理
由から実現可能である近さでもって一緒に配置すること
ができる。
第１図においては、半導体基体６は、ボンディングワ
イヤ10,11が比較的離れて位置するように、導体路2,12
上に配置されている。第２図の実施例においては、半導
体基体は第１図の実施例に比べて90°回転されている。
従って、ソース接触とゲート接触とを互いに対向するよ
うに半導体基体の縁部に配置することによって、制御回
路に所属するボンディングワイヤ10,11を空間的に隣接
して配置することが可能になる。
ドレイン端子、ソース端子、ゲート端子および補助端
子はパッケージリード19,20,22および23に結合されてい
る。その場合に、19はソース用パッケージリード、20は
ドレイン用パッケージリード、22はゲート用パッケージ
リード、23は補助用パッケージリードをそれぞれ形成す
る。これらのパッケージリードは基板、半導体基体、導
体路およびボンディングワイヤを包囲するパッケージか
ら導出され、外部電圧源または外部負荷に接続される。
パッケージリード19,20は橋絡部15,16上に、別の言い方
をすればＵ字形導体系の横桁上に、対称軸線24に対して
対称に配置されている。パッケージリード22,23は第３
導体路および第４導体路の長手方向の広がりの中央部に
位置している。さらに、半導体基体６が均等に分割され
て導体路2,12上に位置すると、全MOSFETに対する充分均
等な電流分配と均等なターンオン条件が得られる。
第１図および第２図の実施例はそれぞれ６個の半導体
基体を有している。しかしながら、同じ原理に基づい
て、それよりも少ないかまたは多い、特に偶数個の半導
体基体を備えた半導体デバイスを構成することも可能で
ある。上述した原理に基づいて、たとえば対称軸線の一
方の側にあるただ一つの装置を含む半導体デバイスを構
成することも可能である。さらに、上述した原理に基づ
いて単一の半導体基体だけを備えた半導体デバイスを構
成することも考えられる。
第１図および第２図に示されているように第１導体路
2,12および第２導体路3,13をＵ字形に配置するのとは異
なり、これらの導体路を同様にフィンガー構造の様式に
基づいて相互に嵌まり込むように配置することもでき
る。
第３図には他の実施例が示されている。この第３図に
おいては、同様に第１および第２導体路はそれぞれ閉じ
たリング27,26として形成され、第２導体路の内部に第
１導体路が配置されている。リング27の内部には同様に
リングとして形成された第３導体路4,14,17,18が置かれ
ている。半導体基体の２つは対称軸線24上に置かれてい
る。パッケージリード19,20はここでは分割されて、こ
れらの半導体基体の両側でリング26,27に接合されてい
る。これらのパッケージリードは対称軸線24に対して直
角でかつ対称に位置している。
特別に高い要求に対しては、各半導体基体のゲート端
子内に公知の方法で付加的に抵抗25（第２図）を接続す
ることは有効である。このような抵抗はそれぞれ導体路
4,14にろう付けされた例えばドープド半導体片によって
形成し得る。ボンディングワイヤ11はその場合には半導
体片の表面に結合される。
【図面の簡単な説明】
第１図ないし第３図は本発明のそれぞれ異なる実施例を
示す概略図である。 １…基板、2,12…第１導体路、3,13…第２導体路、4,14
…第３導体路、５…第４導体路、６…半導体基体、７…
ゲート接触、８…ソース接触、9,10,11…ボンディング
ワイヤ、19,20,22,23…パッケージリード、24…対称軸
線。
フロントページの続き (72)発明者 ハンツ、アマン ドイツ連邦共和国ウンターハツヒング、フ アザーネンシユトラーセ100

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】半導体基体（６）がソース接触（８）と、
    これに接続されたソース端子と、ゲート接触（７）と、
    これに接続されたゲート端子とを有する少なくとも１つ
    のパワーMOSFETを備えた半導体デバイスにおいて、前記
    ソース接触（８）に接続され前記ソース端子に対しては
    少なくとも一部分が磁気的に減結合された補助端子を設
    けたことを特徴とする半導体デバイス。
  2. 【請求項２】導体路が設けられた電気絶縁性で熱伝導性
    の基板（１）と、第１導体路（２）上に１つの列内に連
    続的に配置された複数の半導体基体（６）と、前記列の
    長手方向における一方の側に位置してソース接触に電気
    的に接続された第２導体路（３）と、前記列の長手方向
    における他方の側に位置してゲート接触（７）およびソ
    ース接触（８）にそれぞれ接続された第３および第４導
    体路（4,5）とが設けられたことを特徴とする特許請求
    の範囲第１項記載の半導体デバイス。
  3. 【請求項３】第３および第４導体路（4,5）は接近して
    一緒に配置され、かつ少なくとも一部分が互いに平行に
    位置することを特徴とする特許請求の範囲第２項記載の
    半導体デバイス。
  4. 【請求項４】半導体基体の接触（7,8）は関係する導体
    路にボンディングワイヤ（9,10,11）を介して接続され
    ることを特徴とする特許請求の範囲第２項または第３項
    記載の半導体デバイス。
  5. 【請求項５】第３および第４導体路（4,5）に接続され
    たボンディングワイヤ（10,11）は接近して一緒にかつ
    互いに平行に配置されることを特徴とする特許請求の範
    囲第４項記載の半導体デバイス。
  6. 【請求項６】ボンディングワイヤ（9,10,11）は導体路
    （2,3,4,5）に対して直角に延在することを特徴とする
    特許請求の範囲第４項または第５項記載の半導体デバイ
    ス。
  7. 【請求項７】それぞれ２つの鏡面対称に配置された第1,
    第２および第３導体路（2,12;3,13;4,14）と、第１導体
    路上に鏡面対称に配置された半導体基体（６）と、対称
    軸線（24）に位置する第４導体路（５）と、対称軸線の
    両側において第1,第２および第３導体路間をそれぞれ接
    続する対称な電気的接続部とを備えることを特徴とする
    特許請求の範囲第２項ないし第６項のいずれか１項記載
    の半導体デバイス。
  8. 【請求項８】第１および第２導体路（2,12;3,13）はぞ
    れぞれＵ字形に形成され、180°回転した形で互いに嵌
    まり込んで入れ子式に配置され、そして第３導体路（4,
    14）は閉じた矩形状リングであって、前記Ｕ字形の第２
    導体路（3,13）の内部に位置し、第４導体路（５）は条
    帯として形成されて、前記リングの内部に位置すること
    を特徴とする特許請求の範囲第７項記載の半導体デバイ
    ス。
  9. 【請求項９】導体路にはパッケージリード（19,20,22,2
    3）が設けられ、第１および第２導体路（2,3）用のパッ
    ケージリード（19,20）は前記Ｕ字形の第１および第２
    導体路（2,3）の横桁上に対称軸線（24）に対して対称
    に位置し、そして第３および第４導体路（4,14;5）用の
    パッケージリード（22,23）はその第３および第４導体
    路の長手方向の少なくとも略中央部に位置することを特
    徴とする特許請求の範囲第８項記載の半導体デバイス。
  10. 【請求項１０】ゲート端子には抵抗（25）が接続される
    ことを特徴とする特許請求の範囲第２項ないし第９項の
    いずれか１項記載の半導体デバイス。
  11. 【請求項１１】第1,第２および第３導体路はそれぞれ閉
    じたリング（26;27;4,14,17,18）として形成されて、互
    いに嵌まり込むように配置され、第４導体路（５）は条
    帯状に形成されて最も内部のリング内に位置することを
    特徴とする特許請求の範囲第７項記載の半導体デバイ
    ス。
  12. 【請求項１２】導体路にはパッケージリード（19,20,2
    2,23）が設けられ、第１および第２導体路用のパッケー
    ジリード（19,20）は対称軸線（24）に対して垂直でか
    つ対称に位置し、そして第３および第４導体路（4,14;
    5）用のパッケージリード（22,23）はその第３および第
    ４導体路の長手方向の少なくとも略中央部に位置するこ
    とを特徴とする特許請求の範囲第11項記載の半導体デバ
    イス。
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