JPH0863354A - コンピュータプロセッシングを行うための装置及び方法 - Google Patents
コンピュータプロセッシングを行うための装置及び方法Info
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- JPH0863354A JPH0863354A JP7222769A JP22276995A JPH0863354A JP H0863354 A JPH0863354 A JP H0863354A JP 7222769 A JP7222769 A JP 7222769A JP 22276995 A JP22276995 A JP 22276995A JP H0863354 A JPH0863354 A JP H0863354A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
(57)【要約】
【課題】 改良型ハーバードアーキテクチャーを用いて
コンピュータプロセッシングを行うための装置及び方法 【解決手段】 本発明では、改良型ハーバードアーキ
テクチャーを有する、移動型コンピュータシステムが提
供されている。本コンピュータシステムは、２つのメモ
リー保存領域へのアクセスのために、２つのインターフ
ェースを含んでおり、この２つのメモリー保存領域は、
それぞれ自己修飾コードを含めたプログラム命令及びデ
ータを含みうるものである。マイクロプロセッサーのア
ービトレーション（バス使用権調停及び制御）ユニット
は、与えられた命令フェッチあるいはデータ読み出し及
び書き込み要求のために、いずれのインターフェースが
用いられるべきかを判断する制御プロセスを実行する。
コンピュータプロセッシングを行うための装置及び方法 【解決手段】 本発明では、改良型ハーバードアーキ
テクチャーを有する、移動型コンピュータシステムが提
供されている。本コンピュータシステムは、２つのメモ
リー保存領域へのアクセスのために、２つのインターフ
ェースを含んでおり、この２つのメモリー保存領域は、
それぞれ自己修飾コードを含めたプログラム命令及びデ
ータを含みうるものである。マイクロプロセッサーのア
ービトレーション（バス使用権調停及び制御）ユニット
は、与えられた命令フェッチあるいはデータ読み出し及
び書き込み要求のために、いずれのインターフェースが
用いられるべきかを判断する制御プロセスを実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、オペレーテイング
システムのコード、アプリケーションプログラムのコー
ド、読み出し専用データがＲＯＭに保存され、利用者デ
ータや一部のアプリケーションプログラムのコードがＲ
ＡＭに保存されているような携帯可能なコンピュータの
ような応用例において、改良型ハーバードアーキテクチ
ャーが用いられるコンピュータのプロセッシング（演算
処理）を行うための装置及び方法に関する。
システムのコード、アプリケーションプログラムのコー
ド、読み出し専用データがＲＯＭに保存され、利用者デ
ータや一部のアプリケーションプログラムのコードがＲ
ＡＭに保存されているような携帯可能なコンピュータの
ような応用例において、改良型ハーバードアーキテクチ
ャーが用いられるコンピュータのプロセッシング（演算
処理）を行うための装置及び方法に関する。
【０００２】
【従来の技術】現在利用できるマイクロプロセッサー
は、通常、メモリーへのインターフェースのため、公知
の二種類のアーキテクチャーの一つを利用している。こ
れらのアーキテクチャーはフォンノイマン（型）アーキ
テクチャーとハーバードアーキテクチャーとして知られ
ている。マイクロプロセッサーへインターフェースして
いるメモリーは、同一チップ上にマイクロプロセッサー
と共に集積されている場合もあるし、マイクロプロセッ
サーのチップの外部に位置している場合もあり得る。図
１に示されているような、フォンノイマン（型）アーキ
テクチャーでは、マイクロプロセッサーは、プログラム
命令とデータの両方を保存するために用いられる単一の
メモリー系に一つのインターフェースにより、接続して
いる。従って、任意の時に、一つのプログラム命令コー
ドかデータのみが、マイクロプロセッサーに転送される
が、同時に転送されることはできない。図２に示されて
いるような伝統的な（従来の）ハーバードアーキテクチ
ャーは、別々のメモリーに保存されているプログラム命
令とデータの同時のアクセスを可能とすることで、コン
ピュータの処理速度を上げることを目的として、考案さ
れたものであった。同時にアクセスさせることを可能と
するために、２つのメモリーのそれぞれに対して別々の
バスインターフェースが設けられている。このような２
つのバスインターフェースがある結果、伝統的な（従来
の）ハーバードアーキテクチャーを用いるマイクロプロ
セッサーでは、フォンノイマン（型）アーキテクチャー
を用いるマイクロプロセッサーによって実行される処理
と同一の処理を行うのに、より少ないサイクルで済むこ
とになる。このような理由として、例えば、伝統的な
（従来の）ハーバードアーキテクチャーを用いるマイク
ロプロセッサーでは、プログラム用メモリーからの命令
フェッチ（取り出し）が、データ用メモリーに対する、
あるいは、それからの、読み出し及び書き込み要求と同
時に実行することが可能であることが挙げられる。この
ように、伝統的な（従来の）ハーバードアーキテクチャ
ーは明らかに、フォンノイマン（型）アーキテクチャー
を上回る、性能上の利点を有している。特に、伝統的な
（従来の）ハーバードアーキテクチャーでは、各デバイ
ス間で、１サイクルにつき転送される情報量（データあ
るいはコード）を示すバンド幅（帯域幅）は、別々のバ
スを通じて同時に処理される２つのインターフェースに
より、増加している。このようなことから、高性能なシ
ステムにおいては、伝統的な（従来の）ハーバードアー
キテクチャーは、一般的に見られるコンピュータアーキ
テクチャーであるといえる。
は、通常、メモリーへのインターフェースのため、公知
の二種類のアーキテクチャーの一つを利用している。こ
れらのアーキテクチャーはフォンノイマン（型）アーキ
テクチャーとハーバードアーキテクチャーとして知られ
ている。マイクロプロセッサーへインターフェースして
いるメモリーは、同一チップ上にマイクロプロセッサー
と共に集積されている場合もあるし、マイクロプロセッ
サーのチップの外部に位置している場合もあり得る。図
１に示されているような、フォンノイマン（型）アーキ
テクチャーでは、マイクロプロセッサーは、プログラム
命令とデータの両方を保存するために用いられる単一の
メモリー系に一つのインターフェースにより、接続して
いる。従って、任意の時に、一つのプログラム命令コー
ドかデータのみが、マイクロプロセッサーに転送される
が、同時に転送されることはできない。図２に示されて
いるような伝統的な（従来の）ハーバードアーキテクチ
ャーは、別々のメモリーに保存されているプログラム命
令とデータの同時のアクセスを可能とすることで、コン
ピュータの処理速度を上げることを目的として、考案さ
れたものであった。同時にアクセスさせることを可能と
するために、２つのメモリーのそれぞれに対して別々の
バスインターフェースが設けられている。このような２
つのバスインターフェースがある結果、伝統的な（従来
の）ハーバードアーキテクチャーを用いるマイクロプロ
セッサーでは、フォンノイマン（型）アーキテクチャー
を用いるマイクロプロセッサーによって実行される処理
と同一の処理を行うのに、より少ないサイクルで済むこ
とになる。このような理由として、例えば、伝統的な
（従来の）ハーバードアーキテクチャーを用いるマイク
ロプロセッサーでは、プログラム用メモリーからの命令
フェッチ（取り出し）が、データ用メモリーに対する、
あるいは、それからの、読み出し及び書き込み要求と同
時に実行することが可能であることが挙げられる。この
ように、伝統的な（従来の）ハーバードアーキテクチャ
ーは明らかに、フォンノイマン（型）アーキテクチャー
を上回る、性能上の利点を有している。特に、伝統的な
（従来の）ハーバードアーキテクチャーでは、各デバイ
ス間で、１サイクルにつき転送される情報量（データあ
るいはコード）を示すバンド幅（帯域幅）は、別々のバ
スを通じて同時に処理される２つのインターフェースに
より、増加している。このようなことから、高性能なシ
ステムにおいては、伝統的な（従来の）ハーバードアー
キテクチャーは、一般的に見られるコンピュータアーキ
テクチャーであるといえる。
【０００３】
【発明が解決しようとする課題】しかしながら、伝統的
な（従来の）ハーバードアーキテクチャーの欠点として
は、２つのインターフェースで接続しているメモリー系
の利用形態における柔軟性が欠けている、という点に関
するものである。このような柔軟性の欠如から生じる問
題は、以下のような問題を含むものである。すなわち、
プログラムコードと読み出し専用データを分ける必要性
があるということ、自己修飾コードを保存できないこと
（このようなコードは、マイクロプロセッサーがデータ
へのアクセスを利用することにより、プログラム用メモ
リーに修飾を加えることが可能であることを必要とする
からである。）、プログラム用メモリーをテストする際
に煩雑性が増すこと等がある。マイクロプロセッサーは
オペレーションシステムやユーザーアプリケーションソ
フトのプログラムコードを保存するためにハードデイス
クのような大容量記憶媒体あるいは不揮発性固体メモリ
ーを利用することが考えられる。このような応用例で
は、低コスト、最小限のエネルギー消費量、軽量性とい
ったことが要求される。このために、典型的な応用例に
おいては、ＲＯＭのような不揮発性メモリーが用いられ
るであろう。典型例として、ＲＯＭは、オペレーション
システムやユーザーアプリケーションソフトのプログラ
ムコードや読み出し専用データを含んでいる。ＲＯＭの
アクセス時間は、一般的にはＲＡＭのアクセス時間より
も遅い。ＲＯＭを用いるシステムでは、このような欠点
はシステムの性能低下に結びつくのである。このような
ことから、ＲＯＭの使用に関連した性能低下を補うため
に、フォンノイマン（型）アーキテクチャーよりも速
い、例えばハーバードアーキテクチャーのような、より
効率的なマイクロプロセッサーのアーキテクチャーを用
いることが望まれるのである。しかしながら、ＲＯＭ
は、自己修飾コードを含めたプログラム命令と読み出し
専用データの両方を含みうることから、プログラム命令
とデータにつき、それぞれ固有のバス上にある専用メモ
リーを有するという伝統的な（従来の）ハーバードアー
キテクチャーのアプローチでは、このような特定の応用
例の場合は、役にたたないであろう。プログラム用メモ
リーにデータの形式としてアクセスできないという点
は、プログラム用メモリーのテストという作業を、より
難しくしている。マイクロプロセッサーがデータアクセ
スを通じてメモリーにアクセス可能である場合、ＲＡＭ
とＲＯＭの両方をテストするための、すでに確立した手
法が、現在でも存在している。このような、すでに公知
の手法でも、ＲＡＭの場合とＲＯＭの場合では違いがあ
る。ＲＯＭの場合、典型的には、当該ＲＯＭのエントリ
（入力内容）すべてを読み込むことを必要とする、巡回
冗長性の検査（CRC,cyclic redundancy checking）あ
るいは検査集計の利用を通してテストされる。ＲＡＭで
は、データとアドレス配列のすでにわかっているパター
ンを書き込み、さらに読み込むという操作あるいは自己
組み込みテスト（built-in-selfーtest）と呼ばれるテス
トによりなされうる。 このようなことに伴い、移動型
または携帯可能の機器であり、かつ高性能のシステムで
ある応用例で用いられるための、コンピュータシステム
アーキテクチャーへの要求（ニーズ）が存在している。
ここで前提とされている応用例では、読み出し専用デー
タと自己修飾コードを保存、すなわち、命令とデータの
両方が、独立したバスでマイクロプロセッサーに接続し
ている２つのメモリーの保存領域それぞれに保存されて
いる一方で、伝統的な（従来の）ハーバードアーキテク
チャーの持つ、２つのバスインターフェースの利点は備
えているというものである。
な（従来の）ハーバードアーキテクチャーの欠点として
は、２つのインターフェースで接続しているメモリー系
の利用形態における柔軟性が欠けている、という点に関
するものである。このような柔軟性の欠如から生じる問
題は、以下のような問題を含むものである。すなわち、
プログラムコードと読み出し専用データを分ける必要性
があるということ、自己修飾コードを保存できないこと
（このようなコードは、マイクロプロセッサーがデータ
へのアクセスを利用することにより、プログラム用メモ
リーに修飾を加えることが可能であることを必要とする
からである。）、プログラム用メモリーをテストする際
に煩雑性が増すこと等がある。マイクロプロセッサーは
オペレーションシステムやユーザーアプリケーションソ
フトのプログラムコードを保存するためにハードデイス
クのような大容量記憶媒体あるいは不揮発性固体メモリ
ーを利用することが考えられる。このような応用例で
は、低コスト、最小限のエネルギー消費量、軽量性とい
ったことが要求される。このために、典型的な応用例に
おいては、ＲＯＭのような不揮発性メモリーが用いられ
るであろう。典型例として、ＲＯＭは、オペレーション
システムやユーザーアプリケーションソフトのプログラ
ムコードや読み出し専用データを含んでいる。ＲＯＭの
アクセス時間は、一般的にはＲＡＭのアクセス時間より
も遅い。ＲＯＭを用いるシステムでは、このような欠点
はシステムの性能低下に結びつくのである。このような
ことから、ＲＯＭの使用に関連した性能低下を補うため
に、フォンノイマン（型）アーキテクチャーよりも速
い、例えばハーバードアーキテクチャーのような、より
効率的なマイクロプロセッサーのアーキテクチャーを用
いることが望まれるのである。しかしながら、ＲＯＭ
は、自己修飾コードを含めたプログラム命令と読み出し
専用データの両方を含みうることから、プログラム命令
とデータにつき、それぞれ固有のバス上にある専用メモ
リーを有するという伝統的な（従来の）ハーバードアー
キテクチャーのアプローチでは、このような特定の応用
例の場合は、役にたたないであろう。プログラム用メモ
リーにデータの形式としてアクセスできないという点
は、プログラム用メモリーのテストという作業を、より
難しくしている。マイクロプロセッサーがデータアクセ
スを通じてメモリーにアクセス可能である場合、ＲＡＭ
とＲＯＭの両方をテストするための、すでに確立した手
法が、現在でも存在している。このような、すでに公知
の手法でも、ＲＡＭの場合とＲＯＭの場合では違いがあ
る。ＲＯＭの場合、典型的には、当該ＲＯＭのエントリ
（入力内容）すべてを読み込むことを必要とする、巡回
冗長性の検査（CRC,cyclic redundancy checking）あ
るいは検査集計の利用を通してテストされる。ＲＡＭで
は、データとアドレス配列のすでにわかっているパター
ンを書き込み、さらに読み込むという操作あるいは自己
組み込みテスト（built-in-selfーtest）と呼ばれるテス
トによりなされうる。 このようなことに伴い、移動型
または携帯可能の機器であり、かつ高性能のシステムで
ある応用例で用いられるための、コンピュータシステム
アーキテクチャーへの要求（ニーズ）が存在している。
ここで前提とされている応用例では、読み出し専用デー
タと自己修飾コードを保存、すなわち、命令とデータの
両方が、独立したバスでマイクロプロセッサーに接続し
ている２つのメモリーの保存領域それぞれに保存されて
いる一方で、伝統的な（従来の）ハーバードアーキテク
チャーの持つ、２つのバスインターフェースの利点は備
えているというものである。
【０００４】
【課題を解決するための手段】本発明は、プログラム用
メモリー及び自己修飾コードと共存している読み出し専
用データを保持しているコンピュータシステムで、改良
型ハーバードアーキテクチャーを用いる、コンピュータ
のプロセッシング（演算処理）を行う装置及び方法を提
供するものである。改良型ハーバードアーキテクチャー
は伝統的な（従来の）ハーバードアーキテクチャーの性
能上の利点に加えて、フォンノイマン（型）アーキテク
チャーに備わった、メモリー利用における柔軟性を導入
するものである。本発明においては、マイクロプロセッ
サーは、プログラムコードとデータのフェッチ（取り出
し）、及びデータの保存のために２つのインターフェー
スバスを有することが、できれば望ましい。これらのイ
ンターフェースは、同一のものとして、任意のメモリー
形式に適合させうることも考えられるし、異なった種類
のものとすることも考えられる。
メモリー及び自己修飾コードと共存している読み出し専
用データを保持しているコンピュータシステムで、改良
型ハーバードアーキテクチャーを用いる、コンピュータ
のプロセッシング（演算処理）を行う装置及び方法を提
供するものである。改良型ハーバードアーキテクチャー
は伝統的な（従来の）ハーバードアーキテクチャーの性
能上の利点に加えて、フォンノイマン（型）アーキテク
チャーに備わった、メモリー利用における柔軟性を導入
するものである。本発明においては、マイクロプロセッ
サーは、プログラムコードとデータのフェッチ（取り出
し）、及びデータの保存のために２つのインターフェー
スバスを有することが、できれば望ましい。これらのイ
ンターフェースは、同一のものとして、任意のメモリー
形式に適合させうることも考えられるし、異なった種類
のものとすることも考えられる。
【０００５】例えば、望ましい実施例としては、一つの
ＲＯＭのみがあるバスにインターフェースすることが想
定されているとすれば、当該バスは専用ＲＯＭインター
フェースを持ちうるということになろう。専用ＲＯＭイ
ンターフェースでは、別途外部バスとの調停装置（アー
ビタ）を必要としなくなり、それに伴う時間上の無駄を
省くことになる。
ＲＯＭのみがあるバスにインターフェースすることが想
定されているとすれば、当該バスは専用ＲＯＭインター
フェースを持ちうるということになろう。専用ＲＯＭイ
ンターフェースでは、別途外部バスとの調停装置（アー
ビタ）を必要としなくなり、それに伴う時間上の無駄を
省くことになる。
【０００６】もう一つのインターフェースは、できれ
ば、任意のメモリー形式に適合できる、伝統的な（従来
の）バスインターフェースであることが望ましい。ここ
で述べられている、改良型ハーバードアーキテクチャー
を用いることで、マイクロプロセッサーは、プログラム
コード及びデータをフェッチし（取り出し）、さらに、
伝統的な（従来の）インターフェースを経由して、他の
メモリーにデータを保存しうる一方、プログラムコード
及びデータをＲＯＭからＲＯＭのインターフェースを経
由することでフェッチ（取り出し）しうることになる。
ば、任意のメモリー形式に適合できる、伝統的な（従来
の）バスインターフェースであることが望ましい。ここ
で述べられている、改良型ハーバードアーキテクチャー
を用いることで、マイクロプロセッサーは、プログラム
コード及びデータをフェッチし（取り出し）、さらに、
伝統的な（従来の）インターフェースを経由して、他の
メモリーにデータを保存しうる一方、プログラムコード
及びデータをＲＯＭからＲＯＭのインターフェースを経
由することでフェッチ（取り出し）しうることになる。
【０００７】特定の処理がどちらのバスを通してなされ
るべきかを判断するという問題については、本発明で
は、マイクロプロセッサーからのいずれかのバスへのメ
モリーアクセスの要求、なお、これは命令フェッチユニ
ットあるいはデータ読み出し及び書き込みユニットによ
り発せられる、を扱う新規なチップ上のアービトレーシ
ョン（バス使用権調停及び制御）ユニットを用いること
で解決している。ここで発せられる要求は、どちらのバ
スを経由して情報が送られてくるのかを、例えば、メモ
リー管理変換テーブル（表）上の制御ビットのような機
構によって、特定することになる。データの場合には、
当該要求は読み出し要求なのか書き込み要求なのかを特
定し、プログラムの命令フェッチユニットからの要求の
場合には、読み出し要求のみが発せられる。
るべきかを判断するという問題については、本発明で
は、マイクロプロセッサーからのいずれかのバスへのメ
モリーアクセスの要求、なお、これは命令フェッチユニ
ットあるいはデータ読み出し及び書き込みユニットによ
り発せられる、を扱う新規なチップ上のアービトレーシ
ョン（バス使用権調停及び制御）ユニットを用いること
で解決している。ここで発せられる要求は、どちらのバ
スを経由して情報が送られてくるのかを、例えば、メモ
リー管理変換テーブル（表）上の制御ビットのような機
構によって、特定することになる。データの場合には、
当該要求は読み出し要求なのか書き込み要求なのかを特
定し、プログラムの命令フェッチユニットからの要求の
場合には、読み出し要求のみが発せられる。
【０００８】
【発明の実施の形態】図１では、フォンノイマン（型）
アーキテクチャーを有する、先行技術におけるマイクロ
プロセッサー１０が示されている。ここでは、プログラ
ム命令とデータの両方は、マイクロプロセッサー１０に
よってアクセスされる外部メモリー１２に保存されてい
る。マイクロプロセッサー１０は外部メモリー１２にイ
ンターフェースしている、一つの入出力バス（Ｉ／Ｏバ
ス）１４を有している。また、マイクロプロセッサー１
０は、２つの公知のメモリーへのアクセス元として、大
抵の場合、命令あるいはプログラムフェッチ（取り出
し）ユニット１６とデータ読み出し及び書き込みユニッ
ト１８を含んでいる。それぞれのアクセス元は、単一の
バス１４上でのみ、メモリーに要求を発することができ
る。このようなことより、マイクロプロセッサー１０が
プログラムコードやデータをフェッチ（取り出し）する
か、あるいはデータを外部メモリー１２に保存するとい
った処理を行うためには、この単一のバス１４を通して
なされなくてはならない。従って、プログラムの命令コ
ードあるいはデータは、任意の時にマイクロプロセッサ
ー１０に供給されうるが、両方が同時に供給されること
はできない。プログラムフェッチ（取り出し）ユニット
１６あるいはデータ読み出し及び書き込みユニット１８
から、それぞれ発せられる、プログラム命令フェッチ
（取り出し）要求あるいはデータ読み出し及び書き込み
要求を扱うために、マイクロプロセッサー１０はアビト
レーション（バス使用権調停及び制御）ユニット２０を
含んでいるのである。
アーキテクチャーを有する、先行技術におけるマイクロ
プロセッサー１０が示されている。ここでは、プログラ
ム命令とデータの両方は、マイクロプロセッサー１０に
よってアクセスされる外部メモリー１２に保存されてい
る。マイクロプロセッサー１０は外部メモリー１２にイ
ンターフェースしている、一つの入出力バス（Ｉ／Ｏバ
ス）１４を有している。また、マイクロプロセッサー１
０は、２つの公知のメモリーへのアクセス元として、大
抵の場合、命令あるいはプログラムフェッチ（取り出
し）ユニット１６とデータ読み出し及び書き込みユニッ
ト１８を含んでいる。それぞれのアクセス元は、単一の
バス１４上でのみ、メモリーに要求を発することができ
る。このようなことより、マイクロプロセッサー１０が
プログラムコードやデータをフェッチ（取り出し）する
か、あるいはデータを外部メモリー１２に保存するとい
った処理を行うためには、この単一のバス１４を通して
なされなくてはならない。従って、プログラムの命令コ
ードあるいはデータは、任意の時にマイクロプロセッサ
ー１０に供給されうるが、両方が同時に供給されること
はできない。プログラムフェッチ（取り出し）ユニット
１６あるいはデータ読み出し及び書き込みユニット１８
から、それぞれ発せられる、プログラム命令フェッチ
（取り出し）要求あるいはデータ読み出し及び書き込み
要求を扱うために、マイクロプロセッサー１０はアビト
レーション（バス使用権調停及び制御）ユニット２０を
含んでいるのである。
【０００９】図２に示されているように、伝統的な（従
来の）ハーバードアーキテクチャーの場合、命令フェッ
チ及びデータ読み出し及び書き込み要求を実行するため
に必要とされているクロック回数（クロックサイクル）
を下げることによって、マイクロプロセッサーの処理速
度を向上するように、本来工夫されてある。伝統的な
（従来の）ハーバードアーキテクチャーでは、マイクロ
プロセッサー２２は、２つの別々の専用インターフェー
スを経由して、２つの独立した外部メモリー２４、２６
に接続している。データ用メモリー２６がデータのみを
保存する一方、時に命令メモリーとも呼ばれることがあ
るプログラム用メモリー２４は、プログラム命令のみを
保存する。このようなバスサイクルでは、プログラム用
メモリー２４は、プログラム命令コードをプログラムフ
ェッチ（取り出し）バス３０を経由して、プログラムフ
ェッチ（取り出し）ユニット２８に供給し、データ用メ
モリー２６は同時に、データアクセスバス３４を経由し
て、データ読み出し及び書き込みユニット３２にデータ
を供給する。
来の）ハーバードアーキテクチャーの場合、命令フェッ
チ及びデータ読み出し及び書き込み要求を実行するため
に必要とされているクロック回数（クロックサイクル）
を下げることによって、マイクロプロセッサーの処理速
度を向上するように、本来工夫されてある。伝統的な
（従来の）ハーバードアーキテクチャーでは、マイクロ
プロセッサー２２は、２つの別々の専用インターフェー
スを経由して、２つの独立した外部メモリー２４、２６
に接続している。データ用メモリー２６がデータのみを
保存する一方、時に命令メモリーとも呼ばれることがあ
るプログラム用メモリー２４は、プログラム命令のみを
保存する。このようなバスサイクルでは、プログラム用
メモリー２４は、プログラム命令コードをプログラムフ
ェッチ（取り出し）バス３０を経由して、プログラムフ
ェッチ（取り出し）ユニット２８に供給し、データ用メ
モリー２６は同時に、データアクセスバス３４を経由し
て、データ読み出し及び書き込みユニット３２にデータ
を供給する。
【００１０】図３は、本発明のアーキテキチャーを図示
するブロック線図を示している。ここでは明確にするた
めに、マイクロプロセッサーに関連して記述してある
が、本発明のアーキテクチャーは、例えばマイクロコン
トローラーといった、その他の集積回路等による同様な
コンピュータデバイスにも応用可能であるということ
は、当業者によって、理解されるところであろう。マイ
クロプロセッサー４０は、できれば、２つの別々のメモ
リーシステム４６、４８に、それぞれインターフェース
するための２つのバス４２、４４を持つことが望まし
い。インターフェースは、任意のメモリー形式に適合す
るために、同一としうることもできるし、異なる種類の
ものともしうる。後者の例としては、一つが、例えばＲ
ＯＭ、ＰＲＯＭ、ＦＬＡＳＨ、ＥＥＰＲＯＭ等の読み出
し専用メモリーにインターフェースし、もう一方が任意
のメモリー形式、例えばＲＡＭ、に対応しているという
ものがあろう。なお、以下での記述のために、ＲＡＭや
ＲＯＭといった一般的な頭文字が用いられることとし、
もし特記がなされなければ、これらの頭文字は上で列挙
した各文字のように、一般的なメモリーの形式に該当
し、当業者によって公知である様々なメモリーの形式を
呼称しているものと理解されよう。
するブロック線図を示している。ここでは明確にするた
めに、マイクロプロセッサーに関連して記述してある
が、本発明のアーキテクチャーは、例えばマイクロコン
トローラーといった、その他の集積回路等による同様な
コンピュータデバイスにも応用可能であるということ
は、当業者によって、理解されるところであろう。マイ
クロプロセッサー４０は、できれば、２つの別々のメモ
リーシステム４６、４８に、それぞれインターフェース
するための２つのバス４２、４４を持つことが望まし
い。インターフェースは、任意のメモリー形式に適合す
るために、同一としうることもできるし、異なる種類の
ものともしうる。後者の例としては、一つが、例えばＲ
ＯＭ、ＰＲＯＭ、ＦＬＡＳＨ、ＥＥＰＲＯＭ等の読み出
し専用メモリーにインターフェースし、もう一方が任意
のメモリー形式、例えばＲＡＭ、に対応しているという
ものがあろう。なお、以下での記述のために、ＲＡＭや
ＲＯＭといった一般的な頭文字が用いられることとし、
もし特記がなされなければ、これらの頭文字は上で列挙
した各文字のように、一般的なメモリーの形式に該当
し、当業者によって公知である様々なメモリーの形式を
呼称しているものと理解されよう。
【００１１】マイクロプロセッサー４０は、２つの公知
のメモリーへのアクセス元を含んでいる。これらは、例
えば、プログラムフェッチ（取り出し）ユニット５０の
ような命令フェッチ（読み出し）ユニットとデータ読み
出し及び書き込みユニット５２である。各アクセス元は
それぞれ、上で定義されたバス４２、４４のいずれかを
通してメモリーに要求を発することができる。また、こ
の要求は、読み出し要求なのか、書き込み要求なのかと
いう点も含んでいる。アクセス元が、プログラムフェッ
チユニット５０であるとすれば、当該要求は、プログラ
ム命令の読み出しあるいはフェッチ（取り出し）のみで
あろう。
のメモリーへのアクセス元を含んでいる。これらは、例
えば、プログラムフェッチ（取り出し）ユニット５０の
ような命令フェッチ（読み出し）ユニットとデータ読み
出し及び書き込みユニット５２である。各アクセス元は
それぞれ、上で定義されたバス４２、４４のいずれかを
通してメモリーに要求を発することができる。また、こ
の要求は、読み出し要求なのか、書き込み要求なのかと
いう点も含んでいる。アクセス元が、プログラムフェッ
チユニット５０であるとすれば、当該要求は、プログラ
ム命令の読み出しあるいはフェッチ（取り出し）のみで
あろう。
【００１２】マイクロプロセッサー４０は、プログラム
フェッチ（取り出し）ユニット５０あるいはデータ読み
出し及び書き込みユニット５２から発せられるメモリー
アクセスの要求を扱う集積型アービトレーション（バス
使用権調停及び制御）ユニット５４を含んでいる。図４
のブロック線図に示されているように、アービトレーシ
ョン（バス使用権調停及び制御）ユニット５４はブロッ
ク５６で示されるプロセス制御装置と２つのバスコント
ローラー（バス制御装置）５８、６０に分けられる。プ
ロセス制御装置５６は、命令あるいはデータへの、発せ
られたアクセス要求に対して、どちらのバスが用いられ
るかを制御する。もっとも重要な点は、同時に同じバス
に２つの要求が発せられた際には、プロセス制御装置５
６が、いかなる処理をなすべきかを判断するという点で
ある。
フェッチ（取り出し）ユニット５０あるいはデータ読み
出し及び書き込みユニット５２から発せられるメモリー
アクセスの要求を扱う集積型アービトレーション（バス
使用権調停及び制御）ユニット５４を含んでいる。図４
のブロック線図に示されているように、アービトレーシ
ョン（バス使用権調停及び制御）ユニット５４はブロッ
ク５６で示されるプロセス制御装置と２つのバスコント
ローラー（バス制御装置）５８、６０に分けられる。プ
ロセス制御装置５６は、命令あるいはデータへの、発せ
られたアクセス要求に対して、どちらのバスが用いられ
るかを制御する。もっとも重要な点は、同時に同じバス
に２つの要求が発せられた際には、プロセス制御装置５
６が、いかなる処理をなすべきかを判断するという点で
ある。
【００１３】アービトレーション（バス使用権調停及び
制御）ユニットのプロセス制御装置５６は、各バスコン
トローラー（バス制御装置）５８、６０の操作を制御し
ている。特に、プロセス制御装置５６はプログラムフェ
ッチ（取り出し）ユニット５０あるいはデータ読み出し
及び書き込みユニット５２から適当なバス接続へ向けて
発せられた要求間のマッピング（対応付け）を定義付け
ている。
制御）ユニットのプロセス制御装置５６は、各バスコン
トローラー（バス制御装置）５８、６０の操作を制御し
ている。特に、プロセス制御装置５６はプログラムフェ
ッチ（取り出し）ユニット５０あるいはデータ読み出し
及び書き込みユニット５２から適当なバス接続へ向けて
発せられた要求間のマッピング（対応付け）を定義付け
ている。
【００１４】アービトレーション（バス使用権調停及び
制御）ユニットのプロセス制御装置５６におけるマッピ
ング（対応付け）は、プログラムフェッチ（取り出し）
ユニット５０及びデータ読み出し及び書き込みユニット
５２から発せられる、考えられるすべての要求の値を入
力とし、バス接続を出力として持つ真理値表によって示
すことができうる。図５は、考えられる真理値表の例を
示している。この真理値表は、プログラムフェッチ（取
り出し）ユニット５０及びデータ読み出し及び書き込み
ユニット５２から、同時に発せられると考えられる各要
求を、番号を付けた「事象（events）として挙げたもの
である。選択によって、一定の（変化しない）真理値表
が用いられる場合もあろうし、プロセス制御装置が、近
い過去の要求を元にして、真理値表の出力の値を調整す
るようにすることも考えられる。ともかく、膨大な異な
った種類の真理値表が、図５に示した真理値表の代わり
に用いられ得るということは理解されるべきであろう。
出力の値を調整する意義があり得る場合の例としては、
ある地点より以前で、最後に特定のバスを利用したアク
セス元に、バーストモードやページモードをより効果的
に用いることを目的として、当該バスに対する優先権を
付与することがあるだろう。図６は、図５の真理値表を
実行する流れ図を示している。特に、図６では、同じバ
スに２つの要求が同時に発せられたとき、真理値表に示
された機能を実行する、すなわち、指向性（選択）が付
与され、選択された命令フェッチ（取り出し）要求ある
いはデータ読み出し及び書き込みアクセスの要求を公知
のプロセス制御装置の論理回路を通して実行する、「ア
クセス元の選択」と記されたブロックと併せて、プロセ
ス制御装置５６における流れ図を示している。
制御）ユニットのプロセス制御装置５６におけるマッピ
ング（対応付け）は、プログラムフェッチ（取り出し）
ユニット５０及びデータ読み出し及び書き込みユニット
５２から発せられる、考えられるすべての要求の値を入
力とし、バス接続を出力として持つ真理値表によって示
すことができうる。図５は、考えられる真理値表の例を
示している。この真理値表は、プログラムフェッチ（取
り出し）ユニット５０及びデータ読み出し及び書き込み
ユニット５２から、同時に発せられると考えられる各要
求を、番号を付けた「事象（events）として挙げたもの
である。選択によって、一定の（変化しない）真理値表
が用いられる場合もあろうし、プロセス制御装置が、近
い過去の要求を元にして、真理値表の出力の値を調整す
るようにすることも考えられる。ともかく、膨大な異な
った種類の真理値表が、図５に示した真理値表の代わり
に用いられ得るということは理解されるべきであろう。
出力の値を調整する意義があり得る場合の例としては、
ある地点より以前で、最後に特定のバスを利用したアク
セス元に、バーストモードやページモードをより効果的
に用いることを目的として、当該バスに対する優先権を
付与することがあるだろう。図６は、図５の真理値表を
実行する流れ図を示している。特に、図６では、同じバ
スに２つの要求が同時に発せられたとき、真理値表に示
された機能を実行する、すなわち、指向性（選択）が付
与され、選択された命令フェッチ（取り出し）要求ある
いはデータ読み出し及び書き込みアクセスの要求を公知
のプロセス制御装置の論理回路を通して実行する、「ア
クセス元の選択」と記されたブロックと併せて、プロセ
ス制御装置５６における流れ図を示している。
【００１５】プロセス制御装置５６は、アドレスデコー
デイングと並行して操作されることが意図されている。
これは、アドレスデコーデイングが、チップ選択のよう
な機構を経て、特定のメモリー４６、４８を利用可能と
するときまでに、バス接続が完了されるようにするため
である。このようにすることで、バス接続の交換を行う
際の超過時間を最小限にすることができよう。
デイングと並行して操作されることが意図されている。
これは、アドレスデコーデイングが、チップ選択のよう
な機構を経て、特定のメモリー４６、４８を利用可能と
するときまでに、バス接続が完了されるようにするため
である。このようにすることで、バス接続の交換を行う
際の超過時間を最小限にすることができよう。
【００１６】プロセス制御装置５６が、同一バスへの２
つの要求を受けた場合、これらの要求の一つは処理を開
始し、もう一方は待ち状態を含めて、機能が停止（待
機）することになるであろう。
つの要求を受けた場合、これらの要求の一つは処理を開
始し、もう一方は待ち状態を含めて、機能が停止（待
機）することになるであろう。
【００１７】ここで、図５を図６と結びつけて参照する
と、プロセス制御処理においては、マイクロプロセッサ
ーでは、プログラムフェッチ（取り出し）あるいはデー
タ読み出し及び書き込み要求が発せられる（ステップ６
１０及び６２０）までは、ループ処理（図５の真理値表
の事象１に対応している）がなされている。ここでは、
４つの基本的な要求状態がある。すなわち、 プログラム命令のみへの要求（事象６及び１１） データの読み出しあるいは書き込みのみの要求（事象２
から５） バス利用の衝突が生じないが、プログラム命令とデータ
の読み出しあるいは書き込みのいずれか、の両方への要
求（事象８、１０、１２、１４） バス利用の衝突が生じ、プログラム命令とデータの読み
出しあるいは書き込みのいずれか、の両方への要求（事
象７、９、１３、１５）
と、プロセス制御処理においては、マイクロプロセッサ
ーでは、プログラムフェッチ（取り出し）あるいはデー
タ読み出し及び書き込み要求が発せられる（ステップ６
１０及び６２０）までは、ループ処理（図５の真理値表
の事象１に対応している）がなされている。ここでは、
４つの基本的な要求状態がある。すなわち、 プログラム命令のみへの要求（事象６及び１１） データの読み出しあるいは書き込みのみの要求（事象２
から５） バス利用の衝突が生じないが、プログラム命令とデータ
の読み出しあるいは書き込みのいずれか、の両方への要
求（事象８、１０、１２、１４） バス利用の衝突が生じ、プログラム命令とデータの読み
出しあるいは書き込みのいずれか、の両方への要求（事
象７、９、１３、１５）
【００１８】プログラム命令かデータのいずれかのみに
対して、要求が発せられた場合には、適切なアクセス
は、即座に充足されることになる。（それぞれ、事象６
及び１１、２から５）プログラム命令とデータの両方に
対して、要求が発せられてはいるが、それらの要求が衝
突するものでない場合、すなわち、これらの要求が、そ
れぞれ異なったバスを必要としている場合には（事象
８、１０、１２、１４）、プロセス制御装置５６（ステ
ップ６８０で示される。）によって、これらの要求が同
時に実行されることになる。しかしながら、ステップ６
６０における肯定的回答におけるように（事象７、９、
１３、１５）、プログラム命令とデータの両方につい
て、同一バス上での要求が発せられた場合には、プロセ
ス制御装置５６（ステップ６７０で示される。）は図５
の真理値表の所定の優先順位によってアクセス元の選
択、すなわち、プログラムフェッチ（取り出し）ユニッ
ト５０かあるいはデータ読み出し及び書き込みユニット
５２のいずれかについての選択を行い、選択されたアク
セス元に衝突状態にあるバスに優先権を付与してアクセ
ス（ステップ６７０、６９０）を開始する。プロセス制
御装置は、特定の応用の必要性によって決定される、所
定の優先順位を組み込んでいる。所定の優先順位は、一
定、例えば、静的である場合もありうるし、動的である
場合もありうる。動的な形で、所定の優先順位の場合で
は、優先順位は、衝突しているバス上で、もっとも頻繁
に発せられる要求、あるいは衝突しているバス上で、あ
る時点からもっとも最後になされた要求に与えられうる
ことになる。
対して、要求が発せられた場合には、適切なアクセス
は、即座に充足されることになる。（それぞれ、事象６
及び１１、２から５）プログラム命令とデータの両方に
対して、要求が発せられてはいるが、それらの要求が衝
突するものでない場合、すなわち、これらの要求が、そ
れぞれ異なったバスを必要としている場合には（事象
８、１０、１２、１４）、プロセス制御装置５６（ステ
ップ６８０で示される。）によって、これらの要求が同
時に実行されることになる。しかしながら、ステップ６
６０における肯定的回答におけるように（事象７、９、
１３、１５）、プログラム命令とデータの両方につい
て、同一バス上での要求が発せられた場合には、プロセ
ス制御装置５６（ステップ６７０で示される。）は図５
の真理値表の所定の優先順位によってアクセス元の選
択、すなわち、プログラムフェッチ（取り出し）ユニッ
ト５０かあるいはデータ読み出し及び書き込みユニット
５２のいずれかについての選択を行い、選択されたアク
セス元に衝突状態にあるバスに優先権を付与してアクセ
ス（ステップ６７０、６９０）を開始する。プロセス制
御装置は、特定の応用の必要性によって決定される、所
定の優先順位を組み込んでいる。所定の優先順位は、一
定、例えば、静的である場合もありうるし、動的である
場合もありうる。動的な形で、所定の優先順位の場合で
は、優先順位は、衝突しているバス上で、もっとも頻繁
に発せられる要求、あるいは衝突しているバス上で、あ
る時点からもっとも最後になされた要求に与えられうる
ことになる。
【００１９】プロセス制御装置が、当該要求につき、バ
ス４２、４４のいずれを通ることが選択されるかという
ことを識別する一つの例示的方法では、プログラムフェ
ッチ（取り出し）ユニット５０とデータ読み出し及び書
き込みユニット５２は、当該要求がいずれのバスに向け
られているのかを示すために、メモリー管理変換テーブ
ル（表）の制御ビットあるいは、アドレスビットのごく
一部、大抵は一つのみを用いることになろう。前述の方
法は図７に示されている。プログラムフェッチ（取り出
し）ユニット５０とデータ読み出し及び書き込みユニッ
ト５２は、仮想メモリー系を含むことが考えられる。例
えば、望ましい実施例では、この点は、アドレス変換バ
ッファー（translation lookaside buffer,TLB）を組み
込むことで実現されうる。そして、仮想アドレス７１０
から物理的アドレス７２０への変換が、要求を発するに
先だってなされている。このような場合には、変換を行
うメモリー管理ユニットは、特定の仮想アドレスがいず
れのバスにマッピングされるのかを識別する、別のビッ
トを変換テーブル（表）７３０に備えることが考えられ
る。このような例は図７に示されている。ここで、Ｖと
は、このビットに含まれる論理１が有効なアドレスを提
示し、論理０が無効なアドレスを提示するという有効ビ
ットであるということである。Ｂというビットは、バス
ビットである。このバスビットにおいては、このビット
に含まれた論理１がバス１（図３及び図４のバス４２）
が用いられるべきであることを示し、さらに、このビッ
トに含まれる論理０はバス２（図３及び図４のバス４
４）が用いられるべきであることを示す。
ス４２、４４のいずれを通ることが選択されるかという
ことを識別する一つの例示的方法では、プログラムフェ
ッチ（取り出し）ユニット５０とデータ読み出し及び書
き込みユニット５２は、当該要求がいずれのバスに向け
られているのかを示すために、メモリー管理変換テーブ
ル（表）の制御ビットあるいは、アドレスビットのごく
一部、大抵は一つのみを用いることになろう。前述の方
法は図７に示されている。プログラムフェッチ（取り出
し）ユニット５０とデータ読み出し及び書き込みユニッ
ト５２は、仮想メモリー系を含むことが考えられる。例
えば、望ましい実施例では、この点は、アドレス変換バ
ッファー（translation lookaside buffer,TLB）を組み
込むことで実現されうる。そして、仮想アドレス７１０
から物理的アドレス７２０への変換が、要求を発するに
先だってなされている。このような場合には、変換を行
うメモリー管理ユニットは、特定の仮想アドレスがいず
れのバスにマッピングされるのかを識別する、別のビッ
トを変換テーブル（表）７３０に備えることが考えられ
る。このような例は図７に示されている。ここで、Ｖと
は、このビットに含まれる論理１が有効なアドレスを提
示し、論理０が無効なアドレスを提示するという有効ビ
ットであるということである。Ｂというビットは、バス
ビットである。このバスビットにおいては、このビット
に含まれた論理１がバス１（図３及び図４のバス４２）
が用いられるべきであることを示し、さらに、このビッ
トに含まれる論理０はバス２（図３及び図４のバス４
４）が用いられるべきであることを示す。
【００２０】物理的アドレス７２０には、物理的アドレ
スのベース、（仮想アドレスの）オフセット部、制御ビ
ットＢ及びＶが対応している。しかしながら、図７は、
仮想アドレスがどのようにして物理的アドレスに変換可
能であるか、制御ビットＢ及びＶが、どのようにしてア
クセス可能であるのかを示す、ほんの一例を示している
に過ぎない。もっとも、他のアドレス変換スキームが利
用されうることは、想像されるところである。
スのベース、（仮想アドレスの）オフセット部、制御ビ
ットＢ及びＶが対応している。しかしながら、図７は、
仮想アドレスがどのようにして物理的アドレスに変換可
能であるか、制御ビットＢ及びＶが、どのようにしてア
クセス可能であるのかを示す、ほんの一例を示している
に過ぎない。もっとも、他のアドレス変換スキームが利
用されうることは、想像されるところである。
【００２１】図８は、具体的に移動型あるいはハンドヘ
ルドのコンピュータシステムもしくは、パーソナル通信
装置あるいはパーソナルデジタルアシスタントとして知
られている装置についてのシステムの配置をブロック線
図で示したものである。マイクロプロセッサー８１０
は、上で述べた改良型あるいは修正型ハーバードアーキ
テクチャーを用いるように配置されており、ＲＯＭ８１
２及びＲＡＭ８１４にインターフェースしている。
ルドのコンピュータシステムもしくは、パーソナル通信
装置あるいはパーソナルデジタルアシスタントとして知
られている装置についてのシステムの配置をブロック線
図で示したものである。マイクロプロセッサー８１０
は、上で述べた改良型あるいは修正型ハーバードアーキ
テクチャーを用いるように配置されており、ＲＯＭ８１
２及びＲＡＭ８１４にインターフェースしている。
【００２２】システム管理制御装置８２０は、実質的に
は、複数のバスマスタのためのバスアービトレーション
（バス使用権調停及び制御）を行う調停装置（アービ
タ）、システムのクロック発振器、クロック及び電力供
給制御用の割り込み電力管理のための割り込み制御装
置、ＲＡＭの更新を部分的に扱っている（サポートして
いる）ＤＲＡＭ（ダイナミックＲＡＭ）及びＳＲＡＭ
（スタテイクＲＡＭ）制御装置、チップ選択用アドレス
デコーダー、同期シリアル（直列）キーボード用ポー
ト、例えばモデム８３０等によって用いられる非同期通
信用ポート、４７のビットカウンター及びアラーム、３
つのプログラム可能なインターバルタイマーを含むＲＴ
Ｃ実時間クロック、割り込み入力あるいはステータス
（動作状態）出力のための入出力ポート（Ｉ/Ｏポー
ト）を備えている。そのようなシステム管理制御装置の
例としては、ニュージャージ州のＡＴ＆Ｔから入手でき
る、システム管理制御装置ＡＴＴ９２０１１型がある。
は、複数のバスマスタのためのバスアービトレーション
（バス使用権調停及び制御）を行う調停装置（アービ
タ）、システムのクロック発振器、クロック及び電力供
給制御用の割り込み電力管理のための割り込み制御装
置、ＲＡＭの更新を部分的に扱っている（サポートして
いる）ＤＲＡＭ（ダイナミックＲＡＭ）及びＳＲＡＭ
（スタテイクＲＡＭ）制御装置、チップ選択用アドレス
デコーダー、同期シリアル（直列）キーボード用ポー
ト、例えばモデム８３０等によって用いられる非同期通
信用ポート、４７のビットカウンター及びアラーム、３
つのプログラム可能なインターバルタイマーを含むＲＴ
Ｃ実時間クロック、割り込み入力あるいはステータス
（動作状態）出力のための入出力ポート（Ｉ/Ｏポー
ト）を備えている。そのようなシステム管理制御装置の
例としては、ニュージャージ州のＡＴ＆Ｔから入手でき
る、システム管理制御装置ＡＴＴ９２０１１型がある。
【００２３】パーソナルコンピュータメモリーカード国
際協会のリリース２.０規格（以下、ＰＣＭＣＩＡ規
格）対応制御装置８５０は、ＩＥＥＥ（アメリカ電気電
子技術協会）標準規格のインターフェースを有してお
り、これにより、ＰＣＭＣＩＡ規格のスロット８６０を
通してメモリーカードのプラグをつけ加える手段が与え
られることとなり、例えば、異なった応用例を含むこと
になろうし、さらに多くの情報を保存するために、より
多くの記憶用メモリーを設けることも考えられよう。そ
のようなＰＣＭＣＩＡ規格対応制御装置の例としては、
ＡＴ＆Ｔから入手できる、ＡＴＴ９２０１１型ＰＣＭＣ
ＩＡ制御装置がある。
際協会のリリース２.０規格（以下、ＰＣＭＣＩＡ規
格）対応制御装置８５０は、ＩＥＥＥ（アメリカ電気電
子技術協会）標準規格のインターフェースを有してお
り、これにより、ＰＣＭＣＩＡ規格のスロット８６０を
通してメモリーカードのプラグをつけ加える手段が与え
られることとなり、例えば、異なった応用例を含むこと
になろうし、さらに多くの情報を保存するために、より
多くの記憶用メモリーを設けることも考えられよう。そ
のようなＰＣＭＣＩＡ規格対応制御装置の例としては、
ＡＴ＆Ｔから入手できる、ＡＴＴ９２０１１型ＰＣＭＣ
ＩＡ制御装置がある。
【００２４】周辺機器制御装置８７０は、産業標準アー
キテクチャー（Industry StandardArchitecture,ISA）
のインタフェース及びダイレクトメモリーアクセス（Ｄ
ＭＡ）のインターフェースに対応している。また、ＤＭ
Ａについては、プロセッサーバスとブロック８８０によ
って示される、特定の公知の入出力（Ｉ/Ｏ）デバイス
（入出力装置）の間のインターフェースとして、一般に
機能する４種類のＤＭＡチャネルも含んでいる。例え
ば、周辺機器制御装置が、例としてパーソナルコンピュ
ータのバスなどへのバス接続することが可能となるであ
ろう。また、この制御装置は、ホストプロセッサーのバ
スとパラレル（並列）入出力（Ｉ/Ｏ）デバイス（入出
力装置）の間のインターフェースにＤＭＡの機能を与え
ている。そのような制御装置の例としては、ＡＴ＆Ｔか
ら入手できる、ＡＴＴ９２０１１型周辺機器制御装置で
ある。
キテクチャー（Industry StandardArchitecture,ISA）
のインタフェース及びダイレクトメモリーアクセス（Ｄ
ＭＡ）のインターフェースに対応している。また、ＤＭ
Ａについては、プロセッサーバスとブロック８８０によ
って示される、特定の公知の入出力（Ｉ/Ｏ）デバイス
（入出力装置）の間のインターフェースとして、一般に
機能する４種類のＤＭＡチャネルも含んでいる。例え
ば、周辺機器制御装置が、例としてパーソナルコンピュ
ータのバスなどへのバス接続することが可能となるであ
ろう。また、この制御装置は、ホストプロセッサーのバ
スとパラレル（並列）入出力（Ｉ/Ｏ）デバイス（入出
力装置）の間のインターフェースにＤＭＡの機能を与え
ている。そのような制御装置の例としては、ＡＴ＆Ｔか
ら入手できる、ＡＴＴ９２０１１型周辺機器制御装置で
ある。
【００２５】ビデオデイスプレー制御装置８９０は、Ｌ
ＣＤ（液晶デイスプレー）ドライバーインターフェース
あるいはＣＲＴ対応インターフェースを有しており、ま
た、ビデオ用メモリー９００のブロックにより代表され
る、ビデオＲＡＭへのインターフェースを有しているこ
とが望まれる。このようなビデオＲＡＭは、実質的には
ＬＣＤ（液晶デイスプレー）９１０あるいはＣＲＴ上に
表示されることになる情報に対応するビットマップを含
むものであろう。そのようなビデオデイスプレー制御装
置の例としては、ＡＴ＆Ｔから入手できる、ＡＴＴ９２
０１１型ビデオデイスプレー制御装置がである。
ＣＤ（液晶デイスプレー）ドライバーインターフェース
あるいはＣＲＴ対応インターフェースを有しており、ま
た、ビデオ用メモリー９００のブロックにより代表され
る、ビデオＲＡＭへのインターフェースを有しているこ
とが望まれる。このようなビデオＲＡＭは、実質的には
ＬＣＤ（液晶デイスプレー）９１０あるいはＣＲＴ上に
表示されることになる情報に対応するビットマップを含
むものであろう。そのようなビデオデイスプレー制御装
置の例としては、ＡＴ＆Ｔから入手できる、ＡＴＴ９２
０１１型ビデオデイスプレー制御装置がである。
【００２６】ブロック９２０はシステムの様々な構成要
素を収納する外部覆いあるいは囲い（ハウジング）を示
している。外部覆いについては、利用者の手のひら内に
収まるような大きさとされ、構成されることが望まし
い。
素を収納する外部覆いあるいは囲い（ハウジング）を示
している。外部覆いについては、利用者の手のひら内に
収まるような大きさとされ、構成されることが望まし
い。
【００２７】
【発明の効果】本発明により、現在利用できるマイクロ
プロセッサーのメモリーへのインターフェースのため
の、公知の二種類のアーキテクチャー（フォンノイマン
（型）アーキテクチャーとハーバードアーキテクチャ
ー）の有するそれぞれの欠点を、解決した、改良型ハー
バードアーキテクチャーを用いたコンピュータシステム
が実現された。特に、従来のハーバードアーキテクチャ
ーの欠点であるメモリー系の利用形態における柔軟性が
改善されたことにより、記憶媒体としてＲＯＭのような
メモリーが使用可能となり、低コスト、最小限のエネル
ギー消費量、軽量性といったことが期待される。その一
方で、伝統的な（従来の）ハーバードアーキテクチャー
の持つ、２つのバスインターフェースの利点は備えてお
り、処理速度等についての高性能が期待できる。このよ
うなことから、とりわけ、移動型または携帯可能であ
り、かつ高性能のコンピュータシステムで用いられるた
めの、コンピュータシステムアーキテクチャーへの要求
（ニーズ）に対応するものといえる。
プロセッサーのメモリーへのインターフェースのため
の、公知の二種類のアーキテクチャー（フォンノイマン
（型）アーキテクチャーとハーバードアーキテクチャ
ー）の有するそれぞれの欠点を、解決した、改良型ハー
バードアーキテクチャーを用いたコンピュータシステム
が実現された。特に、従来のハーバードアーキテクチャ
ーの欠点であるメモリー系の利用形態における柔軟性が
改善されたことにより、記憶媒体としてＲＯＭのような
メモリーが使用可能となり、低コスト、最小限のエネル
ギー消費量、軽量性といったことが期待される。その一
方で、伝統的な（従来の）ハーバードアーキテクチャー
の持つ、２つのバスインターフェースの利点は備えてお
り、処理速度等についての高性能が期待できる。このよ
うなことから、とりわけ、移動型または携帯可能であ
り、かつ高性能のコンピュータシステムで用いられるた
めの、コンピュータシステムアーキテクチャーへの要求
（ニーズ）に対応するものといえる。
【図１】図１は、先行技術におけるマイクロプロセッサ
ーのアーキテクチャーを示すブロック線図である。
ーのアーキテクチャーを示すブロック線図である。
【図２】図２は、先行技術におけるマイクロプロセッサ
ーのアーキテクチャーを示すブロック線図である。
ーのアーキテクチャーを示すブロック線図である。
【図３】図３は、本発明における（コンピュータ）アー
キテクチャーのブロック線図である。
キテクチャーのブロック線図である。
【図４】図４は、本発明におけるアービトレーション
（バス使用権調停及び制御）ユニットのブロック線図で
ある。
（バス使用権調停及び制御）ユニットのブロック線図で
ある。
【図５】図５は、図４のアービトレーション（バス使用
権調停及び制御）ユニットに対応する制御プロセスの真
理値表である。
権調停及び制御）ユニットに対応する制御プロセスの真
理値表である。
【図６】図６は、図４のアービトレーション（バス使用
権調停及び制御）ユニットに対応する制御プロセスのフ
ローチャート（流れ図）である。
権調停及び制御）ユニットに対応する制御プロセスのフ
ローチャート（流れ図）である。
【図７】図７は、本発明における仮想メモリー変換テー
ブル（表）によるマッピング（対応付け）の概要を示し
ている。
ブル（表）によるマッピング（対応付け）の概要を示し
ている。
【図８】図８は、移動型あるいは携帯可能のパーソナル
コンピュータシステム用の一般的な配置（レイアウト）
のブロック線図を示している。
コンピュータシステム用の一般的な配置（レイアウト）
のブロック線図を示している。
１０ マイクロプロセッサー １２ プログラム及びデータ用メモリー １４ バス １６ プログラムフェッチ（取り出し）ユニット １８ データ読み出し及び書き込みユニット ２０ アービトレーション（バス使用権調停及び制御）
ユニット ２２ マイクロプロセッサー ２４ プログラム用メモリー ２６ データ用メモリー ２８ プログラムフェッチ（取り出し）ユニット ３０ プログラムフェッチ（取り出し）バス ３２ データ読み出し及び書き込みユニット ３４ データアクセスバス ４０ マイクロプロセッサー ４２ バス１ ４４ バス２ ４６ メモリー ４８ メモリー ５０ プログラムフェッチ（取り出し）ユニット ５２ データ読み出し及び書き込みユニット ５４ アービトレーション（バス使用権調停及び制御）
ユニット ５６ プロセス制御装置 ５８ バスコントローラー（バス制御装置）１ ６０ バスコントローラー（バス制御装置）２ ６１０ プログラムへの要求か？ ６２０ データへの要求か？ ６３０ データへの要求か？ ６４０ プログラムへアクセス ６５０ データへアクセス ６６０ バス衝突が生じるか？ ６７０ アクセス元の選択 ６８０ 両方へアクセス ６９０ 選択された方へアクセス ７１０ 仮想アドレス ７２０ 物理的アドレス ７３０ メモリー管理ユニット変換テーブル（表） ８１０ マイクロプロセッサー ８１２ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ，
読み出し専用メモリー） ８１４ ＲＡＭ（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ，ランダムアクセスメモリー） ８２０ システム管理制御装置 ８３０ モデム ８４０ デイジタイザー ８５０ ＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕ
ｔｅｒ ＭｅｍｏｒｙＣａｒｄ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）規格対応制御装置 ８６０ ＰＣＭＣＩＡ規格対応スロット ８７０ 周辺機器制御装置 ８８０ 入出力（Ｉ／Ｏ）デバイス（入出力装置） ８９０ デイスプレー制御装置 ９００ ビデオ用メモリー ９１０ ＬＣＤ（液晶デイスプレー） ９２０ 格納用ハウジング（外部覆い）
ユニット ２２ マイクロプロセッサー ２４ プログラム用メモリー ２６ データ用メモリー ２８ プログラムフェッチ（取り出し）ユニット ３０ プログラムフェッチ（取り出し）バス ３２ データ読み出し及び書き込みユニット ３４ データアクセスバス ４０ マイクロプロセッサー ４２ バス１ ４４ バス２ ４６ メモリー ４８ メモリー ５０ プログラムフェッチ（取り出し）ユニット ５２ データ読み出し及び書き込みユニット ５４ アービトレーション（バス使用権調停及び制御）
ユニット ５６ プロセス制御装置 ５８ バスコントローラー（バス制御装置）１ ６０ バスコントローラー（バス制御装置）２ ６１０ プログラムへの要求か？ ６２０ データへの要求か？ ６３０ データへの要求か？ ６４０ プログラムへアクセス ６５０ データへアクセス ６６０ バス衝突が生じるか？ ６７０ アクセス元の選択 ６８０ 両方へアクセス ６９０ 選択された方へアクセス ７１０ 仮想アドレス ７２０ 物理的アドレス ７３０ メモリー管理ユニット変換テーブル（表） ８１０ マイクロプロセッサー ８１２ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ，
読み出し専用メモリー） ８１４ ＲＡＭ（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ，ランダムアクセスメモリー） ８２０ システム管理制御装置 ８３０ モデム ８４０ デイジタイザー ８５０ ＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕ
ｔｅｒ ＭｅｍｏｒｙＣａｒｄ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）規格対応制御装置 ８６０ ＰＣＭＣＩＡ規格対応スロット ８７０ 周辺機器制御装置 ８８０ 入出力（Ｉ／Ｏ）デバイス（入出力装置） ８９０ デイスプレー制御装置 ９００ ビデオ用メモリー ９１０ ＬＣＤ（液晶デイスプレー） ９２０ 格納用ハウジング（外部覆い）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル リチャード ベトカー アメリカ合衆国，19464 ペンシルヴァニ ア，モンゴメリー カウンティー，サナト ガ，シェア ドライブ 2846
Claims (10)
- 【請求項１】 ａ）プログラム命令とデータを保存する
第一の記憶手段と、ここで、少なくともプログラム命令
の部分が、命令データがプログラム命令に代わって実行
可能となるような命令データを作り出す自己修飾コード
を含み、 ｂ）プログラム命令とデータを保存する第二の記憶手段
と、 ｃ）前記第一と第二の記憶手段に、それぞれ第一と第二
のインターフェースバスにより結合しているプロセッサ
ーと、からなる改良型ハーバードアーキテクチャーを用
いてコンピュータのメモリーへインターフェースする装
置において、 前記プロセッサーは、 プログラム命令フェッチ（取り出し）を第一及び第二の
記憶手段から要求する手段と、 プロセッサーと第一の記憶手段及びプロセッサーと第二
の記憶手段の間におけるデータの転送を要求する手段
と、 特定のプログラム命令フェッチ（取り出し）あるいはデ
ータの転送がなされるのに、第一及び第二のいずれのメ
モリーバスインターフェースが用いられるのか調停する
手段と、を有することを特徴とするコンピュータメモリ
ーへインターフェースする装置。 - 【請求項２】 前記調停手段は、要求制御装置及び第一
及び第二バスコントローラーを含み、 前記要求制御装置は、プログラム命令フェッチの要求及
びデータ転送要求をモニターするように、さらに第一及
び第二バスコントローラーに、所定の優先順位に従い、
第一及び第二のメモリーバスインターフェースを通じて
の命令フェッチあるいはデータ転送を実行することを特
徴とする請求項１の装置。 - 【請求項３】 ａ）プログラム命令及びデータの両方を
保存するように配置された第一メモリーと、前記第一メ
モリーは、そこに保存されるプログラム命令の少なくと
も一部分が、命令データがプログラム命令に代わって実
行可能となるような命令データを作り出す、自己修飾コ
ードを含み、 ｂ）プログラム命令とデータを保存する、第二のメモリ
ーと、 ｃ）第一と第二のメモリーに、それぞれ第一と第二のイ
ンターフェースバスにより結合しているプロセッサー
と、を有し、前記プロセッサーは、 第一と第二のメモリーからのプログラム命令のフェッチ
（取り出し）を要求し、プロセッサーと第一のメモリー
及びプロセッサーと第二のメモリーの間におけるデータ
の転送を要求し、さらに、特定のプログラム命令フェッ
チ（取り出し）あるいはデータの転送がなされるのに、
第一及び第二のいずれのメモリーバスインターフェース
が用いられるのか調停する保存プログラムを含むことを
特徴とする移動型コンピュータ装置。 - 【請求項４】 前記プロセッサは、 プロセッサーと第一のメモリー及びプロセッサーと第二
のメモリーの間において、それぞれ、プログラム命令フ
ェッチ（取り出し）部位及びデータ転送要求部位から、
プログラム命令フェッチ（取り出し）及び読み出し及び
書き込み転送要求をモニターし及び指示する要求制御装
置と前記要求制御装置に結合し、前記要求制御装置につ
いて所定の優先順位を基に、第一あるいは第二バスイン
ターフェースを介してのアクセスを実行するように配置
された第一及び第二バスコントローラーとを有すること
を特徴とする請求項３の装置。 - 【請求項５】 所定の優先順位が動的に変化することを
特徴とする請求項２または４の装置。 - 【請求項６】 前記要求制御装置は、いずれのメモリー
バスインターフェースが利用されるかについて、フェッ
チ要求手段及びデータ転送手段により用いられる、少な
くとも一つのアドレスビットを基に識別し、少なくとも
一つのアドレスビットは、当該要求に対して、どのメモ
リーバスインターフェースが備えられているのかを示す
ることを特徴とする請求項２または４の装置。 - 【請求項７】 前記要求制御装置は、いずれのメモリー
バスインターフェースが利用されるかについて、メモリ
ー管理変換テーブルに含まれたコントロールビットを基
に識別され、ここでのコントロールビットは、当該要求
に対して、どのメモリーバスインターフェースが備えら
れているのかを示している。ことを特徴とする請求項２
または４の装置。 - 【請求項８】 前記第一の記憶手段が、ランダムアクセ
スメモリー（ＲＡＭ）であることを特徴とする請求項１
または３の装置。 - 【請求項９】 前記第二の記憶手段が、プログラム命令
と読み出し専用データを含む読み出し専用メモリー（Ｒ
ＯＭ）であることを特徴とする請求項１または３の装
置。 - 【請求項１０】 改良型ハーバードアーキテクチャーを
用いた、移動型でハンドヘルドのコンピュータシステム
において、プログラム命令フェッチ（取り出し）とデー
タ書き込み及び読み出し要求を実行する方法において、 ａ）プログラム命令とデータをプロセッサーで処理する
ステップと、 ｂ）特定のプログラム命令フェッチ（取り出し）にアク
セスし、データ読み出し及び書き込み要求を充足するた
めに、第一及び第二メモリーインターフェースバスのい
ずれが用いられるべきであるかについて判断するステッ
プと、 ｃ）第一及び第二の外部メモリー領域の一つから、第一
及び第二メモリーインターフェースバスの少なくとも一
つの上で、プログラム命令がフェッチされる（取り出さ
れる）ステップと、前記第一のメモリー領域は、多くの
場合、自己修飾コード及びデータを含めたプログラム命
令を含んでおり、第二のメモリー領域は、プログラム命
令及びデータを含んでおり、 ｄ）第一及び第二の外部メモリー領域の一つから、第一
及び第二のインターフェースの内、少なくとも一つを通
し、データにアクセスするステップと、からなることを
特徴とするコンピュータメモリーへインターフェースす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US288420 | 1994-08-10 | ||
| US08/288,420 US5577230A (en) | 1994-08-10 | 1994-08-10 | Apparatus and method for computer processing using an enhanced Harvard architecture utilizing dual memory buses and the arbitration for data/instruction fetch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863354A true JPH0863354A (ja) | 1996-03-08 |
| JP3136257B2 JP3136257B2 (ja) | 2001-02-19 |
Family
ID=23107022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07222769A Expired - Lifetime JP3136257B2 (ja) | 1994-08-10 | 1995-08-09 | コンピュータメモリインタフェース装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5577230A (ja) |
| EP (1) | EP0697663A3 (ja) |
| JP (1) | JP3136257B2 (ja) |
| KR (1) | KR100344132B1 (ja) |
Cited By (3)
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| JP2005293596A (ja) * | 2004-04-02 | 2005-10-20 | Arm Ltd | データ要求のアービトレーション |
| JP2019212218A (ja) * | 2018-06-08 | 2019-12-12 | ローム株式会社 | マイクロプロセッサ |
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| US20120233401A1 (en) * | 2011-03-08 | 2012-09-13 | Skymedi Corporation | Embedded memory system |
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- 1995-08-02 EP EP95305422A patent/EP0697663A3/en not_active Withdrawn
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| KR960008564A (ko) | 1996-03-22 |
| US5577230A (en) | 1996-11-19 |
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| Date | Code | Title | Description |
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