JPH0863963A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0863963A JPH0863963A JP6198251A JP19825194A JPH0863963A JP H0863963 A JPH0863963 A JP H0863963A JP 6198251 A JP6198251 A JP 6198251A JP 19825194 A JP19825194 A JP 19825194A JP H0863963 A JPH0863963 A JP H0863963A
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Abstract
(57)【要約】
【目的】 電源電位の変動に対する耐性が強く、装置間
の昇圧電位のばらつきが小さく、昇圧電位の上昇に対す
る応答性がよい半導体装置を提供する。 【構成】 昇圧電位ライン５２と接地電位ライン５０の
間にクランプ回路１１とＰチャネルＭＯＳトランジスタ
３を直列接続する。クランプ回路１１は、それぞれタイ
オード接続されたＮチャネルＭＯＳトランジスタ１，２
で構成される。電源電位Ｖccを降圧した一定の参照電位
Ｖo をＰチャネルＭＯＳトランジスタ３のゲートに与え
る。昇圧電位Ｖppは、参照電位Ｖo とＭＯＳトランジス
タ１，２，３のしきい値電圧Ｖth1 ＋Ｖth2 ＋Ｖth3 と
の合計の電位に保持される。
の昇圧電位のばらつきが小さく、昇圧電位の上昇に対す
る応答性がよい半導体装置を提供する。 【構成】 昇圧電位ライン５２と接地電位ライン５０の
間にクランプ回路１１とＰチャネルＭＯＳトランジスタ
３を直列接続する。クランプ回路１１は、それぞれタイ
オード接続されたＮチャネルＭＯＳトランジスタ１，２
で構成される。電源電位Ｖccを降圧した一定の参照電位
Ｖo をＰチャネルＭＯＳトランジスタ３のゲートに与え
る。昇圧電位Ｖppは、参照電位Ｖo とＭＯＳトランジス
タ１，２，３のしきい値電圧Ｖth1 ＋Ｖth2 ＋Ｖth3 と
の合計の電位に保持される。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
に、電源電位から昇圧された昇圧電位を基準電位に対し
て一定に保持するためのクランプ回路を備えた半導体装
置に関する。
に、電源電位から昇圧された昇圧電位を基準電位に対し
て一定に保持するためのクランプ回路を備えた半導体装
置に関する。
【０００２】
【従来の技術】従来より、ダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭと略記する）には電源電位Ｖ
cc〔たとえば５（Ｖ）〕よりもＭＯＳトランジスタのし
きい値電圧Ｖth〔０．７（Ｖ）〕以上高い昇圧電位Ｖpp
を生成するための昇圧回路が設けられている。昇圧電位
Ｖppは、たとえば電源電位Ｖccをデータ「１」としてメ
モリセルに書込むため、あるいはメモリセルからデータ
「１」または「０」を高速に読出すため、ワード線に印
加される。
スメモリ（以下、ＤＲＡＭと略記する）には電源電位Ｖ
cc〔たとえば５（Ｖ）〕よりもＭＯＳトランジスタのし
きい値電圧Ｖth〔０．７（Ｖ）〕以上高い昇圧電位Ｖpp
を生成するための昇圧回路が設けられている。昇圧電位
Ｖppは、たとえば電源電位Ｖccをデータ「１」としてメ
モリセルに書込むため、あるいはメモリセルからデータ
「１」または「０」を高速に読出すため、ワード線に印
加される。
【０００３】図１１は従来のＤＲＡＭにおいて電源電位
Ｖccを昇圧するために設けられているチャージポンプ回
路３０の構成を示す回路図である。
Ｖccを昇圧するために設けられているチャージポンプ回
路３０の構成を示す回路図である。
【０００４】図１１を参照して、このチャージポンプ回
路３０は、キャパシタ３１およびダイオード３２，３３
を含む。ダイオード３２，３３は、一般にはダイオード
接続されたＭＯＳトランジスタで構成される。
路３０は、キャパシタ３１およびダイオード３２，３３
を含む。ダイオード３２，３３は、一般にはダイオード
接続されたＭＯＳトランジスタで構成される。
【０００５】キャパシタ３１の一方電極とダイオード３
２のカソードとダイオード３３のアノードとはノードＮ
３１を介して互いに接続される。キャパシタ３１の他方
電極にはポンプ駆動信号Ｖi が与えられ、ダイオード３
２のアノードは電源電位ライン５１に接続され、ダイオ
ード３３のカソードは昇圧電位ライン５２に接続され
る。昇圧電位ライン５２と接地電位ライン５０の間には
容量性の負荷回路５３が接続される。ポンプ駆動信号Ｖ
i は、電源電位Ｖccと接地電位ＧＮＤの間で振幅する矩
形波信号である。
２のカソードとダイオード３３のアノードとはノードＮ
３１を介して互いに接続される。キャパシタ３１の他方
電極にはポンプ駆動信号Ｖi が与えられ、ダイオード３
２のアノードは電源電位ライン５１に接続され、ダイオ
ード３３のカソードは昇圧電位ライン５２に接続され
る。昇圧電位ライン５２と接地電位ライン５０の間には
容量性の負荷回路５３が接続される。ポンプ駆動信号Ｖ
i は、電源電位Ｖccと接地電位ＧＮＤの間で振幅する矩
形波信号である。
【０００６】次に、このチャージポンプ回路３０の動作
について説明する。ポンプ駆動信号Ｖi が接地電位ＧＮ
Ｄであるときは電源電位ライン５１からダイオード３２
を介してノードＮ３１に正電荷が流入し、キャパシタ３
１が充電される。このときノードＮ３１の電位は電源電
位Ｖccからダイオード３２のしきい値電圧Ｖthを減算し
た電位Ｖcc−Ｖthとなる。
について説明する。ポンプ駆動信号Ｖi が接地電位ＧＮ
Ｄであるときは電源電位ライン５１からダイオード３２
を介してノードＮ３１に正電荷が流入し、キャパシタ３
１が充電される。このときノードＮ３１の電位は電源電
位Ｖccからダイオード３２のしきい値電圧Ｖthを減算し
た電位Ｖcc−Ｖthとなる。
【０００７】次に、ポンプ駆動信号Ｖi が電源電位Ｖcc
になるとノードＮ３１の電位は２Ｖ cc−Ｖthとなり、キ
ャパシタ３１に蓄えられていた正電荷がダイオード３３
を介して昇圧電位ライン５２に流入する。したがって、
昇圧電位ライン５２の電位Ｖ ppはポンプ駆動信号Ｖi が
立上がるごとに上昇する。昇圧電位ライン５２の電位Ｖ
ppは最高でノードＮ３１の電位２Ｖcc−Ｖthからダイオ
ード３３のしきい値電圧Ｖthを減算した電位２Ｖcc−２
Ｖthまで上昇する。
になるとノードＮ３１の電位は２Ｖ cc−Ｖthとなり、キ
ャパシタ３１に蓄えられていた正電荷がダイオード３３
を介して昇圧電位ライン５２に流入する。したがって、
昇圧電位ライン５２の電位Ｖ ppはポンプ駆動信号Ｖi が
立上がるごとに上昇する。昇圧電位ライン５２の電位Ｖ
ppは最高でノードＮ３１の電位２Ｖcc−Ｖthからダイオ
ード３３のしきい値電圧Ｖthを減算した電位２Ｖcc−２
Ｖthまで上昇する。
【０００８】しかし、このままでは負荷電流ＩL の変動
により昇圧電位Ｖppが大きく変動するので、従来のＤＲ
ＡＭにおいてはチャージポンプ回路３０に加え、昇圧電
位Ｖ ppと電源電位Ｖccまたは接地電位ＧＮＤの電位差を
一定に保つためのクランプ回路３４，３６が設けられて
いる。
により昇圧電位Ｖppが大きく変動するので、従来のＤＲ
ＡＭにおいてはチャージポンプ回路３０に加え、昇圧電
位Ｖ ppと電源電位Ｖccまたは接地電位ＧＮＤの電位差を
一定に保つためのクランプ回路３４，３６が設けられて
いる。
【０００９】図１２はクランプ回路３４の構成を示す回
路図である。図１２を参照して、このクランプ回路３４
は、直列接続されたｎ個（ただし、ｎは正の整数であ
る。）のＮチャネルＭＯＳトランジスタ３５を含み、昇
圧電位ライン５２と電源電位ライン５１の間に接続され
る。各ＮチャネルＭＯＳトランジスタ３５のゲートはそ
のドレインに接続され、そのソースは後段のＮチャネル
ＭＯＳトランジスタ３５のゲートおよびドレインに接続
される。
路図である。図１２を参照して、このクランプ回路３４
は、直列接続されたｎ個（ただし、ｎは正の整数であ
る。）のＮチャネルＭＯＳトランジスタ３５を含み、昇
圧電位ライン５２と電源電位ライン５１の間に接続され
る。各ＮチャネルＭＯＳトランジスタ３５のゲートはそ
のドレインに接続され、そのソースは後段のＮチャネル
ＭＯＳトランジスタ３５のゲートおよびドレインに接続
される。
【００１０】次に、このクランプ回路３４の動作につい
て説明する。昇圧電位Ｖppと電源電位Ｖccの電位差がＮ
チャネルＭＯＳトランジスタ３５のしきい値電圧Ｖthの
合計ｎ×Ｖthよりも大きくなると各ＮチャネルＭＯＳト
ランジスタ３５が導通状態になり、昇圧電位ライン５２
から電源電位ライン５１に電荷が流出する。
て説明する。昇圧電位Ｖppと電源電位Ｖccの電位差がＮ
チャネルＭＯＳトランジスタ３５のしきい値電圧Ｖthの
合計ｎ×Ｖthよりも大きくなると各ＮチャネルＭＯＳト
ランジスタ３５が導通状態になり、昇圧電位ライン５２
から電源電位ライン５１に電荷が流出する。
【００１１】逆に、昇圧電位Ｖppと電源電位Ｖccの電位
差がｎ×Ｖthよりも小さくなると各ＮチャネルＭＯＳト
ランジスタ３５が遮断状態になり、昇圧電位ライン５２
から電源電位ライン５１への電荷の流出が阻止される。
したがって、図１３に示すように、昇圧電位Ｖppと電源
電位Ｖccの電位差Ｖpp−Ｖccは一定の値ｎ×Ｖchに保た
れる。
差がｎ×Ｖthよりも小さくなると各ＮチャネルＭＯＳト
ランジスタ３５が遮断状態になり、昇圧電位ライン５２
から電源電位ライン５１への電荷の流出が阻止される。
したがって、図１３に示すように、昇圧電位Ｖppと電源
電位Ｖccの電位差Ｖpp−Ｖccは一定の値ｎ×Ｖchに保た
れる。
【００１２】なお、Ｖcc＋ｎ×Ｖth＜２ＶCC−２Ｖthで
ある。また、図１２は他のクランプ回路３６の構成を示
す回路図である。このクランプ回路３６は、直列接続さ
れたｍ個（ただしｍは正の整数であり、ｍ＞ｎであ
る。）のＮチャネルＭＯＳトランジスタ３５を含み、昇
圧電位ライン５２と接地電位ライン５０の間に接続され
る。各ＮチャネルＭＯＳトランジスタ３５はダイオード
接続されている。
ある。また、図１２は他のクランプ回路３６の構成を示
す回路図である。このクランプ回路３６は、直列接続さ
れたｍ個（ただしｍは正の整数であり、ｍ＞ｎであ
る。）のＮチャネルＭＯＳトランジスタ３５を含み、昇
圧電位ライン５２と接地電位ライン５０の間に接続され
る。各ＮチャネルＭＯＳトランジスタ３５はダイオード
接続されている。
【００１３】このクランプ回路３６も図１２のクランプ
回路３４と同様に動作し、図１５に示すように、昇圧電
位Ｖppと接地電位ＧＮＤの電位差ＶPP−ＧＮＤを一定の
値ｍ×Ｖthに保つ。
回路３４と同様に動作し、図１５に示すように、昇圧電
位Ｖppと接地電位ＧＮＤの電位差ＶPP−ＧＮＤを一定の
値ｍ×Ｖthに保つ。
【００１４】なお、ｍ×Ｖth＜２Ｖcc−２Ｖthである。
【００１５】
【発明が解決しようとする課題】しかしながら、図１２
で示したようにクランプ回路３４を昇圧電位ライン５２
と電源電位ライン５１の間に接続した場合、図１３に示
すように、電源電位ＶCCが変動すると昇圧電位ラインＶ
ppも同様に変動する。したがって、たとえば電源電位Ｖ
ccが高くなって昇圧電位Ｖppが高くなりすぎると、ＤＲ
ＡＭ内のＭＯＳトランジスタが破損するという問題があ
り、電源電位Ｖccの変動に対するＤＲＡＭの耐性が弱か
った。
で示したようにクランプ回路３４を昇圧電位ライン５２
と電源電位ライン５１の間に接続した場合、図１３に示
すように、電源電位ＶCCが変動すると昇圧電位ラインＶ
ppも同様に変動する。したがって、たとえば電源電位Ｖ
ccが高くなって昇圧電位Ｖppが高くなりすぎると、ＤＲ
ＡＭ内のＭＯＳトランジスタが破損するという問題があ
り、電源電位Ｖccの変動に対するＤＲＡＭの耐性が弱か
った。
【００１６】また、図１４で示したようにクランプ回路
３６を昇圧電位ライン５２と接地電位ライン５０の間に
接続した場合、クランプ回路３６を構成するＮチャネル
ＭＯＳトランジスタ３５の数が図１２のクランプ回路３
４よりも多くなる。したがって、ＤＲＡＭの製品間でＮ
チャネルＭＯＳトランジスタ３５のしきい値電圧Ｖthの
ばらつきによる昇圧電位Ｖppのばらつきが大きいという
問題があった。また、ＮチャネルＭＯＳトランジスタ３
５を数多く用いるため、クランプ回路３６の抵抗が大き
くなる。したがって、昇圧電位Ｖppが所定の電位より高
くなったときでも、昇圧電位ライン５２から接地電位ラ
イン５０に大きな電流を流すことができず、昇圧電位Ｖ
PPの上昇に対する応答性が悪かった。
３６を昇圧電位ライン５２と接地電位ライン５０の間に
接続した場合、クランプ回路３６を構成するＮチャネル
ＭＯＳトランジスタ３５の数が図１２のクランプ回路３
４よりも多くなる。したがって、ＤＲＡＭの製品間でＮ
チャネルＭＯＳトランジスタ３５のしきい値電圧Ｖthの
ばらつきによる昇圧電位Ｖppのばらつきが大きいという
問題があった。また、ＮチャネルＭＯＳトランジスタ３
５を数多く用いるため、クランプ回路３６の抵抗が大き
くなる。したがって、昇圧電位Ｖppが所定の電位より高
くなったときでも、昇圧電位ライン５２から接地電位ラ
イン５０に大きな電流を流すことができず、昇圧電位Ｖ
PPの上昇に対する応答性が悪かった。
【００１７】それゆえに、この発明の主たる目的は、電
源電位の変動に対する耐性が強く、装置間の昇圧電位の
ばらつきが小さく、昇圧電位の上昇に対する応答性がよ
い半導体装置を提供することである。
源電位の変動に対する耐性が強く、装置間の昇圧電位の
ばらつきが小さく、昇圧電位の上昇に対する応答性がよ
い半導体装置を提供することである。
【００１８】
【課題を解決するための手段】この発明の半導体装置
は、電源電位から昇圧された昇圧電位を基準電位に対し
て一定に保持するためのクランプ回路を備えた半導体装
置であって、その第１の電極が前記クランプ回路を介し
て前記昇圧電位のラインに接続され、その第２の電極が
前記基準電位のラインに接続され、その入力電極に前記
電源電位を降圧した一定の参照電位が与えられ、前記昇
圧電位が予め定められた電位を越えたときに導通する第
１のトランジスタを備えたことを特徴としている。
は、電源電位から昇圧された昇圧電位を基準電位に対し
て一定に保持するためのクランプ回路を備えた半導体装
置であって、その第１の電極が前記クランプ回路を介し
て前記昇圧電位のラインに接続され、その第２の電極が
前記基準電位のラインに接続され、その入力電極に前記
電源電位を降圧した一定の参照電位が与えられ、前記昇
圧電位が予め定められた電位を越えたときに導通する第
１のトランジスタを備えたことを特徴としている。
【００１９】また、前記クランプ回路は、直列接続され
た所定の数のトランジスタを含み、それぞれのトランジ
スタの第１の電極と入力電極が接続され、その第２の電
極が後段のトランジスタの第１の電極と入力電極に接続
されていることを特徴としている。
た所定の数のトランジスタを含み、それぞれのトランジ
スタの第１の電極と入力電極が接続され、その第２の電
極が後段のトランジスタの第１の電極と入力電極に接続
されていることを特徴としている。
【００２０】また、前記第１のトランジスタは、前記昇
圧電位が前記参照電位と前記第１のトランジスタのしき
い値電圧と前記クランプ回路の各トランジスタのしきい
値電圧との合計の電位を越えたときに導通することとし
てもよい。
圧電位が前記参照電位と前記第１のトランジスタのしき
い値電圧と前記クランプ回路の各トランジスタのしきい
値電圧との合計の電位を越えたときに導通することとし
てもよい。
【００２１】また、さらに、その第１の電極が前記昇圧
電位のラインに接続され、その第２の電極が前記クラン
プ回路を介して前記第１のトランジスタの第１の電極に
接続され、その入力電極に前記電源電位が与えられ、前
記昇圧電位が前記電源電位とそのしきい値電圧の合計の
電位を越えたときに導通する第２のトランジスタを備え
てもよい。
電位のラインに接続され、その第２の電極が前記クラン
プ回路を介して前記第１のトランジスタの第１の電極に
接続され、その入力電極に前記電源電位が与えられ、前
記昇圧電位が前記電源電位とそのしきい値電圧の合計の
電位を越えたときに導通する第２のトランジスタを備え
てもよい。
【００２２】また、さらに、その第１の電極と入力電極
がともに前記第１のトランジスタの第２の電極に接続さ
れ、その第２の電極が前記基準電位のラインに接続され
る第３のトランジスタと、その第１の電極が前記昇圧電
位のラインに接続され、その第２の電極が前記基準電位
のラインに接続され、その入力電極が前記第３のトラン
ジスタの入力電極に接続される第４のトランジスタとを
含むカレントミラー回路を備えてもよい。
がともに前記第１のトランジスタの第２の電極に接続さ
れ、その第２の電極が前記基準電位のラインに接続され
る第３のトランジスタと、その第１の電極が前記昇圧電
位のラインに接続され、その第２の電極が前記基準電位
のラインに接続され、その入力電極が前記第３のトラン
ジスタの入力電極に接続される第４のトランジスタとを
含むカレントミラー回路を備えてもよい。
【００２３】また、さらに、その第１の電極が前記昇圧
電位のラインに接続され、その第２の電極が前記第４の
トランジスタの第１の電極に接続され、その入力電極に
前記電源電位が与えられる第５のトランジスタを備えて
もよい。
電位のラインに接続され、その第２の電極が前記第４の
トランジスタの第１の電極に接続され、その入力電極に
前記電源電位が与えられる第５のトランジスタを備えて
もよい。
【００２４】また、さらに、その第１の電極と入力電極
がともに前記第１のトランジスタの第２の電極に接続さ
れ、その第２の電極が前記基準電位のラインに接続され
る第６のトランジスタと、その第１の電極が前記第２の
トランジスタの第２の電極に接続され、その第２の電極
が前記基準電位のラインに接続され、その入力電極が前
記第６のトランジスタの入力電極に接続される第７のト
ランジスタとを含むカレントミラー回路を備えてもよ
い。
がともに前記第１のトランジスタの第２の電極に接続さ
れ、その第２の電極が前記基準電位のラインに接続され
る第６のトランジスタと、その第１の電極が前記第２の
トランジスタの第２の電極に接続され、その第２の電極
が前記基準電位のラインに接続され、その入力電極が前
記第６のトランジスタの入力電極に接続される第７のト
ランジスタとを含むカレントミラー回路を備えてもよ
い。
【００２５】
【作用】この発明の半導体装置にあっては、昇圧電位の
ラインと基準電位のラインの間にクランプ回路と第１の
トランジスタが直列接続され、第１のトランジスタの入
力電極に電源電位を降圧した一定の参照電位が与えられ
る。したがって、たとえ電源電位が変動しても、昇圧電
位は一定の参照電位と第１のトランジスタのしきい値電
圧とクランプ回路が保持する電位との合計の電位に保た
れる。よって、電源電位の変動に対する耐性の向上を図
ることができる。
ラインと基準電位のラインの間にクランプ回路と第１の
トランジスタが直列接続され、第１のトランジスタの入
力電極に電源電位を降圧した一定の参照電位が与えられ
る。したがって、たとえ電源電位が変動しても、昇圧電
位は一定の参照電位と第１のトランジスタのしきい値電
圧とクランプ回路が保持する電位との合計の電位に保た
れる。よって、電源電位の変動に対する耐性の向上を図
ることができる。
【００２６】また、昇圧電位のラインと基準電位のライ
ンの間にクランプ回路を接続する場合に比べ、クランプ
回路が保持する電圧を小さくすることができる。したが
って、クランプ回路を保持する電圧がばらつく場合で
も、昇圧電位のばらつきを小さく抑えることができる。
また、クランプ回路をダイオード接続されたトランジス
タで構成する場合でも、トランジスタの数が少なくて済
む。したがって、クランプ回路の抵抗を小さくしてクラ
ンプ回路に大きな電流を流すことができ、昇圧電位の上
昇に対する応答性の向上を図ることができる。
ンの間にクランプ回路を接続する場合に比べ、クランプ
回路が保持する電圧を小さくすることができる。したが
って、クランプ回路を保持する電圧がばらつく場合で
も、昇圧電位のばらつきを小さく抑えることができる。
また、クランプ回路をダイオード接続されたトランジス
タで構成する場合でも、トランジスタの数が少なくて済
む。したがって、クランプ回路の抵抗を小さくしてクラ
ンプ回路に大きな電流を流すことができ、昇圧電位の上
昇に対する応答性の向上を図ることができる。
【００２７】また、クランプ回路をそれぞれがダイオー
ド接続された所定の数のトランジスタで構成すれば、ク
ランプ回路を容易に形成できる。
ド接続された所定の数のトランジスタで構成すれば、ク
ランプ回路を容易に形成できる。
【００２８】また、昇圧電位が、参照電位と第１のトラ
ンジスタのしきい値電圧とクランプ回路の各トランジス
タのしきい値電圧との合計の電位を越えたときに第１の
トランジスタが導通することとすれば、昇圧電位をその
合計の電位に一定に保つことができる。
ンジスタのしきい値電圧とクランプ回路の各トランジス
タのしきい値電圧との合計の電位を越えたときに第１の
トランジスタが導通することとすれば、昇圧電位をその
合計の電位に一定に保つことができる。
【００２９】また、昇圧電位のラインとクランプ回路の
一端の間に接続され、その入力電極に電源電位が与えら
れる第２のトランジスタを設ければ、昇圧電位が電源電
位よりも低くなることを防止することができる。
一端の間に接続され、その入力電極に電源電位が与えら
れる第２のトランジスタを設ければ、昇圧電位が電源電
位よりも低くなることを防止することができる。
【００３０】また、第１のトランジスタの第２の電極と
基準電位のラインの間に接続される第３のトランジスタ
と、昇圧電位のラインと基準電位のラインの間に接続さ
れる第４のトランジスタとを含むカレントミラー回路を
設ければ、昇圧電位が上昇して第３のトランジスタに電
流が流れたとき、同時に第４のトランジスタに電流を流
すことができるので、昇圧電位の上昇に対する応答性の
向上を図ることができる。
基準電位のラインの間に接続される第３のトランジスタ
と、昇圧電位のラインと基準電位のラインの間に接続さ
れる第４のトランジスタとを含むカレントミラー回路を
設ければ、昇圧電位が上昇して第３のトランジスタに電
流が流れたとき、同時に第４のトランジスタに電流を流
すことができるので、昇圧電位の上昇に対する応答性の
向上を図ることができる。
【００３１】また、昇圧電位のラインと第４のトランジ
スタの第１の電極の間に接続されてその入力電極に電源
電位が与えられる第５のトランジスタを設ければ、昇圧
電位の変動が第４のトランジスタの電極間容量を介して
第３および第４のトランジスタの入力電極に伝わり、そ
の入力電極の電位が不安定になるのを防止することがで
きる。
スタの第１の電極の間に接続されてその入力電極に電源
電位が与えられる第５のトランジスタを設ければ、昇圧
電位の変動が第４のトランジスタの電極間容量を介して
第３および第４のトランジスタの入力電極に伝わり、そ
の入力電極の電位が不安定になるのを防止することがで
きる。
【００３２】また、第１のトランジスタの第２の電極と
基準電位のラインの間に接続される第６のトランジスタ
と、第２のトランジスタの第２の電極と基準電位のライ
ンの間に接続される第７のトランジスタとを含むカレン
トミラー回路を設ければ、昇圧電位が上昇して第６のト
ランジスタに電流が流れたとき同時に第７のトランジス
タにも電流を流すことができるので、昇圧電位の上昇に
対する応答性の向上を図ることができる。しかも、第７
のトランジスタの第１の電極を昇圧電位のラインに接続
せず第２のトランジスタの第２の電極に接続したので、
昇圧電位の変動が第７のトランジスタの電極間容量を介
して第６および第７のトランジスタの入力電極に伝わ
り、入力電極の電位が不安定になることを防止すること
ができる。
基準電位のラインの間に接続される第６のトランジスタ
と、第２のトランジスタの第２の電極と基準電位のライ
ンの間に接続される第７のトランジスタとを含むカレン
トミラー回路を設ければ、昇圧電位が上昇して第６のト
ランジスタに電流が流れたとき同時に第７のトランジス
タにも電流を流すことができるので、昇圧電位の上昇に
対する応答性の向上を図ることができる。しかも、第７
のトランジスタの第１の電極を昇圧電位のラインに接続
せず第２のトランジスタの第２の電極に接続したので、
昇圧電位の変動が第７のトランジスタの電極間容量を介
して第６および第７のトランジスタの入力電極に伝わ
り、入力電極の電位が不安定になることを防止すること
ができる。
【００３３】
［実施例１］図１はこの発明の第１実施例によるＤＲＡ
Ｍのクランプ回路を含む回路の構成を示す回路図、図２
はそのＤＲＡＭにおける電源電位Ｖccと昇圧電位Ｖppの
関係を表わす特性図である。
Ｍのクランプ回路を含む回路の構成を示す回路図、図２
はそのＤＲＡＭにおける電源電位Ｖccと昇圧電位Ｖppの
関係を表わす特性図である。
【００３４】図１１を参照して、このＤＲＡＭは、クラ
ンプ回路１１およびＰチャネルＭＯＳトランジスタ３を
含み、クランプ回路１１はＮチャネルＭＯＳトランジス
タ１，２を含む。ＮチャネルＭＯＳトランジスタ１，２
およびＰチャネルＭＯＳトランジスタ３は、昇圧電位ラ
イン５２と接地電位ライン５０の間に直列接続される。
ＮチャネルＭＯＳトランジスタ１のゲートはそのドレイ
ンに接続され、ＮチャネルＭＯＳトランジスタ２のゲー
トはそのドレインに接続され、ＰチャネルＭＯＳトラン
ジスタ３のゲートは参照電位ライン２３に接続される。
昇圧電位ライン５２には図１１で示したチャージポンプ
回路のダイオード３３のカソードが接続される。
ンプ回路１１およびＰチャネルＭＯＳトランジスタ３を
含み、クランプ回路１１はＮチャネルＭＯＳトランジス
タ１，２を含む。ＮチャネルＭＯＳトランジスタ１，２
およびＰチャネルＭＯＳトランジスタ３は、昇圧電位ラ
イン５２と接地電位ライン５０の間に直列接続される。
ＮチャネルＭＯＳトランジスタ１のゲートはそのドレイ
ンに接続され、ＮチャネルＭＯＳトランジスタ２のゲー
トはそのドレインに接続され、ＰチャネルＭＯＳトラン
ジスタ３のゲートは参照電位ライン２３に接続される。
昇圧電位ライン５２には図１１で示したチャージポンプ
回路のダイオード３３のカソードが接続される。
【００３５】参照電位ＶO は電源電位Ｖccから降圧され
た一定の電位であり、たとえば図３に示す回路で生成さ
れる。図３を参照して、この参照電位発生回路２０は、
電源電位ライン５１と参照電位ライン２３の間に接続さ
れた抵抗２１と、参照電位ライン２３と接地電位ライン
５０の間に接続されたツェナーダイオード２２を含む。
ツェナーダイオード２２は、図４に示すように、カソー
ド−アノード間電圧Ｖがそのしきい値電圧Ｖth22よりも
小さい場合は遮断状態にあり、カソード−アノード間電
圧Ｖがしきい値電圧Ｖth22よりも大きい場合は導通状態
になる素子である。したがって、参照電位Ｖo は、図２
に示すように、電源電位ＶccがＶth22よりも小さい場合
は電源電位Ｖccに等しく、電源電位ＶccがＶth22よりも
大きい場合はＶth22一定となる。なお、ツェナーダイオ
ード２２の代わりに、ダイオード接続されたＭＯＳトラ
ンジスタを所定の数だけ直列接続した回路を用いてもよ
い。
た一定の電位であり、たとえば図３に示す回路で生成さ
れる。図３を参照して、この参照電位発生回路２０は、
電源電位ライン５１と参照電位ライン２３の間に接続さ
れた抵抗２１と、参照電位ライン２３と接地電位ライン
５０の間に接続されたツェナーダイオード２２を含む。
ツェナーダイオード２２は、図４に示すように、カソー
ド−アノード間電圧Ｖがそのしきい値電圧Ｖth22よりも
小さい場合は遮断状態にあり、カソード−アノード間電
圧Ｖがしきい値電圧Ｖth22よりも大きい場合は導通状態
になる素子である。したがって、参照電位Ｖo は、図２
に示すように、電源電位ＶccがＶth22よりも小さい場合
は電源電位Ｖccに等しく、電源電位ＶccがＶth22よりも
大きい場合はＶth22一定となる。なお、ツェナーダイオ
ード２２の代わりに、ダイオード接続されたＭＯＳトラ
ンジスタを所定の数だけ直列接続した回路を用いてもよ
い。
【００３６】次に、図１の回路の動作について説明す
る。昇圧電位Ｖppと参照電位Ｖo の電位差が、Ｎチャネ
ルＭＯＳトランジスタ１のしきい値電圧Ｖth1 と、Ｎチ
ャネルＭＯＳトランジスタ２のしきい値電圧Ｖth2 と、
ＰチャネルＭＯＳトランジスタ３のしきい値電圧Ｖth3
との合計Ｖth1 ＋Ｖth2 ＋Ｖth3 よりも大きくなると、
各ＭＯＳトランジスタ１，２，３が導通状態になり、昇
圧電位ライン５２から接地電位ライン５０に電荷が流出
する。
る。昇圧電位Ｖppと参照電位Ｖo の電位差が、Ｎチャネ
ルＭＯＳトランジスタ１のしきい値電圧Ｖth1 と、Ｎチ
ャネルＭＯＳトランジスタ２のしきい値電圧Ｖth2 と、
ＰチャネルＭＯＳトランジスタ３のしきい値電圧Ｖth3
との合計Ｖth1 ＋Ｖth2 ＋Ｖth3 よりも大きくなると、
各ＭＯＳトランジスタ１，２，３が導通状態になり、昇
圧電位ライン５２から接地電位ライン５０に電荷が流出
する。
【００３７】逆に、昇圧電圧Ｖppと参照電位Ｖo の電位
差が、Ｖth1 ＋Ｖth2 ＋Ｖth3 よりも小さくなると、各
ＭＯＳトランジスタ１，２，３が遮断状態になり、昇圧
電位ライン５２から接地電位ライン５０への電荷の流出
が阻止される。したがって、図２に示すように、昇圧電
位Ｖppと参照電位Ｖo の電位差Ｖpp−Ｖo は一定の値Ｖ
th1 ＋Ｖth2 ＋Ｖth3 に保たれる。
差が、Ｖth1 ＋Ｖth2 ＋Ｖth3 よりも小さくなると、各
ＭＯＳトランジスタ１，２，３が遮断状態になり、昇圧
電位ライン５２から接地電位ライン５０への電荷の流出
が阻止される。したがって、図２に示すように、昇圧電
位Ｖppと参照電位Ｖo の電位差Ｖpp−Ｖo は一定の値Ｖ
th1 ＋Ｖth2 ＋Ｖth3 に保たれる。
【００３８】なお、この回路は、Ｖcc＜Ｖppの範囲で有
効に機能する。この実施例においては、参照電位発生回
路２０によって電源電位Ｖccを降圧した一定の参照電位
Ｖo （＝Ｖth22）を生成し、この参照電位Ｖo と昇圧電
位Ｖppの電位差をクランプ回路１１によって一定に保持
する。したがって、電源電位Ｖ ccが変動しても一定の昇
圧電位Ｖppを得ることができる。
効に機能する。この実施例においては、参照電位発生回
路２０によって電源電位Ｖccを降圧した一定の参照電位
Ｖo （＝Ｖth22）を生成し、この参照電位Ｖo と昇圧電
位Ｖppの電位差をクランプ回路１１によって一定に保持
する。したがって、電源電位Ｖ ccが変動しても一定の昇
圧電位Ｖppを得ることができる。
【００３９】また、図１４で示したように昇圧電位ライ
ン５２と接地電位ライン５０の間にクランプ回路３６を
接続した場合に比べ、クランプ回路を構成するＭＯＳト
ランジスタの数が少なくて済む。したがって、ＭＯＳト
ランジスタのしきい値電圧Ｖ thのばらつきによる昇圧電
位Ｖppのばらつきを小さく抑えることができる。また、
クランプ回路の抵抗を小さくできるので、昇圧電位Ｖpp
が所定の値Ｖo ＋Ｖth 1 ＋Ｖth2 ＋Ｖth3 よりも高くな
った場合に大きな電流を流すことができる。したがっ
て、昇圧電位Ｖppの上昇に対する応答性の向上を図るこ
とができる。
ン５２と接地電位ライン５０の間にクランプ回路３６を
接続した場合に比べ、クランプ回路を構成するＭＯＳト
ランジスタの数が少なくて済む。したがって、ＭＯＳト
ランジスタのしきい値電圧Ｖ thのばらつきによる昇圧電
位Ｖppのばらつきを小さく抑えることができる。また、
クランプ回路の抵抗を小さくできるので、昇圧電位Ｖpp
が所定の値Ｖo ＋Ｖth 1 ＋Ｖth2 ＋Ｖth3 よりも高くな
った場合に大きな電流を流すことができる。したがっ
て、昇圧電位Ｖppの上昇に対する応答性の向上を図るこ
とができる。
【００４０】なお、この実施例では、クランプ回路１１
をＮチャネルＭＯＳトランジスタ１，２で構成したが、
クランプ回路１１をＰチャネルＭＯＳトランジスタで構
成してもよい。
をＮチャネルＭＯＳトランジスタ１，２で構成したが、
クランプ回路１１をＰチャネルＭＯＳトランジスタで構
成してもよい。
【００４１】また、クランプ回路１１を構成するＮチャ
ネルＭＯＳトランジスタ１，２の数を変更すれば昇圧電
位Ｖppと参照電位Ｖo の電位差を変更できることはいう
までもない。 ［実施例２］図５はこの発明の第２実施例によるＤＲＡ
Ｍのクランプ回路１１を含む回路の構成を示す回路図、
図６はそのＤＲＡＭにおける電源電位Ｖccと昇圧電位Ｖ
ppの関係を表わす特性図である。
ネルＭＯＳトランジスタ１，２の数を変更すれば昇圧電
位Ｖppと参照電位Ｖo の電位差を変更できることはいう
までもない。 ［実施例２］図５はこの発明の第２実施例によるＤＲＡ
Ｍのクランプ回路１１を含む回路の構成を示す回路図、
図６はそのＤＲＡＭにおける電源電位Ｖccと昇圧電位Ｖ
ppの関係を表わす特性図である。
【００４２】図５を参照して、この回路が図１で示した
回路と異なる点は、昇圧電位ライン５２とＮチャネルＭ
ＯＳトランジスタ１のドレインの間にＰチャネルＭＯＳ
トランジスタ４が接続されている点である。Ｐチャネル
ＭＯＳトランジスタ４のゲートは電源電位ライン５１に
接続されている。
回路と異なる点は、昇圧電位ライン５２とＮチャネルＭ
ＯＳトランジスタ１のドレインの間にＰチャネルＭＯＳ
トランジスタ４が接続されている点である。Ｐチャネル
ＭＯＳトランジスタ４のゲートは電源電位ライン５１に
接続されている。
【００４３】次に、図５の回路の動作について説明す
る。昇圧電位Ｖppと電源電位Ｖccの電位差がＰチャネル
ＭＯＳトランジスタ４のしきい値電圧Ｖth4 よりも小さ
くなるとＰチャネルＭＯＳトランジスタ４が遮断状態に
なり、昇圧電位ライン５２から接地電位ライン５０への
電荷の流出が阻止される。したがって、昇圧電位Ｖppと
電源電位Ｖccの電位差はＶth4 以上に保たれる。
る。昇圧電位Ｖppと電源電位Ｖccの電位差がＰチャネル
ＭＯＳトランジスタ４のしきい値電圧Ｖth4 よりも小さ
くなるとＰチャネルＭＯＳトランジスタ４が遮断状態に
なり、昇圧電位ライン５２から接地電位ライン５０への
電荷の流出が阻止される。したがって、昇圧電位Ｖppと
電源電位Ｖccの電位差はＶth4 以上に保たれる。
【００４４】その他の条件では図１で示した回路と同様
に動作する。すなわちＶpp−Ｖcc＞Ｖth4 ，Ｖcc＜Ｖ
th22＋Ｖth1 ＋Ｖth2 ＋Ｖth3 の領域では昇圧電位Ｖpp
と参照電位Ｖo の電位差が一定の値Ｖth1 ＋Ｖth2 ＋Ｖ
th3 ＋Ｖth4 に保持される。
に動作する。すなわちＶpp−Ｖcc＞Ｖth4 ，Ｖcc＜Ｖ
th22＋Ｖth1 ＋Ｖth2 ＋Ｖth3 の領域では昇圧電位Ｖpp
と参照電位Ｖo の電位差が一定の値Ｖth1 ＋Ｖth2 ＋Ｖ
th3 ＋Ｖth4 に保持される。
【００４５】この実施例においては、昇圧電位Ｖppが電
源電位Ｖccより低くなることがないので、図１の回路よ
りも広い範囲で有効に機能する。 ［実施例３］図７はこの発明の第３実施例によるＤＲＡ
Ｍのクランプ回路１１を含む回路の構成を示す回路図で
ある。
源電位Ｖccより低くなることがないので、図１の回路よ
りも広い範囲で有効に機能する。 ［実施例３］図７はこの発明の第３実施例によるＤＲＡ
Ｍのクランプ回路１１を含む回路の構成を示す回路図で
ある。
【００４６】図７を参照して、この回路が図１で示した
回路と異なる点は、ＮチャネルＭＯＳトランジスタ５，
６を含むカレントミラー回路１２が設けられている点で
ある。ＮチャネルＭＯＳトランジスタ５はＰチャネルＭ
ＯＳトランジスタ３のドレインと接地電位ライン５０の
間に接続され、ＮチャネルＭＯＳトランジスタ６は昇圧
電位ライン５２と接地電位ライン５０の間に接続され、
ＮチャネルＭＯＳトランジスタ５，６のゲートはともに
ＰチャネルＭＯＳトランジスタ３のドレインに接続され
ている。ＮチャネルＭＯＳトランジスタ６のゲート幅は
ＮチャネルＭＯＳトランジスタ５のゲート幅のα倍に設
定されており、ＮチャネルＭＯＳトランジスタ６にはＮ
チャネルＭＯＳトランジスタ５に流れる電流のα倍の電
流が流れる。
回路と異なる点は、ＮチャネルＭＯＳトランジスタ５，
６を含むカレントミラー回路１２が設けられている点で
ある。ＮチャネルＭＯＳトランジスタ５はＰチャネルＭ
ＯＳトランジスタ３のドレインと接地電位ライン５０の
間に接続され、ＮチャネルＭＯＳトランジスタ６は昇圧
電位ライン５２と接地電位ライン５０の間に接続され、
ＮチャネルＭＯＳトランジスタ５，６のゲートはともに
ＰチャネルＭＯＳトランジスタ３のドレインに接続され
ている。ＮチャネルＭＯＳトランジスタ６のゲート幅は
ＮチャネルＭＯＳトランジスタ５のゲート幅のα倍に設
定されており、ＮチャネルＭＯＳトランジスタ６にはＮ
チャネルＭＯＳトランジスタ５に流れる電流のα倍の電
流が流れる。
【００４７】次に、図７の回路の動作について説明す
る。昇圧電位Ｖccと参照電位Ｖo の電位差がＭＯＳトラ
ンジスタ１，２，３のしきい値電圧の合計Ｖth1 ＋Ｖ
th2 ＋Ｖ th3 よりも大きくなると、ＭＯＳトランジスタ
１，２，３が導通状態になり、応じてＮチャネルＭＯＳ
トランジスタ５，６が導通状態になる。このとき、Ｎチ
ャネルＭＯＳトランジスタ６にはＭＯＳトランジスタ
１，２，３，５を流れる電流のα倍の電流が流れる。
る。昇圧電位Ｖccと参照電位Ｖo の電位差がＭＯＳトラ
ンジスタ１，２，３のしきい値電圧の合計Ｖth1 ＋Ｖ
th2 ＋Ｖ th3 よりも大きくなると、ＭＯＳトランジスタ
１，２，３が導通状態になり、応じてＮチャネルＭＯＳ
トランジスタ５，６が導通状態になる。このとき、Ｎチ
ャネルＭＯＳトランジスタ６にはＭＯＳトランジスタ
１，２，３，５を流れる電流のα倍の電流が流れる。
【００４８】逆に、昇圧電位Ｖppと参照電位Ｖo の電位
差がＶth1 ＋Ｖth2 ＋Ｖth3 よりも小さくなるとＭＯＳ
トランジスタ１，２，３が遮断状態になり、応じてＮチ
ャネルＭＯＳトランジスタ５，６が遮断状態になり、昇
圧電位ライン５２から接地電位ライン５０への電荷の流
出が阻止される。したがって、昇圧電位Ｖppと参照電位
Ｖo の電位差Ｖpp−Ｖo は一定の値Ｖth1 ＋Ｖth2 ＋Ｖ
th3 に保たれる。
差がＶth1 ＋Ｖth2 ＋Ｖth3 よりも小さくなるとＭＯＳ
トランジスタ１，２，３が遮断状態になり、応じてＮチ
ャネルＭＯＳトランジスタ５，６が遮断状態になり、昇
圧電位ライン５２から接地電位ライン５０への電荷の流
出が阻止される。したがって、昇圧電位Ｖppと参照電位
Ｖo の電位差Ｖpp−Ｖo は一定の値Ｖth1 ＋Ｖth2 ＋Ｖ
th3 に保たれる。
【００４９】この実施例においては、昇圧電位Ｖppが所
定の値Ｖo ＋Ｖth1 ＋Ｖth2 ＋Ｖth 3 よりも大きくなっ
たときＭＯＳトランジスタ１，２，３，５に流れる電流
のα倍の電流がＭＯＳトランジスタ６に流れるようにし
たので、図１の回路に比べ昇圧電位Ｖppの上昇に対する
応答性の向上を図ることができる。 ［実施例４］図８はこの発明の第４実施例によるＤＲＡ
Ｍのクランプ回路１２を含む回路の構成を示す回路図で
ある。
定の値Ｖo ＋Ｖth1 ＋Ｖth2 ＋Ｖth 3 よりも大きくなっ
たときＭＯＳトランジスタ１，２，３，５に流れる電流
のα倍の電流がＭＯＳトランジスタ６に流れるようにし
たので、図１の回路に比べ昇圧電位Ｖppの上昇に対する
応答性の向上を図ることができる。 ［実施例４］図８はこの発明の第４実施例によるＤＲＡ
Ｍのクランプ回路１２を含む回路の構成を示す回路図で
ある。
【００５０】図８を参照して、この回路が図５で示した
回路と異なる点は、ＮチャネルＭＯＳトランジスタ５，
６を含むカレントミラー回路１２が設けられている点
と、ＮチャネルＭＯＳトランジスタ１，２を含むクラン
プ回路１１の代わりにＮチャネルＭＯＳトランジスタ７
を含むクランプ回路１３が設けられている点である。
回路と異なる点は、ＮチャネルＭＯＳトランジスタ５，
６を含むカレントミラー回路１２が設けられている点
と、ＮチャネルＭＯＳトランジスタ１，２を含むクラン
プ回路１１の代わりにＮチャネルＭＯＳトランジスタ７
を含むクランプ回路１３が設けられている点である。
【００５１】ＮチャネルＭＯＳトランジスタ５はＰチャ
ネルＭＯＳトランジスタ３のドレインと接地電位ライン
５０の間に接続され、ＮチャネルＭＯＳトランジスタ６
は昇圧電位ライン５２と接地電位ライン５０の間に接続
され、ＮチャネルＭＯＳトランジスタ５，６のゲートは
ともにＰチャネルＭＯＳトランジスタ３のドレインに接
続されている。ＮチャネルＭＯＳトランジスタ６のゲー
ト幅はＮチャネルＭＯＳトランジスタ５のゲート幅のα
倍に設定されており、ＮチャネルＭＯＳトランジスタ６
にはＮチャネルＭＯＳトランジスタ５に流れる電流のα
倍の電流が流れる。
ネルＭＯＳトランジスタ３のドレインと接地電位ライン
５０の間に接続され、ＮチャネルＭＯＳトランジスタ６
は昇圧電位ライン５２と接地電位ライン５０の間に接続
され、ＮチャネルＭＯＳトランジスタ５，６のゲートは
ともにＰチャネルＭＯＳトランジスタ３のドレインに接
続されている。ＮチャネルＭＯＳトランジスタ６のゲー
ト幅はＮチャネルＭＯＳトランジスタ５のゲート幅のα
倍に設定されており、ＮチャネルＭＯＳトランジスタ６
にはＮチャネルＭＯＳトランジスタ５に流れる電流のα
倍の電流が流れる。
【００５２】図５の回路に比べクランプ回路を構成する
ＮチャネルＭＯＳトランジスタの数を減らしたのは、昇
圧電位ライン５２と接地電位ライン５０の間に直列接続
されるＭＯＳトランジスタの数が増え抵抗が増大するの
を防止するためである。
ＮチャネルＭＯＳトランジスタの数を減らしたのは、昇
圧電位ライン５２と接地電位ライン５０の間に直列接続
されるＭＯＳトランジスタの数が増え抵抗が増大するの
を防止するためである。
【００５３】この実施例においても、図７の回路と同様
の効果を得られる。また、昇圧電位Ｖppが電源電位Ｖcc
よりも低くなるのを防止することができる。 ［実施例５］図９はこの発明の第５実施例によるＤＲＡ
Ｍのクランプ回路を含む回路の構成を示す回路図であ
る。
の効果を得られる。また、昇圧電位Ｖppが電源電位Ｖcc
よりも低くなるのを防止することができる。 ［実施例５］図９はこの発明の第５実施例によるＤＲＡ
Ｍのクランプ回路を含む回路の構成を示す回路図であ
る。
【００５４】図９を参照して、この回路が図８で示した
回路と異なる点は、カレントミラー回路１２のＮチャネ
ルＭＯＳトランジスタ６のドレインがＰチャネルＭＯＳ
トランジスタ４のドレインに接続されている点である。
回路と異なる点は、カレントミラー回路１２のＮチャネ
ルＭＯＳトランジスタ６のドレインがＰチャネルＭＯＳ
トランジスタ４のドレインに接続されている点である。
【００５５】この実施例においては、図８の回路に比
べ、昇圧電位Ｖppの変動がＮチャネルＭＯＳトランジス
タ６のゲート−ドレイン間容量を介してＮチャネルＭＯ
Ｓトランジスタ５，６のゲートに伝わり、ＮチャネルＭ
ＯＳトランジスタ５，６のゲート電位が不安定になるの
を緩和することができる。 ［実施例６］図１０はこの発明の第６実施例によるＤＲ
ＡＭのクランプ回路を含む回路の構成を示す回路図であ
る。
べ、昇圧電位Ｖppの変動がＮチャネルＭＯＳトランジス
タ６のゲート−ドレイン間容量を介してＮチャネルＭＯ
Ｓトランジスタ５，６のゲートに伝わり、ＮチャネルＭ
ＯＳトランジスタ５，６のゲート電位が不安定になるの
を緩和することができる。 ［実施例６］図１０はこの発明の第６実施例によるＤＲ
ＡＭのクランプ回路を含む回路の構成を示す回路図であ
る。
【００５６】図１０を参照して、この回路が図８で示し
た回路と異なる点は、昇圧電位ライン５２とＮチャネル
ＭＯＳトランジスタ６のドレインの間にＰチャネルＭＯ
Ｓトランジスタ８が接続され、ＰチャネルＭＯＳトラン
ジスタ８のゲートが電源電位ライン５１に接続されてい
る点である。
た回路と異なる点は、昇圧電位ライン５２とＮチャネル
ＭＯＳトランジスタ６のドレインの間にＰチャネルＭＯ
Ｓトランジスタ８が接続され、ＰチャネルＭＯＳトラン
ジスタ８のゲートが電源電位ライン５１に接続されてい
る点である。
【００５７】この実施例においても図９の回路と同様の
効果が得られる。
効果が得られる。
【００５８】
【発明の効果】以上のように、この発明の半導体装置に
あっては、昇圧電位のラインと基準電位のラインの間に
クランプ回路と第１のトランジスタが直列に接続され、
第１のトランジスタの入力電極に電源電位を降圧した一
定の参照電位が与えられる。したがって、たとえ電源電
位が変動しても、昇圧電位は一定の参照電位と第１のト
ランジスタのしきい値電圧とクランプ回路が保持する電
圧との合計の電位に保たれる。よって、電源電位の変動
に対する耐性の向上を図ることができる。
あっては、昇圧電位のラインと基準電位のラインの間に
クランプ回路と第１のトランジスタが直列に接続され、
第１のトランジスタの入力電極に電源電位を降圧した一
定の参照電位が与えられる。したがって、たとえ電源電
位が変動しても、昇圧電位は一定の参照電位と第１のト
ランジスタのしきい値電圧とクランプ回路が保持する電
圧との合計の電位に保たれる。よって、電源電位の変動
に対する耐性の向上を図ることができる。
【００５９】また、昇圧電位のラインと基準電位のライ
ンの間にクランプ回路を直接接続する場合に比べ、クラ
ンプ回路を保持すべき電圧を小さくすることができる。
したがって、クランプ回路が保持する電圧がばらつく場
合でも、昇圧電位のばらつきを小さく抑えることができ
る。また、クランプ回路をダイオード接続されたトラン
ジスタで構成する場合でも、トランジスタの数が少なく
て済む。したがって、クランプ回路の抵抗を小さくして
クランプ回路に大きな電流を流すことができ、昇圧電位
の上昇に対する応答性の向上を図ることができる。
ンの間にクランプ回路を直接接続する場合に比べ、クラ
ンプ回路を保持すべき電圧を小さくすることができる。
したがって、クランプ回路が保持する電圧がばらつく場
合でも、昇圧電位のばらつきを小さく抑えることができ
る。また、クランプ回路をダイオード接続されたトラン
ジスタで構成する場合でも、トランジスタの数が少なく
て済む。したがって、クランプ回路の抵抗を小さくして
クランプ回路に大きな電流を流すことができ、昇圧電位
の上昇に対する応答性の向上を図ることができる。
【００６０】また、クランプ回路をそれぞれがダイオー
ド接続された所定の数のトランジスタで構成すれば、ク
ランプ回路を容易に形成できる。
ド接続された所定の数のトランジスタで構成すれば、ク
ランプ回路を容易に形成できる。
【００６１】また、昇圧電位が、参照電位と第１のトラ
ンジスタのしきい値電圧とクランプ回路の各トランジス
タのしきい値電圧との合計の電位を越えたときに第１の
トランジスタが導通することとすれば、昇圧電位をその
合計の電位に一定に保つことができる。
ンジスタのしきい値電圧とクランプ回路の各トランジス
タのしきい値電圧との合計の電位を越えたときに第１の
トランジスタが導通することとすれば、昇圧電位をその
合計の電位に一定に保つことができる。
【００６２】また、昇圧電位のラインとクランプ回路の
一端の間に接続され、その入力電極に電源電位が与えら
れる第２のトランジスタを設ければ、昇圧電位が電源電
位よりも低くなるのを防止することができる。
一端の間に接続され、その入力電極に電源電位が与えら
れる第２のトランジスタを設ければ、昇圧電位が電源電
位よりも低くなるのを防止することができる。
【００６３】また、第１のトランジスタの第２の電極と
基準電位のラインの間に接続される第３のトランジスタ
と、昇圧電位のラインと基準電位のラインの間に接続さ
れる第４のトランジスタとを含むカレントミラー回路を
設ければ、昇圧電位が上昇して第３のトランジスタに電
流が流れたとき同時に第４のトランジスタにも電流を流
すことができるので、昇圧電位の上昇に対する応答性の
向上を図ることができる。
基準電位のラインの間に接続される第３のトランジスタ
と、昇圧電位のラインと基準電位のラインの間に接続さ
れる第４のトランジスタとを含むカレントミラー回路を
設ければ、昇圧電位が上昇して第３のトランジスタに電
流が流れたとき同時に第４のトランジスタにも電流を流
すことができるので、昇圧電位の上昇に対する応答性の
向上を図ることができる。
【００６４】また、昇圧電位のラインと第４のトランジ
スタの第１の電極の間に接続され、その入力電極に電源
電位を与えられる第５のトランジスタを設ければ、昇圧
電位の変動が第４のトランジスタの電極間容量を介して
第３および第４のトランジスタの入力電極に伝わり、そ
の入力電極の電位が不安定になるのを防止することがで
きる。
スタの第１の電極の間に接続され、その入力電極に電源
電位を与えられる第５のトランジスタを設ければ、昇圧
電位の変動が第４のトランジスタの電極間容量を介して
第３および第４のトランジスタの入力電極に伝わり、そ
の入力電極の電位が不安定になるのを防止することがで
きる。
【００６５】また、第１のトランジスタの第２の電極と
基準電位のラインの間に接続される第６のトランジスタ
と、第２のトランジスタの第２の電極と基準電位のライ
ンの間に接続される第７のトランジスタとを含むカレン
トミラー回路を設ければ、昇圧電位が上昇して第６のト
ランジスタに電流が流れたとき同時に第７のトランジス
タにも電流を流すことができるので、昇圧電位の上昇に
対する応答性の向上を図ることができる。しかも、第７
のトランジスタの第１の電極を昇圧電位のラインに接続
せず第２のトランジスタの第２の電極に接続したので、
昇圧電位の変動が第７のトランジスタの電極間容量を介
して第６および第７のトランジスタの入力電極に伝わ
り、入力電極の電位が不安定になるのを防止することが
できる。
基準電位のラインの間に接続される第６のトランジスタ
と、第２のトランジスタの第２の電極と基準電位のライ
ンの間に接続される第７のトランジスタとを含むカレン
トミラー回路を設ければ、昇圧電位が上昇して第６のト
ランジスタに電流が流れたとき同時に第７のトランジス
タにも電流を流すことができるので、昇圧電位の上昇に
対する応答性の向上を図ることができる。しかも、第７
のトランジスタの第１の電極を昇圧電位のラインに接続
せず第２のトランジスタの第２の電極に接続したので、
昇圧電位の変動が第７のトランジスタの電極間容量を介
して第６および第７のトランジスタの入力電極に伝わ
り、入力電極の電位が不安定になるのを防止することが
できる。
【図１】 この発明の第１実施例によるＤＲＡＭのクラ
ンプ回路を含む回路の構成を示す回路図である。
ンプ回路を含む回路の構成を示す回路図である。
【図２】 図１で示した回路の電源電位Ｖccと昇圧電位
Ｖppの関係を表わす特性図である。
Ｖppの関係を表わす特性図である。
【図３】 図１で示した回路の参照電位Ｖo を生成する
ための参照電位発生回路の構成を示す回路図である。
ための参照電位発生回路の構成を示す回路図である。
【図４】 図３で示した参照電位発生回路のツェナーダ
イオード２２の特性を表わす特性図である。
イオード２２の特性を表わす特性図である。
【図５】 この発明の第２実施例によるＤＲＡＭのクラ
ンプ回路を含む回路の構成を示す回路図である。
ンプ回路を含む回路の構成を示す回路図である。
【図６】 図５で示した回路の電源電位Ｖccと昇圧電位
Ｖppの関係を表わす特性図である。
Ｖppの関係を表わす特性図である。
【図７】 この発明の第３実施例によるＤＲＡＭのクラ
ンプ回路を含む回路の構成を示す回路図である。
ンプ回路を含む回路の構成を示す回路図である。
【図８】 この発明の第４実施例によるＤＲＡＭのクラ
ンプ回路を含む回路の構成を示す回路図である。
ンプ回路を含む回路の構成を示す回路図である。
【図９】 この発明の第５実施例によるＤＲＡＭのクラ
ンプ回路を含む回路の構成を示す回路図である。
ンプ回路を含む回路の構成を示す回路図である。
【図１０】 この発明の第６実施例によるＤＲＡＭのク
ランプ回路を含む回路の構成を示す回路図である。
ランプ回路を含む回路の構成を示す回路図である。
【図１１】 従来のＤＲＡＭのチャージポンプ回路３０
の構成を示す回路図である。
の構成を示す回路図である。
【図１２】 従来のＤＲＡＭのクランプ回路３４の構成
を示す回路図である。
を示す回路図である。
【図１３】 図１２で示したクランプ回路３４の電源電
位Ｖccと昇圧電位Ｖ ppの関係を表わす特性図である。
位Ｖccと昇圧電位Ｖ ppの関係を表わす特性図である。
【図１４】 従来のＤＲＡＭの他のクランプ回路３６の
構成を示す回路図である。
構成を示す回路図である。
【図１５】 図１４で示したクランプ回路３６の電源電
位Ｖccと昇圧電位Ｖ ppの関係を表わす特性図である。
位Ｖccと昇圧電位Ｖ ppの関係を表わす特性図である。
１，２，５，６，７ ＮチャネルＭＯＳトランジスタ、
３，４，８ ＰチャネルＭＯＳトランジスタ、１１，１
３ クランプ回路、１２ カレントミラー回路、２０
参照電位発生回路、２３ 参照電位ライン、５０ 接地
電位ライン、５１ 電源電位ライン、５２ 昇圧電位ラ
イン。
３，４，８ ＰチャネルＭＯＳトランジスタ、１１，１
３ クランプ回路、１２ カレントミラー回路、２０
参照電位発生回路、２３ 参照電位ライン、５０ 接地
電位ライン、５１ 電源電位ライン、５２ 昇圧電位ラ
イン。
Claims (7)
- 【請求項１】 電源電位から昇圧された昇圧電位を基準
電位に対して一定に保持するためのクランプ回路を備え
た半導体装置であって、 その第１の電極が前記クランプ回路を介して前記昇圧電
位のラインに接続され、その第２の電極が前記基準電位
のラインに接続され、その入力電極に前記電源電位を降
圧した一定の参照電位が与えられ、前記昇圧電位が予め
定められた電位を越えたときに導通する第１のトランジ
スタを備えたことを特徴とする、半導体装置。 - 【請求項２】 前記クランプ回路は、直列接続された所
定の数のトランジスタを含み、それぞれのトランジスタ
の第１の電極と入力電極が接続され、その第２の電極が
後段のトランジスタの第１の電極と入力電極に接続され
ていることを特徴とする、請求項１に記載の半導体装
置。 - 【請求項３】 前記第１のトランジスタは、前記昇圧電
位が前記参照電位と前記第１のトランジスタのしきい値
電圧と前記クランプ回路の各トランジスタのしきい値電
圧との合計の電位を越えたときに導通することを特徴と
する、請求項２に記載の半導体装置。 - 【請求項４】 さらに、その第１の電極が前記昇圧電位
のラインに接続され、その第２の電極が前記クランプ回
路を介して前記第１のトランジスタの第１の電極に接続
され、その入力電極に前記電源電位が与えられ、前記昇
圧電位が前記電源電位とそのしきい値電圧の合計の電位
を越えたときに導通する第２のトランジスタを備えたこ
とを特徴とする、請求項１ないし３のいずれかに記載の
半導体装置。 - 【請求項５】 さらに、その第１の電極と入力電極がと
もに前記第１のトランジスタの第２の電極に接続され、
その第２の電極が前記基準電位のラインに接続される第
３のトランジスタと、 その第１の電極が前記昇圧電位のラインに接続され、そ
の第２の電極が前記基準電位のラインに接続され、その
入力電極が前記第３のトランジスタの入力電極に接続さ
れる第４のトランジスタとを含むカレントミラー回路を
備えたことを特徴とする、請求項１ないし４のいずれか
に記載の半導体装置。 - 【請求項６】 さらに、その第１の電極が前記昇圧電位
のラインに接続され、その第２の電極が前記第４のトラ
ンジスタの第１の電極に接続され、その入力電極に前記
電源電位が与えられる第５のトランジスタを備えたこと
を特徴とする、請求項５に記載の半導体装置。 - 【請求項７】 さらに、その第１の電極と入力電極がと
もに前記第１のトランジスタの第２の電極に接続され、
その第２の電極が前記基準電位のラインに接続される第
６のトランジスタと、 その第１の電極が前記第２のトランジスタの第２の電極
に接続され、その第２の電極が前記基準電位のラインに
接続され、その入力電極が前記第６のトランジスタの入
力電極に接続される第７のトランジスタとを含むカレン
トミラー回路を備えたことを特徴とする、請求項４に記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198251A JPH0863963A (ja) | 1994-08-23 | 1994-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198251A JPH0863963A (ja) | 1994-08-23 | 1994-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863963A true JPH0863963A (ja) | 1996-03-08 |
Family
ID=16388023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198251A Pending JPH0863963A (ja) | 1994-08-23 | 1994-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863963A (ja) |
-
1994
- 1994-08-23 JP JP6198251A patent/JPH0863963A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040928 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050208 |