【発明の詳細な説明】
シュミット・トリガー
技術分野
本発明は、スレショルドに相応して、低いまたは高い出力信号値を、信号入力
を介して送られてきた入力信号と関連付けられるコンパレータ回路を具備したシ
ュミット・トリガーに関する。
背景技術
シュミット・トリガーは、信号が指定のスレショルド値より低いか高いかにつ
いて決定するために用いられる。例えば、信号処理または信号転送中の損傷に起
因すると考えられる論理値に対応する電圧値の変位を示す時でも、正しい論理値
と論理信号を関連付けることは、普通はこの方法では確実に可能である。
電流消費量が非常に重大な要因になる応用例がある。このような場合、シュミ
ット・トリガーはできるだけ僅かの電流を消費するようにしなければならない。
一例として、長時間にわたって作動するバッテリー駆動の装置が考えられる。し
かし、そのシュミット・トリガーは、入力信号値の変動は長い時間間隔でだけ発
生する可能性があるが、入力信号値の変動の決定を常に可能にするために恒久的
に作動しなければならない。
通常のシュミット・トリガーは、前述の応用例にとって高すぎるバイアス電流
を常に必要としている。これらのバイアス電流は高抵抗の抵抗体を用いると減少
すると思われる。しかし、モノリシック集積回路のシュミット・トリガーの場合
は問題を招く。大きな抵抗体は広いチップ面積を必要とするので、高価になるか
らである。
いま周知の高精度のシュミット・トリガーは、特殊なバイアス電流を要求する
差動増幅器を具備している。
電流消費量の減少は、バンドギャップ(ｂａｎｄｇａｐ)・シユミツト・トリガ
ーとMOS シュミット・トリガーを用いて達成される。このようなシュミット・ト
リガーの例が図１と図２に示されている。MOS シュミット・トリガーはNatio
nal Semiconductor ( MOS データブック、1977年版、5-30頁) から周知のことで
ある。これらの回路は専門家にとって周知のことなので、それらを詳細にここで
説明する必要はないと思われる。
バンドギャップ・シュミット・トリガーは温度に僅かだけ依存する約 1.2 Vの
切替スレショルドを有している。しかし、それらは、この切替スレショルドより
はるかに低い入力信号で既に電流を消費することを始めており、切替スレショル
ドより高い場合でも同様である。これは、それらがその主要な動作範囲で電流を
消費することを意味している。
図２に示されているタイプのMOS シュミット・トリガーは、それらの切替状態
の切替中にだけ電流を実際に消費する。しかし、それらは、そこに用いられるｐ
チャネルMOS とｎチャネルMOS の好ましいマッチングに非常に左右される。
ｐチャネルとｎチャネルMOS の導通メカニズムは、異なる電荷搬送可動性をも
つ異なる電荷搬送タイプに左右されるので、このようなMOS シュミット・トリガ
ーの精度は低い。更に、それらは温度に比較的大ざっぱな応答をする。
発明の開示
本発明は、一方で高精度で作動し且つ他方で極く僅かだけしか電流を消費しな
いシュミット・トリガーの使用を可能にする。何故ならば、それはその切替状態
の切替中にだけ電流を必要とするからである。それは、全ての他の状態において
電流非導通状態または待機状態になる。
これは、最初に指摘されたタイプのシュミット・トリガーを用いて達成される
。すなわち、
- 入力信号に関して並列に接続されていて、且つその各入力信号スレショルド
に関して逆の状態で作動する２つのコンパレータを用いると、２つのコンパレー
タの第１コンパレータは関連付けられた第１スレショルド値より低い場合に電流
非導通切替状態になり、且つ前記第１スレショルド値より高い場合に導通切替状
態になり、なおかつ、第２コンパレータは前記第１スレショルド値より低く関連
付けられた第２スレショルド値より低い場合に電流非導通状態になる。
- 導通切替状態に最も新たに達していた特定のコンパレータの切替状態を保
持する切替状態記憶回路を用いる。
- コンパレータの切替状態をその導通状態に変更する場合に、導通切替状態に
達した直後に各コンパレータを電流非導通状態に切り替え、なおかつ、他のコン
パレータを導通状態に相応する状態に変更できる作動解除手段を使用する。
本発明によるシュミット・トリガーを用いると、その導通状態に切り替えられ
たばかりのコンパレータは、この切替状態に達した直後にオフに切り替えられる
が、この切替状態の到達は、オフに切り替わる前に、切替状態記憶回路を用いて
登録されて記憶して保持される事実から、切替状態の短い変更中を除いて流れる
電流は存在しない。更にコンパレータは差動増幅器で構成されているので、通常
の精度のシュミット・トリガーの精度は維持できる。
切替状態記憶回路は、第１コンパレータが導通切替状態に達する第１状態に切
り替えられ、望ましくは第２コンパレータが導通切替状態に達する第２状態に切
り替えられる双安定マルチバイブレータに依って形成できる。本発明の好ましい
実施例において、双安定マルチバイブレータ回路はRSフリップフロップであり、
そのセット入力は第１コンパレータの出力に接続されていて、そのリセット入力
は第２コンパレータの出力に接続されている。
特に好まれる形態では、マルチバイブレータ回路またはフリップフロップの出
力信号は、シュミット・トリガーの切替状態の変更後に、導通状態た達したコン
パレータを電流非導通状態に切り替えるように制御する。従って、マルチバイブ
レータ回路またはフリップフロップは２つの機能を実行する。一方で、それは切
替状態の各変更を保持し、他方で、切替状態の各変更後に導通状態のコンパレー
タを電流非導通状態に直ちに切り替えて戻すように制御する。
そのために、作動解除手段は、第１コンパレータを電流非導通状態に切り替え
るために第１コンパレータに関連した第１制御可能切替手段と、第２コンパレー
タを電流非導通状態に切り替えるために第２コンパレータに関連した第２制御可
能切替手段とを具備していて、両方の切替手段は、第１状態において、第１切替
手段が遮断状態に切り替えられ且つ第２切替手段は導通状態に切り替えられ、な
おかつ、第２状態において、第２切替手段は遮断状態に切り替えられ且つ第１切
替手段は導通状態に切り替えられるように、双安定マルチバイブレータ回路の状
態に依って制御される。
本発明の好まれる実施例において、２つのコンパレータの各々が、２つの差動
入力、２つの差動出力、電流入力を有する差動増幅器を具備しており、トランジ
スタ・ブランチ及びダイオード・ブランチを有する電流ミラー(ｍｉｒｒｏｒ)回
路だけでなく、電流源をも具備していて、前記２つの差動入力の第１入力は信号
入力に接続され且つ第２入力は基準電圧源に接続されていて、前記２つの差動出
力の１つの出力はダイオード・ブランチに接続され、且つ他の出力は共にトラン
ジスタ・ブランチに且つ切替状態記憶回路の第１及び第２の入力にそれぞれ接続
されていて、電流源は電流入力と電圧供給源の１極との間に接続されていて、ト
ランジスタ・ブランチ及びダイオード・ブランチは差動増幅器に接続されていな
い側で電圧供給源の他の極に接続されている。
各コンパレータにおいて、差動増幅器は第１導通タイプのトランジスタで構成
され、且つ電流ミラーは逆の導通タイプのトランジスタで構成することができる
。各コンパレータの電流源は、差動増幅器のトランジスタと同じ導通タイプの電
流源トランジスタを備えることができる。
各コンパレータの電流源トランジスタは同時に制御可能切替手段を構成してお
り、なおかつ、その制御ターミナルはこの目的のために切替状態記憶回路の制御
出力に接続することができる。しかし、制御可能切替手段は電流源トランジスタ
と直列に接続されることもできる。代替として、それは電流ミラー回路のダイオ
ード・トランジスタと直列に接続することもできる。制御可能切替手段は好都合
に切替トランジスタに依って構成されている。
本発明によるシュミット・トリガーは望ましくはモノリシックに集積して構成
され、全てのトランジスタがMOS トランジスタに依って構成されている。好まし
い実施例において、制御可能切替手段を構成する第１コンパレータの差動増幅器
のトランジスタと、そのトランジスタだけでなく第２コンパレータの電流ミラー
回路のトランジスタはｎチャネルMOS トランジスタで構成され、且つ制御可能切
替手段を構成する第２コンパレータの差動増幅器のトランジスタと、そのトラン
ジスタだけでなく第１コンパレータの電流ミラー回路のトランジスタはｐチャネ
ルMOS トランジスタで構成されていて、第１コンパレータの電流ミラー回路と第
２コンパレータの電流源トランジスタは電源のプラス側に接続され、且つ第２コ
ンパレータの電流ミラー回路と第１コンパレータの電流源トランジスタが電源の
マイナス側に接続されている。また、RSフリップフロップは周知の方式でＱター
タの制御ターミナルは、共通にRSフリップフロップのＱ出力ターミナルに接続さ
れていて、インバータが第２コンパレータの出力とRSフリップフロップのリセッ
ト入力との間に接続されている。
シュミット・トリガーの切替ヒステリシスを生成するための両コンパレータの
異なる切替スレショルド値を作用させるために、２つのコンパレータの差動増幅
器の第２差動入力を、異なる基準電圧値を有する基準電圧源に接続することがで
きる。しかし、第２差動入力は同じ基準電圧源に接続することもできる。後者の
場合、２つのコンパレータの異なる切替スレショルドは、コンパレータ内部のオ
フセット電圧に依って定められる。これらは、そのチャネル幅に関して特にMOS
トランジスタの場合に、差動増幅器トランジスタの異なった設計から得ることが
できる。
図面の簡単な説明
本発明を、好ましい実施例を用いて更に詳細にここで説明する。添付の図面に
おいて、
図１は本発明によるシュミット・トリガーの第１実施例のブロック図を示し、
図２は本発明によるシュミット・トリガーの第２実施例のブロック図を示し、
図３は図２に示されている実施例の詳細な回路図を示し、
図４は通常タイプのバンドギャップ・シュミット・トリガーを示し、
図５は通常タイプのMOS シュミット・トリガーを示している。
発明を実施するための最良の形態
図４に示されているバンドギャップ・シュミット・トリガーは一般的な構成で
あり、前述の説明に更なる説明を加えることはしない。図５に示されている周知
のMOS シュミット・トリガーも同様である。両方のシュミット・トリガーにはヒ
ステリシスが存在する。バンドギャップ・シュミット・トリガーの場合、ヒステ
リシスは演算増幅器の出力から電流ミラーに向かうフィードバックに依って生じ
る。MOS シュミット・トリガーの場合、ヒステリシスは、出力からｐチャネルMO
S を経由して接続ノードに２つの上部ｐチャネルMOS の間で、且つｎチャネルMO
S を経由して接続ノードにインバータ段階の２つの下部ｎチャネルMOS の間に現
れるフィードバックに依って生じる。
本発明によるシュミット・トリガーの第１実施例が、図１にブロック図で示さ
れている。
それは、以下に“上部コンパレータ11”と“下部コンパレータ13”と各々呼ば
れる第１及び第２コンパレータとRSフリップフロップ15とを具備している。上部
コンパレータ11の非反転入力“+ ”と下部コンパレータ13の反転入力“- ”は共
に信号入力“IN”に接続されている。上部コンパレータ11の反転入力“- ”は第
１基準電圧源Vref1 に接続され、下部コンパレータ13の非反転入力“+ ”は第２
基準電圧源Vref2 に接続されている。２つのコンパレータ11及び13の各出力21及
び23は、それぞれRSフリップフロップ15のセット入力Ｓ及びリセット入力Ｒに接
制御入力17に接続されている。RSフリップフロップ15のＱ出力は下部コンパレー
タ13のブロック制御入力19に接続されている。基準電圧Vref2 は基準電圧Vref1
より低い。
上部コンパレータ11は、基準電圧Vref1 に依って決定されるスレショルド値よ
り低い時に電流非導通状態になる。それは、そのスレショルド値が越えられる時
だけ導通し、電流消費状態に達する。逆に、下部コンパレータ13は、基準電圧Vr
ef2 に依って決定されるスレショルド値を越えると電流非導通状態になるので、
そのスレショルド値より低くなる時に導通し電流消費状態になる。導通コンパレ
ータ11または13は、各々遮断制御入力17及び19を介して電流非導通状態に切り替
えられることができる。
図１に示されているシュミット・トリガーの動作モードについて説明する。
最初に、入力INの入力信号がVref2 より低いとする。このような入力電圧値の
場合、上部コンパレータ11は何れにしても電流非導通状態になり、下部コンパレ
ータ13は電流非導通状態に切り替えられる。入力信号がVref1 の電圧値にまで上
昇すると、上部コンパレータ11は電流導通状態に切り替わり、その出力は高い信
号値を得る。それに伴ってRSフリップフロップ15も切り替えられるので、それは
フリップフロップ15がその他の状態にリセット入力Ｒを介して戻されるまで保持
される。この信号が出力Ｑに発生すると、更に遮断制御入力17を経由して上部コ
ンパレータ11は電流非導通状態に切り替えられる。その後、コンパレータ11及び
13は共に再び電流非導通状態になるので電流を消費しない。RSフリップフロップ
15は周知の方式のCMOS技術で製造できると考えられるので、RSフリップフロップ
15は切替動作中を除いて電流を消費しない。
入力信号が任意の時にVref2 の電圧値より低くなると、その前まで電流非導通
状態だった下部コンパレータ13は電流導通状態に切り替わり、その出力は同時に
高い信号値を得る。それに伴ってRSフリップフロップ15はその他の切替状態に導
かれる。出力Ｑに現れる対応信号値は、下部コンパレータ13を電流非導通状態に
遮断制御入力19を介して切り替える。下部コンパレータ13を電流導通状態に切り
替えていた前の動作は、RSフリップフロップ15に保持される。
図２は、図１の第１実施例と非常に似ている本発明によるシュミット・トリガ
ーの第２実施例のブロック図である。従って、同じ参照数字が類似の構成部品に
用いられている。第１実施例との違いは、唯一の信号基準電圧源Vrefが両方のコ
ンパレータ11及び13に与えられていることだけである。２つのコンパレータ11及
び13に対して異なる切替スレショルド値は、各々コンパレータ11及び13の異なる
内部オフセット電圧Voffsetl及びVoffset2に依って生成される。第２実施例の動
作モードは、他の点では第１実施例と同一である。
第２実施例の詳細な回路図が図３に示されている。コンパレータ11及び13は、
それぞれ差動増幅器と、電流ミラーと、製造可能な電流源トランジスタとを具備
している。上部コンパレータ11の差動増幅器はＮチャネルMOS M1 及び M2 を具
備していて、それらのゲート・ターミナルは各々信号入力IN及び共通基準電圧源
Vrefに接続されている。上部コンパレータ11の電流ミラーはダイオードとして切
り替えられ、且つダイオード・ブランチに位置するＰチャネル MOS M3 と、トラ
ンジスタ・ブランチに位置するＰチャネル MOS M4 とを具備している。差動増幅
器の２つの MOS M1 と M2 は、各々電流ミラーのダイオード・ブランチとトラン
ジスタ・ブランチを経由して電源のプラス極VDD に接続されている。MOS M1とM2
は共に電源のマイナス極GND に電源トランジスタM5を経由してＮチャネルMOS の
形態で接続されている。上部コンパレータ11のスレショルド値を決定する内部オ
フセット電圧は、差動増幅器の２つのトランジスタM1及びM2のチャネル幅を異な
る状態で定めて決定される。例えばトランジスタM2のチャネル幅は、トランジス
タM2の２倍になる。
下部コンパレータ13は上部コンパレータ11と同一の回路構造を備えている。そ
れは、次に示す点だけ上部コンパレータ11と異なっている。すなわち、差動増幅
器のトランジスタM7及びM8、電流ミラーのダイオードとトランジスタ・ブランチ
のトランジスタM9及びM10 であり、電流源トランジスタM11 は上部コンパレータ
11の対応するトランジスタと逆になるチャネル・タイプであり、なおかつ、電流
源トランジスタM11 はプラス極VDD に接続されていて、且つ電流ミラ−M9及びM1
0 はマイナス極GND に接続されているところが異なる。
上部コンパレータ11の出力21はＳ入力に接続されていて、下部コンパレータ13
の出力23はRSフリップフロップ15のＲ入力に接続されている。図示されている実
施例において、RSフリップフロップ15は、公知の状態で、CMOS技術で設計された
２つのNOR 回路25及び27と、Ｓ入力及びＲ入力から成る第１入力とを具備してい
バックされ、インバータ29が出力23及びＲ入力の間に接続されている
上部コンパレータ11の出力21とマイナス極GND との間にＮチャネル MOS M6 が
接続されていて、そのゲート・ターミナルはNOR 回路25の第２入力に接続されて
いる。下部コンパレータ13の出力23とマイナス極VDD との間にＰチャネル MOS M
12が接続されていて、そのゲート・ターミナルはNOR 回路27の出力に接続されて
いる。
図３に示されているシュミット・トリガーの動作モードについての以下の説明
では、上部コンパレータ11を最初に説明する。
入力INを経由して印加された入力信号がVrefとVoffset1に依って決定された値
より高い時に、トランジスタM1, M3, M4 は導通状態になり、ランジスタM2は遮
断となる。トランジスタM5が導通状態にゲート・ターミナルを介して切り替えら
れると、電流はVDD とGND との間をトランジスタM3, M1, M5 を経由して流れる
。
入力信号が上部コンパレータ11のスレショルド値より低くなると、上部コンパ
レータ11の出力21に接続されている回路構成の入力静電容量が放電されるまで、
トランジスタM1, M3, M4 は遮断され、トランジスタM2は導通状態になる。関連
する静電容量が小さいために、電流はトランジスタM2を流れて瞬時に終了する。
上部コンパレータ11は、その後、再び電流非導通状態になる。
下部コンパレータ13は、上部コンパレータ11と逆に作動する。入力信号がVref
とVoffset2に依って決定される下部コンパレータ13のスレショルド値より低い電
圧値の時に、トランジスタM7, M9, M10 は導通状態になり、トランジスタM8は遮
断となる。トランジスタM11 が導通状態に切り替えられると、電流はVDD とGND
との間をトランジスタ M7, M9, M11 を経由して流れることができる そこで入
力電圧が下部コンパレータ13のスレショルド値を越えると、下部コンパレータ13
の出力23に接続されている回路構成の静電容量が放電されるまで、トランジスタ
M7, M9, M11 は電流を遮断し、トランジスタM8が導通する。これは短時間だけ行
われ、下部コンパレータ13はその後電流非導通状態になる。
図３に示されている全体的な回路構成の動作モードの以下の考察において、入
力信号は下部コンパレータ13のスレショルド値より極く僅かだけ低いと想定され
ている。この入力信号値の場合、上部コンパレータ11は電流非導通状態になり、
下部コンパレータ13も電流非導通状態になる。何故ならば、入力信号が下部コン
パレータ13のスレショルド値に依って定められるシュミット・トリガーの低いス
レショルド値を既に下回っていた時に、RSフリップフロップ15は、その時からそ
こに保持されているので、RSフリップフロップ15が依然として有しているそのリ
力に現れる論理電圧値は、下部コンパレータ13の電流源トランジスタM11 が遮断
された状態を保つ。
り替えられた状態に保つ。入力信号の電圧値がシュミット・トリガーの低いスレ
ショルド値の下側から上部コンパレータ11のスレショルド値に依って定められる
高いスレショルド値の上側に上昇すると、上部コンパレータ11は電流非導通状態
から電流導通状態に変わる。この切替動作のために、上部コンパレータ11は、そ
の出力21でRSフリップフロップ15がセット状態に切り替わる高い電圧値を与える
。RSフリップフロップ15のＱ出力は、そこで逆の論理電圧値を得る。この電圧値
は、下部コンパレータ13の電流源トランジスタM11 が導通状態に導かれている間
、上部コンパレータ11の電流源トランジスタM5が遮断される作用を示す。従って
、上部コンパレータ11は、下部コンパレータ13が切替状態を変えるように作用さ
れている間、入力信号がその後でシュミット・トリガーの低いスレショルド値よ
り低くなる時に、電流非導通状態に保たれる。
前述の動作モードのために、本発明によるシュミット・トリガーは、入力信号
が高いスレショルド値を越えて低いスレショルド値に降下する間の短時間だけ導
通、すなわち電流消費状態に導かれる。これらの切替期間外では非電流消費状態
になる。何故ならば、２つのコンパレータの１つが何れにせよ電流非導通状態に
なり、且つ他のコンパレータは電流源トランジスタのブロックに依って電流非導
通状態に保持されるからである。
RSフリップフロップ15は２重の機能を備えている。一方では導通状態に到達し
ていたコンパレータの切替状態を保持し、他方では導通状態のコンパレータが直
ちに電流非導通状態に戻されるようにする。
トランジスタM6及びM12 は、安全のために、漏洩電流効果を防止するために具
備されている。これらのトランジスタは、漏洩電流が発生する場合でもRSフリッ
プフロップ15の出力に論理電位を保つ。
図３に示されている実施例において、上部コンパレータ11の出力21は、入力信
号がシュミット・トリガーの高いスレショルド値を越えた時に、高論理電圧値Ｈ
になる。出力21が低論理電圧値Ｌから高論理電圧値Ｈに変わると、RSフリップフ
ンジスタM5はオフに切り替えられ、トランジスタM11 はオンに切り替えられる。
産業上の利用可能性
同時に、RSフリップフロップ15の出力Ｑは値Ｈを得る。これは、ＮチャネルMO
S として設計されたトランジスタM6をオンにする。そこで、RSフリップフロップ
15は静電荷で切り替えられて復帰されることがないことが保証される。出力21が
高いインピーダンスに達していたことに注目すべきである。
入力信号は減少するが、下部コンパレータ13のスレショルド値より依然として
高い時に、トランジスタM7, M9, N10 はオフに切り替えられるが、トランジスタ
M8及びM11 はオンに切り替えられる。そこで下部コンパレータ13の出力23はＨに
なるので、インバータ29の出力はＬになる。従って、RSフリップフロップ15はリ
セットの状態を保つ。この条件からの入力信号が下部コンパレータ13のスレショ
ルド値より低くなると、トランジスタM7, M9, N10 は導通状態になり、トランジ
スタM8は遮断となる。従って、出力23はＬに変わり、インバータ29の出力はＨに
えられるので、トランジスタM11 は遮断状態に切り替えられ、ランジスタM5は導
通状態に切り替えられる。同時に、出力ＱはＬに変わるので、トランジスタM12
はＰチャネルMOS の形態で導通状態に切り替えられる。従って、高いインピーダ
ンスを有している出力23は、静電荷に対して保護される。
【手続補正書】特許法第１８４条の８
【提出日】１９９４年４月２２日
【補正内容】
請求の範囲
1. スレショルドに相応して、低いまたは高い出力信号値を、信号入力(IN)を介
して送られてきた入力信号と関連付けられたコンパレータ回路を具備したシュミ
ット・トリガーにおいて、
(a) 信号入力(IN)に関して並列に接続されている２つのコンパレータ(11, 13)
であって、前記２つのコンパレータの第１コンパレータ(11)はそれに関連する上
限スレショルド値(Vref1) を備えていて、なおかつ、前記２つのコンパレーター
の第２コンパレータ(13)は、前記上限スレショルド値より小さい、それに関連す
る下限スレショルド値(Vref2) を備えている前記の２つのコンパレータ(11, 13)
と、
(b) ２つの電流源(M5, M11) であって、その第１電流源(M5)は電流を第１コン
パレーター(11)に送り且つその第２電流源(M11) は電流を第２コンパレータ(13)
に送る前記の２つの電流源(M5, M11) と、
(c) 記憶値が２つのスレショルド値(Vref1, Vref2)に関して入力信号の位置に
依存する記憶回路(15)と、
(d) 入力信号が第１スレショルド値(Vref1) を越えると第１コンパレータ(11)
を電流非導通状態に切り替え、且つ入力信号が第２スレショルド値(Vref2) より
低くなると第２コンパレータ(13)を電流非導通状態に切り替える作動解除手段と
を具備していて、
(e) 前記第１コンパレータ(11)として、入力信号が第１スレショルド値(Vref1
)を越えると電流導通状態に変わり、且つ入力信号が第１スレショルド値より低
くなると電流非導通状態に変わるコンパレータが与えられていて、
(f) 前記第２コンパレータ(13)として、入力信号が第２スレショルド値(Vref2
)より低くなると電流導通状態に変わり、且つ入力信号が第２スレショルド値(Vr
ef2) を越えると電流非導通状態に変わるコンパレータが与えられていて、
(g) 記憶回路(15)は第１コンパレータ(11)が電流導通状態に変わると第１記憶
状態に変わり、且つ第２コンパレータ(13)が電流導通状態に変わると第２記憶状
態に変わり、
(h) 作動解除手段は、記憶回路(15)が第１記憶状態に変わると第２電流源(M11
)をオンに切り替え且つ第１電流源(M15) をオフに切り替えるので、第１コンパ
レータ(11)は、電流導通状態に変わった直後に、第１電流源(M5) の作動解除に
依って再び電流非導通状態になり、
(i) 作動解除手段は、記憶回路(15)が第２記憶状態に変わると第１電流源(M5)
をオンに切り替え且つ第２電流源(M11) をオフに切り替えるので、第２コンパレ
ータ(13)は、電流導通状態に変わった直後に、第２電流源(M11) の作動解除に依
って再び電流非導通状態になることを特徴とするシュミット・トリガー。
2. 前記記憶回路は、第１コンパレータ(11)が電流導通状態に変わると第１状態
に切り替えられ、且つ第２コンパレータ(13)が電流導通状態に変わると第２状態
に切り替えられる双安定マルチバイブレータ回路(15)に依って構成されているこ
とを特徴とする請求項１に記載のシュミット・トリガー。
3. 前記双安定マルチバイブレータ回路は、セット入力(S) が第１コンパレータ
(11)の出力(21)に接続されていて、且つリセット入力(R) が第２コンパレータ(1
3)の出力(23)に接続されているRSフリップフロップ(15)を具備していることを特
徴とする請求項２に記載のシュミット・トリガー。
4. 前記作動解除手段が、第１電流源(M5) をオフに切り替えるために第１電流
源(M5) に関連する第１制御可能切替手段と、第２電流源(M11) をオフに切り替
えるために第２電流源(M11) に関連する第２制御可能切替手段を具備していて、
前記切替手段は、第１状態において、第１切替手段が第１電流源(M5)をオフに
切り替え且つ第２電流源(M11) をオンに切り替え、なおかつ、第２状態において
、第２切替手段は第２電流源(M11) をオフに切り替え且つ第１電流源(M5)をオン
に切り替えるように、双安定マルチバイブレータ回路(15)の状態に依って制御で
きることを特徴とする請求項１乃至３の何れかに記載のシュミット・トリガー。
5. 前記２つのコンパレータ(11, 13)の各々が、
- ２つの差動入力、２つの差動出力、電流入力を有する差動増幅器(M1, M2; M
7, M8)と、
- トランジスタ・ブランチ(M4; M10) 及びダイオード・ブランチ(M3; M9) を
有する電流ミラー回路(M3, M4; M9, M10) とを具備していて、
- 前記２つの差動入力の第１入力は信号入力(IN)に接続され且つ第２入力は基
準電圧源(Vref)に接続されていて、
- 前記２つの差動出力の１つはダイオード・ブランチ(M3; M9)に接続され、且
つ他の出力は共にトランジスタ・ブランチ(M4; M10) に且つ切替状態記憶回路(1
5)の各々、第１(S) 入力と第２(R) 入力に接続されていて、
- ２つの電流源(M5; M11) の各々１つは電流入力と電源の極(VDD, GND)との間
に接続されていて、
- トランジスタ・ブランチ(M4; M10) とダイオード・ブランチ(M3; M9)は、差
動増幅器に接続されていない側で、電源の他の極(GND, VDD)に接続されているこ
とを特徴とする請求項１乃至４の何れかに記載のシュミット・トリガー。
6. 各コンパレータ(11, 13)において差動増幅器は第１導通タイプのトランジス
タ(M1, M2; M7, M8)から構成されていて、且つ電流ミラーは逆の導通タイプのト
ランジスタ(M3, M4; M9, M10) から構成されていることを特徴とする請求項５に
記載のシュミット・トリガー。
7. 各コンパレータ(11,13)の電流源は差動増幅器のトランジスタ(M1, M2; M7,M
8)と同じ導通タイプの電流源トランジスタ(M5, M11) を備えていることを特徴と
する請求項６に記載のシュミット・トリガー。
8. 各コンパレータ(11,13)の電流源トランジスタ(M5; M11) は同時に制御可能
切替手段を構成していて、なおかつ、その制御ターミナルはこの目的のために記
シュミット・トリガー。
9. 前記制御可能切替手段は電流源トランジスタ(M5, M11) と直列に接続されて
いることを特徴とする請求項４と５、または請求項４および請求項６または７に
記載のシュミット・トリガー。
10. 前記制御可能切替手段は、電流ミラー回路のダイオード・トランジスタ(M3;
M9)と直列に接続されていることを特徴とする請求項４と５、および請求項６ま
たは７に記載のシュミット・トリガー。
11. 前記制御可能切替手段は切替トランジスタ(M5; M11) に依って構成されてい
ることを特徴とする請求項９または10に記載のシュミット・トリガー。
12. 前記RSリップフロップ(15)がクロスする状態で互いにフィードバックされる
２つのNOR 回路(25, 27)に依って構成されていることを特徴とする請求項３乃至
11の何れかに記載のシュミット・トリガー。
13. 全てのトランジスタがMOS トランジスタに依って構成されていることを特徴
とする請求項５乃至12の何れかに記載のシュミット・トリガー。
14. - 第１コンパレータ(11)の差動増幅器のトランジスタ(M1, M2)と第１電流
源を構成する電流源トランジスタ(M5)だけでなく、第２コンパレータ(13)の電流
ミラー回路のトランジスタ(M9, M10) がＮチャネルMOS トランジスタから構成さ
れていて、且つ第２コンパレータ(13)の差動増幅器のトランジスタ(M7, M8)と第
２電流源を構成する電流源トランジスタ(M11) だけでなく、第１コンパレータ(1
1)の電流ミラー回路のトランジスタ(M3; M4)がＰチャネルMOS トランジスタから
構成されていて、
- 第１コンパレータ(11)の電流ミラー回路(M3, M4)と第２電流源トランジスタ
(M11) が電源のプラス側(VDD) に接続され、且つ第２コンパレータ(13)の電流ミ
ラー回路(M9, M10) と第１電流源トランジスタ(M5)が電源のマイナス側(GND) に
接続されていて、
ルを具備していて、
- 制御可能切替手段を構成するトランジスタ(M5, M11) の制御ターミナルが共
通してRSフリップフロップ(15)のＱ出力ターミナルに接続されていて、
- インバータ(29)が第２コンパレータ(13)の出力(23)とRSフリップフロップ(1
5)のリセット入力(R) の間に接続されていることを特徴とする請求項８乃至12の
何れかに関連していて、請求項13に記載のシュミット・トリガー。
15. ２つのコンパレータ(11, 13)の差動増幅器の第２差動入力が異なる基準電圧
値を有する基準電圧源(Vref1, Vref2)に接続されていることを特徴とする請求項
５乃至14の何れかに記載のシュミット・トリガー。
16. ２つのコンパレータ(11, 13)の差動増幅器の第２差動入力が同じ基準電圧源
(Vref)に接続されていて、なおかつ、２つのコンパレータの異なる切替スレショ
ルドがコンパレータ内部のオフセット電圧に依って定められることを特徴とする
請求項５乃至14の何れかに記載のシュミット・トリガー。
17. コンパレータ内部のオフセット電圧が、そのチャネル幅に関して特にMOS ト
ランジスタの場合に、差動増幅器トランジスタ(M1, M2; M7, M8)の異なる設計に
依って得られることを特徴とする請求項16に記載のシュミット・トリガー。
明細書
シュミット・トリガー
技術分野
本発明は、スレショルドに相応して、低いまたは高い出力信号値を、信号入力
を介して送られてきた入力信号と関連付けるコンパレータ回路を具備したシュミ
ット・トリガーに関する。本発明のシュミット・トリガーは、スレショルドに相
応して、低いまたは高い出力信号値を、信号入力を介して送られてきた入力信号
と関連付けられたコンパレータ回路を有し、更に、スレッショルドに応答し、信
号入力を介して供給される入力信号と低い又は高い出力信号を関連させるコンパ
レータ回路と、信号入力に関して並列に接続されており、その第１コンパレータ
はそれに関連する上限スレショルド値を備えていて、且つ前記２つのコンパレー
タの第２コンパレータは上限スレショルド値より小さいそれに関連する下限スレ
ショルド値を備えている２つのコンパレータと、その第１電流源は電流を前記第
１コンパレータに送り、且つその第２電流源は電流を前記第２コンパレータに送
るようになっている２つの電流源と、記憶値が２つのスレショルド値に関して入
力信号の位置に依存する記憶回路と、入力信号が前記第１スレショルド値を越え
ると前記第１コンパレータを電流非導通状態に切り替え、且つ入力信号が前記第
２スレショルド値より低くなると前記第２コンパレータを電流非導通状態に切り
替える作動解除手段とを具備している。
シュミット・トリガーは、信号が指定のスレショルド値より低いか高いかにつ
いて決定するために用いられる。例えば、信号処理または信号転送中の損傷に起
因すると考えられる論理値に対応する電圧値の変位を示す時でも、正しい論理値
と論理信号を関連付けることは、普通はこの方法では確実に可能である。
背景技術
記憶回路及び作動解除手段にもかかわらず電流を連続して消費するので、連続
する負荷をエネルギー供給源上に構成する冒頭で指摘したタイプのシュミット・
トリガーの一例は、JP-A-62 110 314 に関連して日本国の特許要約書から公知の
ことである。この公知のシュミット・トリガーを用いて達成される効果は、シュ
ミット・トリガーに送られた入力信号の源は、出力側のシュミット・トリガーの
状態の変更中の短い瞬間を除いて、シュミット・トリガーの作動状態の何れにお
いても電流負荷に晒されないことにある。これは、シュミット・トリガーの任意
の作動状態において、シュミット・トリガーの特定の作動状態において電流を搬
送すると思われる信号入力に接続された制御電極を有する２つのコンパレータの
回路のトランジスタの１つがオフに切り替えられ、そこでは電流をこのトランジ
スタに送る電流源が切替手段を用いて短絡されるので、この電流源の電流はトラ
ンジスタをもはや流れないが、トランジスタを並列に通過することに依り達成さ
れる。従って、このシュミット・トリガーの任意の作動状態において、両方の電
流源の電流の流れが常に存在し、２つの電流源の１つの電流は２つのコンパレー
タの１つを流れるが、他の電流源の電流は関連するコンパレータを通過する。関
連するコンパレータに対する電流通路に作用するために、エネルギー供給源の２
つの極の間の更なる電流通路は導通状態に切り替えられる。この周知のシュミッ
ト・トリガーを用いると、エネルギー供給源は２つの電流源の電流に恒久的に晒
され、電流は更なる電流通路を流れることになる。
電流消費量が非常に重大な要因になる応用例がある。このような場合、シュミ
ット・トリガーはできるだけ僅かの電流を消費するようにしなければならない。
一例として、長時間にわたって作動するバッテリー駆動の装置が考えられる。し
かし、そのシュミット・トリガーは、入力信号値の変動は長い時間間隔でだけ発
生する可能性があるが、入力信号値の変動の決定を常に可能にするために恒久的
に作動しなければならない。
通常のシュミット・トリガーは、応用例にとって高すぎるバイアス電流を常に
必要としている。これらのバイアス電流は高抵抗の抵抗体を用いると減少すると
思われる。しかし、モノリシック集積回路のシュミット・トリガーの場合は、問
題を招く。大きな抵抗体は広いチップ面積を必要とするので、高価になるからで
ある。
いま周知の高精度のシュミット・トリガーは、特殊なバイアス電流を要求する
差動増幅器を具備している。
電流消費量の減少は、バンドギャップ・シュミット・トリガーとMOS シュミッ
ト・トリガーを用いて達成される。このようなシュミット・トリガーの例が図４
と図５に示されている。MOS シュミット・トリガーは National Semiconductor
（MOS データブック、1977年版、5-30頁）から周知のことである。これらの回路
は専門家にとって周知のことなので、それらは詳細にここで説明する必要はない
と思われる
バンドギャップ・シュミット・トリガーは温度に僅かだけ依存する約 1.2 Vの
切替スレショルドを有している。しかし、それらは、この切替スレショルドより
はるかに低い入力信号で既に電流を消費することを始めており、切替スレショル
ドより高い場合でも同様である。これは、それらがその主要な動作範囲で電流を
消費することを意味している。
図５に示されているタイプのMOS シュミット・トリガーは、その切替状態の切
替中にだけ電流を実際に消費する。しかし、それらは、そこに用いられるｐチャ
ネルMOS とｎチャネルMOS の好ましいマッチングに非常に左右される。
ｐチャネルとｎチャネルMOS の導通メカニズムは、異なる電荷搬送可動性をも
つ異なる電荷搬送タイプに左右されるので、このようなMOS シュミット・トリガ
ーの精度は低い。更に、それらは温度に比較的大ざっぱな応答をする。
発明の開示
本発明は、一方で高精度に作動し且つ他方で極く僅かだけしか電流を消費しな
いシュミット・トリガーの使用を可能にする。何故ならば、それはその切替状態
の切替中にだけ電流を必要とするからである。それは、全ての他の状態において
電流非導通状態または待機状態になる。
これは、最初に指摘されたタイプのシュミット・トリガーを用いて達成される
。すなわち、前記第１コンパレータとして入力信号が第１スレショルド値を越え
ると電流導通状態に変わり、且つ入力信号が第１スレショルド値より低くなると
電流非導通状態に変わるコンパレータが与えられていて、前記第２コンパレータ
として入力信号が第２スレショルド値より低くなると電流導通状態に変わり、且
つ入力信号が第２スレショルド値を越えると電流非導通状態に変わるコンパレー
タ
が与えられていて、記憶回路は第１コンパレータが電流導通状態に変わると第１
記憶状態に変わり、且つ第２コンパレータが電流導通状態に変わると第２記憶状
態に変わり、作動解除手段は記憶回路が第１記憶状態に変わると第２電流源をオ
ンに切り替え、且つ第１電流源をオフに切り替えるので、第１コンパレータは、
電流導通状態に変わった直後に、第１電流源の作動解除に依って再び電流非導通
状態になり、作動解除手段は記憶回路が第２記憶状態に変わると第１電流源をオ
ンに切り替え、且つ第２電流源をオフに切り替えるので、第２コンパレータは、
電流導通状態に変わった直後に、第２電流源の作動解除に依って再び電流非導通
状態になる。
本発明によるシュミット・トリガーを用いると、その導通状態に切り替えられ
たばかりのコンパレータは、この切替状態に達した直後にオフに切り替えられる
が、この切替状態の到達は、オフに切り替わる前に記憶回路を用いて登録されて
記憶して保持される事実から、切替状態の短い変更中を除いて流れる電流は存在
しない。更にコンパレータは差動増幅器から構成されているので、通常の精度の
シュミット・トリガーの精度は維持できる。
記憶回路は、第１コンパレータが導通切替状態に達する第１状態に切り替えら
れ、第２コンパレータが導通切替状態に達する第２状態に切り替えられる双安定
マルチバイブレータに依って好都合に形成できる。本発明の望ましい実施例にお
いて、双安定マルチバイブレータ回路はRSフリップフロップであり、そのセット
入力は第１コンパレータの出力に接続されていて、リセット入力は第２コンパレ
ータの出力に接続されている。
特に好ましい形態では、マルチバイブレータ回路またはフリップフロップの出
力信号は、シュミット・トリガーの切替状態の変更後に、導通状態た達したコン
パレータを電流非導通状態に切り替えるように制御する。従って、マルチバイブ
レータ回路またはフリップフロップは２つの機能を実行する。一方では切替状態
の各変更を保持し、他方では切替状態の各変更後に導通状態のコンパレータを電
流非導通状態に直ちに切り替えて復帰するように制御する。
そのために、作動解除手段は、第１電流源をオフに切り替えるように従って第
１コンパレータを電流非導通状態に切り替えるために第１コンパレータに関連す
る第１制御可能切替手段と、第２電流源をオフに切り替えるために第２コンパレ
ータを電流非導通状態に切り替えるように第２コンパレータに関連する第２制御
可能切替手段とを具備していて、両方の切替手段は、第１状態において、第１切
替手段が遮断状態に切り替えられ且つ第２切替手段は導通状態に切り替えられ、
なおかつ、第２状態において、第２切替手段は遮断状態に切り替えられ且つ第１
切替手段は導通状態に切り替えられるように、双安定マルチバイブレータ回路の
状態に依って制御できる。
本発明の好ましい実施例において、２つのコンパレータの各々は、EP-A-0 107
189 から既に公知の方式で、２つの差動入力、２つの差動出力、電流入力を有す
る差動増幅器だけでなく、トランジスタ・ブランチとダイオード・ブランチを有
する電流ミラー回路を具備していて、前記２つの差動入力の第１入力は信号入力
に接続され且つ第２入力は基準電圧源に接続されていて、前記２つの差動出力の
１つの出力はダイオード・ブランチに接続され且つ他の出力は共にトランジスタ
・ブランチに且つ記憶回路の各々第１及び第２の入力に接続されていて、関連す
る電流源は電流入力と電源の極との間に接続されていて、トランジスタ・ブラン
チとダイオード・ブランチは差動増幅器に接続されていない側で電源の他の極に
接続されている。
各コンパレータにおいて、差動増幅器は第１導通タイプのトランジスタから構
成され、且つ電流ミラーは逆の導通タイプのトランジスタから構成されることが
できる。各コンパレータの電流源は、差動増幅器のトランジスタと同じ導通タイ
プの電流源トランジスタを備えることができる。
各コンパレータの電流源トランジスタは同時に制御可能切替手段を構成できて
、なおかつ、その制御ターミナルはこの目的のために記憶回路の制御出力に接続
されることができる。しかし、制御可能切替手段は電流源トランジスタと直列に
接続されることもできる。代替として、それは電流ミラー回路のダイオード・ト
ランジスタと直列に接続されることもできる。制御可能切替手段は望ましくはス
イッチングトランジスタに依って構成されている。
本発明によるシュミット・トリガーは望ましくはモノリシックに集積して構成
され、全てのトランジスタがMOS トランジスタに依って構成されている。好まし
い実施例において、制御可能切替手段を構成する第１コンパレータの差動増幅器
のトランジスタと、そのトランジスタだけでなく第２コンパレータの電流ミラー
回路のトランジスタはＮチャネルMOS トランジスタから構成され、且つ制御可能
切替手段を構成する第２コンパレータの差動増幅器のトランジスタと、そのトラ
ンジスタだけでなく第１コンパレータの電流ミラー回路のトランジスタはＰチャ
ネルMOS トランジスタから構成されていて、第１コンパレータの電流ミラー回路
と第２コンパレータの電流源トランジスタは電源のプラス側に接続され、且つ第
２コンパレータの電流ミラー回路と第１コンパレータの電流源トランジスタが電
源のマイナス側に接続されていて、RSフリップフロップは公知の方式でＱターミ
ていて、インバータが第２コンパレータの出力とRSフリップフロップのリセット
入力に接続されている。
シュミット・トリガーの切替ヒステリシスを生成するために両方のコンパレー
タの異なる切替スレショルド値に作用するために、２つのコンパレータの差動増
幅器の第２差動入力は、異なる基準電圧値を有する基準電圧源に接続されること
ができる。しかし、第２差動入力は同じ基準電圧源に接続されることもできる。
後者の場合、２つのコンパレータの異なる切替スレショルドは、コンパレータ内
部のオフセット電圧に依って定められる。これらは、そのチャネル幅に関して特
にMOS トランジスタの場合に、差動増幅器トランジスタの異なる設計から得るこ
とができる。