JPH0850578A - 算術論理演算装置及び制御方法 - Google Patents
算術論理演算装置及び制御方法Info
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- JPH0850578A JPH0850578A JP7117925A JP11792595A JPH0850578A JP H0850578 A JPH0850578 A JP H0850578A JP 7117925 A JP7117925 A JP 7117925A JP 11792595 A JP11792595 A JP 11792595A JP H0850578 A JPH0850578 A JP H0850578A
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- 238000009825 accumulation Methods 0.000 claims abstract description 36
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- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 2
- 102100029055 Exostosin-1 Human genes 0.000 description 1
- 101000918311 Homo sapiens Exostosin-1 Proteins 0.000 description 1
- HJCCZIABCSDUPE-UHFFFAOYSA-N methyl 2-[4-[[4-methyl-6-(1-methylbenzimidazol-2-yl)-2-propylbenzimidazol-1-yl]methyl]phenyl]benzoate Chemical compound CCCC1=NC2=C(C)C=C(C=3N(C4=CC=CC=C4N=3)C)C=C2N1CC(C=C1)=CC=C1C1=CC=CC=C1C(=O)OC HJCCZIABCSDUPE-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】
【構成】 算術論理演算装置は、少なくとも１つの入力
にシフタＢＤを備える算術論理回路ＡＬＵを備える。乗
算器ＭＵＬＴを備える演算装置は、倍精度乗算及び乗算
−累算演算を実行するためにキャリーを伝搬する手段及
びキャリーを乗算器に入力する手段を備える。
にシフタＢＤを備える算術論理回路ＡＬＵを備える。乗
算器ＭＵＬＴを備える演算装置は、倍精度乗算及び乗算
−累算演算を実行するためにキャリーを伝搬する手段及
びキャリーを乗算器に入力する手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は、算術論理演算装置及び
制御方法に関するものである。この装置及びこの方法
は、特に算術演算プロセッサまたは信号プロセッサに適
用できる。これは、また倍精度計算、特に倍精度の掛け
算（または乗算）演算及び掛け算−累算（乗算−累算）
演算を実行するために使用される。
制御方法に関するものである。この装置及びこの方法
は、特に算術演算プロセッサまたは信号プロセッサに適
用できる。これは、また倍精度計算、特に倍精度の掛け
算（または乗算）演算及び掛け算−累算（乗算−累算）
演算を実行するために使用される。
【０００２】
【従来の技術】倍精度または多精度計算の実行は、デー
タバスより大きいオペランドで作業すること、例えば、
16ビットデータバスに対して32ビットオペランドで作業
することを含む。乗算−累算演算を実行するために、乗
算器及び算術論理回路を使用する。乗算器は、２つのオ
ペランド間の乗算を実行し、その積をレジスタに置く。
算術論理回路は、その積を、累算器レジスタに含まれて
いる結果に加算する。
タバスより大きいオペランドで作業すること、例えば、
16ビットデータバスに対して32ビットオペランドで作業
することを含む。乗算−累算演算を実行するために、乗
算器及び算術論理回路を使用する。乗算器は、２つのオ
ペランド間の乗算を実行し、その積をレジスタに置く。
算術論理回路は、その積を、累算器レジスタに含まれて
いる結果に加算する。
【０００３】乗算器が入力でデータバスの幅を有するオ
ペランドを受ける時、倍精度掛け算演算を実行するため
には、基本単位積を計算し、これらの基本単位積を加算
して乗算の結果を得ることが必要である。基本単位積と
は、データバスの幅を有するオペランドで計算される積
と定義される。16ビットデータバスの場合、上位16ビッ
トのワードと下位16ビットのワードによって各々が形成
されている32ビットオペランドでの倍精度乗算掛け算演
算では、４つの基本単位積が計算される。すなわち、２
つの下位ビットワードの積と、２つの上位ビットワード
の積と、別のオペランドの上位ワードと「交叉した」１
つのオペランドの下位ワードの２つの交叉積とである。
ペランドを受ける時、倍精度掛け算演算を実行するため
には、基本単位積を計算し、これらの基本単位積を加算
して乗算の結果を得ることが必要である。基本単位積と
は、データバスの幅を有するオペランドで計算される積
と定義される。16ビットデータバスの場合、上位16ビッ
トのワードと下位16ビットのワードによって各々が形成
されている32ビットオペランドでの倍精度乗算掛け算演
算では、４つの基本単位積が計算される。すなわち、２
つの下位ビットワードの積と、２つの上位ビットワード
の積と、別のオペランドの上位ワードと「交叉した」１
つのオペランドの下位ワードの２つの交叉積とである。
【０００４】生じる問題の１つは、２×32ビットの最終
結果を得るために異なる基本単位積を加算し、乗算−累
算演算の場合、これらの基本単位積を中間結果に加算す
ることである。32ビット基本単位積を適切に加算するた
めには、それらの基本単位積は64ビット結果のウインド
ウの右の位置に少数点位置合わせされている。この目的
のため、必要ならば、中間結果はシフトされ、基本単位
積がそれに加算される。従って、中間結果、結果内のビ
ットを損失しないようにシフト前にセーブされていなけ
ればならず、それによって、メモリ内で様々なポインタ
を管理することが必要になる。例えば、16ビット乗算器
と32ビット加算器があり、２つの32ビット数ｘ1 ｘ0 と
ｙ1 ｙ0 （ｘ1 、ｙ1 は上位ワードを示し、ｘ0 、ｙ0
は最下位ワードを示す）を乗算し、この積を32ビット累
算器に累算することが望ましい時、Ａ＝Ａhigh＋Ａlow
（Ａhighは、上位16ビットを示し、Ａlow は、下位16ビ
ットを示す) で、下記の種々の演算が実行される： ｘ0 ＊ｙ0 ＋Ａ ｉｎ Ａ Ａlow ｉｎ ｍ0 ｘ1 ＊ｙ0 ＋Ａ＊２-16 ｉｎ Ａ ｘ0 ＊ｙ1 ＋Ａ ｉｎ Ａ' Ａlow ｉｎ ｍ1 ｘ1 ＊ｙ1 ＋Ａ＊２-16 ｉｎ Ａ
結果を得るために異なる基本単位積を加算し、乗算−累
算演算の場合、これらの基本単位積を中間結果に加算す
ることである。32ビット基本単位積を適切に加算するた
めには、それらの基本単位積は64ビット結果のウインド
ウの右の位置に少数点位置合わせされている。この目的
のため、必要ならば、中間結果はシフトされ、基本単位
積がそれに加算される。従って、中間結果、結果内のビ
ットを損失しないようにシフト前にセーブされていなけ
ればならず、それによって、メモリ内で様々なポインタ
を管理することが必要になる。例えば、16ビット乗算器
と32ビット加算器があり、２つの32ビット数ｘ1 ｘ0 と
ｙ1 ｙ0 （ｘ1 、ｙ1 は上位ワードを示し、ｘ0 、ｙ0
は最下位ワードを示す）を乗算し、この積を32ビット累
算器に累算することが望ましい時、Ａ＝Ａhigh＋Ａlow
（Ａhighは、上位16ビットを示し、Ａlow は、下位16ビ
ットを示す) で、下記の種々の演算が実行される： ｘ0 ＊ｙ0 ＋Ａ ｉｎ Ａ Ａlow ｉｎ ｍ0 ｘ1 ＊ｙ0 ＋Ａ＊２-16 ｉｎ Ａ ｘ0 ＊ｙ1 ＋Ａ ｉｎ Ａ' Ａlow ｉｎ ｍ1 ｘ1 ＊ｙ1 ＋Ａ＊２-16 ｉｎ Ａ
【０００５】これらの全ての加算が累算器で行なわれ、
この累算器は常に右にシフトされるので、キャリー（桁
上げ）及び符号ビットが自然に累算器内を伝搬する。乗
算−累算ループを得るためには、演算結果はもはや少数
点位置が合っておらず、一部分がｍ0 に（最下位16ビッ
ト) 、一部分が累算器に（最上位32ビット)及び一部分
がｍ1 に（中間16ビット) にあるので、メモリ領域ｍ0
及びｍ1 及び累算器Ａ上で演算を実行することが必要で
ある。これは、必要な命令サイクル数を増加させ、重大
の不利益をともなうことがある。
この累算器は常に右にシフトされるので、キャリー（桁
上げ）及び符号ビットが自然に累算器内を伝搬する。乗
算−累算ループを得るためには、演算結果はもはや少数
点位置が合っておらず、一部分がｍ0 に（最下位16ビッ
ト) 、一部分が累算器に（最上位32ビット)及び一部分
がｍ1 に（中間16ビット) にあるので、メモリ領域ｍ0
及びｍ1 及び累算器Ａ上で演算を実行することが必要で
ある。これは、必要な命令サイクル数を増加させ、重大
の不利益をともなうことがある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、特に
メモリ演算を排除することによって、倍精度及びより一
般的に多精度演算を容易することである。また、本発明
の目的は、そのような演算に必要な命令サイクル数を少
なくすることである。
メモリ演算を排除することによって、倍精度及びより一
般的に多精度演算を容易することである。また、本発明
の目的は、そのような演算に必要な命令サイクル数を少
なくすることである。
【０００７】
【課題を解決するための手段】本発明によると、算術論
理回路の入力にシフタが配置される。ｘ0 ＊ｙ1 型の交
叉積を加算するために、この積は、シフタを入力に備え
る算術論理回路に入力される。従って、積が、累算器に
対して小数点位置合わせされ、その反対ではない。さら
に少なくとも２つの累算器、１つの乗算器及び１つの制
御装置を備える本発明による演算装置は、乗算器によっ
て計算された積の二重累算の命令、すなわち、積の右側
算術シフトによる第１の累算器での第１の累算、および
積の左側シフトによる第２の累算器での第２の累算の命
令を実行するために使用される。
理回路の入力にシフタが配置される。ｘ0 ＊ｙ1 型の交
叉積を加算するために、この積は、シフタを入力に備え
る算術論理回路に入力される。従って、積が、累算器に
対して小数点位置合わせされ、その反対ではない。さら
に少なくとも２つの累算器、１つの乗算器及び１つの制
御装置を備える本発明による演算装置は、乗算器によっ
て計算された積の二重累算の命令、すなわち、積の右側
算術シフトによる第１の累算器での第１の累算、および
積の左側シフトによる第２の累算器での第２の累算の命
令を実行するために使用される。
【０００８】しかし、２つの異なる累算器で２つの累算
を実行することによって、キャリーの自然な伝搬は乗算
−累算演算で失われる。本発明では、前段のキャリーを
セーブし、第１の累算によって生成したキャリーを第２
の累算に伝搬する手段が備えられている。
を実行することによって、キャリーの自然な伝搬は乗算
−累算演算で失われる。本発明では、前段のキャリーを
セーブし、第１の累算によって生成したキャリーを第２
の累算に伝搬する手段が備えられている。
【０００９】本発明によると、演算装置は、現在の演算
によって生成したキャリーを算術論理回路の次の演算に
伝搬するための第１のレジスタ及び第２のレジスタと、
第１のレジスタの内容を保護し、第２のレジスタを選択
するための第１の回路と、乗算器の入力に第１のレジス
タの内容を入力することを可能にする第２の回路とを備
える。第２の回路は、好ましくは、入力に第１のレジス
タの出力と制御装置から出力された２進数制御信号とを
受けるＡＮＤゲートである。
によって生成したキャリーを算術論理回路の次の演算に
伝搬するための第１のレジスタ及び第２のレジスタと、
第１のレジスタの内容を保護し、第２のレジスタを選択
するための第１の回路と、乗算器の入力に第１のレジス
タの内容を入力することを可能にする第２の回路とを備
える。第２の回路は、好ましくは、入力に第１のレジス
タの出力と制御装置から出力された２進数制御信号とを
受けるＡＮＤゲートである。
【００１０】本発明は、また、上位ｎビットのワードと
下位ｎビットのワードを備える積の二重累算の計算の制
御方法に関するものであり、算術論理回路は、少なくと
も、１つの第１の累算器と、１つの第２の累算器と、現
在の命令のために算術論理回路によって計算されたキャ
リーを記憶する第１のレジスタと、第２のレジスタとを
備える。本発明によると、制御方法は、積の二重累算を
含む命令の受け取りに応答して、前段の命令で計算され
たキャリーを保持するために第１のキャリーレジスタを
保護し、第１の累算器の内容及び第２のレジスタに記憶
されたキャリーにより、シフタによって左にｎビット算
術的にシフトされた積レジスタの内容の第１の累算を行
い、第２の累算器の内容及び第２のレジスタに記憶され
たキャリービットによりシフタによって右にｎビット算
術的にシフトされた積レジスタの内容の第２の累算を行
うことからなる。
下位ｎビットのワードを備える積の二重累算の計算の制
御方法に関するものであり、算術論理回路は、少なくと
も、１つの第１の累算器と、１つの第２の累算器と、現
在の命令のために算術論理回路によって計算されたキャ
リーを記憶する第１のレジスタと、第２のレジスタとを
備える。本発明によると、制御方法は、積の二重累算を
含む命令の受け取りに応答して、前段の命令で計算され
たキャリーを保持するために第１のキャリーレジスタを
保護し、第１の累算器の内容及び第２のレジスタに記憶
されたキャリーにより、シフタによって左にｎビット算
術的にシフトされた積レジスタの内容の第１の累算を行
い、第２の累算器の内容及び第２のレジスタに記憶され
たキャリービットによりシフタによって右にｎビット算
術的にシフトされた積レジスタの内容の第２の累算を行
うことからなる。
【００１１】１つの改良では、本発明による制御方法は
第２に累算と並列に乗算をアクティブにする。好ましく
は、第１のレジスタに含まれるキャリーは、入力として
乗算器に入力される。本発明のその他の特徴及び利点
は、添付図面を参照して行なう下記の実施例の説明から
明らかになろう。但し、それらの実施例は、本発明を何
ら限定するものではない。
第２に累算と並列に乗算をアクティブにする。好ましく
は、第１のレジスタに含まれるキャリーは、入力として
乗算器に入力される。本発明のその他の特徴及び利点
は、添付図面を参照して行なう下記の実施例の説明から
明らかになろう。但し、それらの実施例は、本発明を何
ら限定するものではない。
【００１２】
【実施例】図１に図示した算術論理演算装置は、演算装
置の様々な回路、特に、算術論理回路ＡＬＵ及び乗算器
ＭＵＬＴを駆動する制御装置ＵＣを備える。制御装置Ｕ
Ｃは、例えば、命令バスＩＢＵＳから命令ＩＮＳを受け
る（ハーヴァード(HARVARD) アーキテクチャとして公知
の信号プロセッサの標準的アーキテクチャを使用する)
。制御装置は、この命令に応じて様々な制御信号（ｍ
０、・・・、ｍ４）を出力する。
置の様々な回路、特に、算術論理回路ＡＬＵ及び乗算器
ＭＵＬＴを駆動する制御装置ＵＣを備える。制御装置Ｕ
Ｃは、例えば、命令バスＩＢＵＳから命令ＩＮＳを受け
る（ハーヴァード(HARVARD) アーキテクチャとして公知
の信号プロセッサの標準的アーキテクチャを使用する)
。制御装置は、この命令に応じて様々な制御信号（ｍ
０、・・・、ｍ４）を出力する。
【００１３】算術論理回路ＡＬＵは、標準的な算術論理
命令（加算、減算、ＸＯＲ、比較等）を実行することが
できる。算術論理回路ＡＬＵは、少なくとも２つのデー
タ入力Ｅ１及びＥ２を有する。少なくとも１つの入力、
例えば、入力Ｅ１（図１）にはシフタＢＤが備えられて
いる。そのシフタＢＤは、好ましくは算術論理シフトを
可能にするバレルシフタである。算術論理回路は、好ま
しくは累算器と呼ばれる少なくとも２つの出力レジスタ
Ａ０及びＡ１に接続された出力ＯＵＴに演算結果を出力
する。これらの累算器は、また、算術論理回路の入力Ｅ
１及びＥ２にデータ要素を供給することがある。
命令（加算、減算、ＸＯＲ、比較等）を実行することが
できる。算術論理回路ＡＬＵは、少なくとも２つのデー
タ入力Ｅ１及びＥ２を有する。少なくとも１つの入力、
例えば、入力Ｅ１（図１）にはシフタＢＤが備えられて
いる。そのシフタＢＤは、好ましくは算術論理シフトを
可能にするバレルシフタである。算術論理回路は、好ま
しくは累算器と呼ばれる少なくとも２つの出力レジスタ
Ａ０及びＡ１に接続された出力ＯＵＴに演算結果を出力
する。これらの累算器は、また、算術論理回路の入力Ｅ
１及びＥ２にデータ要素を供給することがある。
【００１４】第１のレジスタＣ１及び第２のレジスタＣ
２は、算術論理回路によって計算されたキャリーを記憶
して出力するように構成されている。制御回路ＵＣによ
って制御される回路１によって、実行中の演算に係わる
キャリーを記憶して出力する２つのレジスタＣ１または
Ｃ２の一方の選択を可能になる。実際、計算の開始時に
は、選択したレジスタは、算術論理回路に、そのレジス
タが記憶しているキャリーを与える。計算の終わりに
は、新しいキャリーを記憶する。デフォルトによって選
択されるレジスタは、レジスタＣ１である。
２は、算術論理回路によって計算されたキャリーを記憶
して出力するように構成されている。制御回路ＵＣによ
って制御される回路１によって、実行中の演算に係わる
キャリーを記憶して出力する２つのレジスタＣ１または
Ｃ２の一方の選択を可能になる。実際、計算の開始時に
は、選択したレジスタは、算術論理回路に、そのレジス
タが記憶しているキャリーを与える。計算の終わりに
は、新しいキャリーを記憶する。デフォルトによって選
択されるレジスタは、レジスタＣ１である。
【００１５】好ましくは、回路１は、第１に算術論理回
路のキャリー信号を、第２に第１のチャネル上にレジス
タＣ１の出力を、第２のチャネル上にレジスタＣ２の出
力を受けるマルチプレクサ／デマルチプレクサを有す
る。その状態によって、制御信号ｍ２は第１のチャネル
又は第２のチャネルのどちらかをアクティブにする。
路のキャリー信号を、第２に第１のチャネル上にレジス
タＣ１の出力を、第２のチャネル上にレジスタＣ２の出
力を受けるマルチプレクサ／デマルチプレクサを有す
る。その状態によって、制御信号ｍ２は第１のチャネル
又は第２のチャネルのどちらかをアクティブにする。
【００１６】一般に、図１に図示したように、第１のレ
ジスタＣ１及び第２レジスタＣ２は、算出論理回路と接
続された条件レジスタＲＣの第１のビット及び第２のビ
ットである。この条件レジスタＲＣは、現在の演算につ
いて算術論理回路によって出力されたまたは使用された
様々な情報要素（キャリー、符号、容量オーバーフロー
など）を記憶するまたは供給する。下記の説明では、レ
ジスタＣ１及びＣ２は条件レジスタのビットで識別され
る。ビットＣ１はデフォルトキャリービットであり、本
発明の装置に与えられたビットＣ２は制御装置の命令に
基づいてのみ使用されるこことが注目される。
ジスタＣ１及び第２レジスタＣ２は、算出論理回路と接
続された条件レジスタＲＣの第１のビット及び第２のビ
ットである。この条件レジスタＲＣは、現在の演算につ
いて算術論理回路によって出力されたまたは使用された
様々な情報要素（キャリー、符号、容量オーバーフロー
など）を記憶するまたは供給する。下記の説明では、レ
ジスタＣ１及びＣ２は条件レジスタのビットで識別され
る。ビットＣ１はデフォルトキャリービットであり、本
発明の装置に与えられたビットＣ２は制御装置の命令に
基づいてのみ使用されるこことが注目される。
【００１７】演算装置は更に、乗算器ＭＵＬＴを有す
る。最適演算速度を得るために、好ましくは、並列乗算
器である。しかし、アプリケーションに応じて他の形式
のアーキテクチャを選択することができる（直列乗算器
または並列−直列乗算器）。乗算器は、オペランドを受
けるための２つの入力ＯＰ１及びＯＰ２を有する。これ
らのオペランドは、実施例では、２つのソースレジスタ
Ｌ及びＲによって与えられる。乗算器は、また、積の最
下位ビットの計算のための計算段（図示せず）にキャリ
ーを供給する回路２の出力に接続された入力Ｃ０を有す
る。好ましくは、回路２は、入力としてビットＣ１及び
制御装置によって出力された２進数制御信号ｍ４を受け
るＡＮＤ論理ゲートである。乗算器は、積レジスタＰに
乗算の結果を出力する。
る。最適演算速度を得るために、好ましくは、並列乗算
器である。しかし、アプリケーションに応じて他の形式
のアーキテクチャを選択することができる（直列乗算器
または並列−直列乗算器）。乗算器は、オペランドを受
けるための２つの入力ＯＰ１及びＯＰ２を有する。これ
らのオペランドは、実施例では、２つのソースレジスタ
Ｌ及びＲによって与えられる。乗算器は、また、積の最
下位ビットの計算のための計算段（図示せず）にキャリ
ーを供給する回路２の出力に接続された入力Ｃ０を有す
る。好ましくは、回路２は、入力としてビットＣ１及び
制御装置によって出力された２進数制御信号ｍ４を受け
るＡＮＤ論理ゲートである。乗算器は、積レジスタＰに
乗算の結果を出力する。
【００１８】図１の実施例では、データ要素はｎビット
で示されており、算術論理回路は実施例ではｅビットの
拡張を有する倍精度装置である。データバスＤＢＵＳを
図示した。このバスを介して、データ要素は、様々なデ
ータレジスタ、すなわち、積レジスタＰ、ソースレジス
タＬ及びＲまたは累算器Ａ０またはＡ１に書き込まれ、
読み出される。ｎビット幅を有するこのデータバスは、
メモリ空間（図示せず）に接続される。
で示されており、算術論理回路は実施例ではｅビットの
拡張を有する倍精度装置である。データバスＤＢＵＳを
図示した。このバスを介して、データ要素は、様々なデ
ータレジスタ、すなわち、積レジスタＰ、ソースレジス
タＬ及びＲまたは累算器Ａ０またはＡ１に書き込まれ、
読み出される。ｎビット幅を有するこのデータバスは、
メモリ空間（図示せず）に接続される。
【００１９】乗算器は、ｎビット入力オペランドで作動
し、レジスタＰに２×ｎビットの結果を与える。レジス
タＰは、データバスから別々にアクセスできる２つのｎ
ビットサブレジスタＰ１及びＰ０に分割される。サブレ
ジスタＰ１は、積の上位ｍビットを受け、サブレジスタ
Ｐ０は、積の下位ｎビットを受ける。ソースレジスタＬ
及びＲは、各々、データバスから別々にアクセスできる
２つのサブレジスタに分割され、１つは、上位ｎビット
のためのサブレジスタ（Ｌ１、Ｒ１）であり、もう１つ
は、下位ｎビットのためのサブレジスタ（Ｌ０、Ｒ０）
である。
し、レジスタＰに２×ｎビットの結果を与える。レジス
タＰは、データバスから別々にアクセスできる２つのｎ
ビットサブレジスタＰ１及びＰ０に分割される。サブレ
ジスタＰ１は、積の上位ｍビットを受け、サブレジスタ
Ｐ０は、積の下位ｎビットを受ける。ソースレジスタＬ
及びＲは、各々、データバスから別々にアクセスできる
２つのサブレジスタに分割され、１つは、上位ｎビット
のためのサブレジスタ（Ｌ１、Ｒ１）であり、もう１つ
は、下位ｎビットのためのサブレジスタ（Ｌ０、Ｒ０）
である。
【００２０】累算器Ａ０及びＡ１は、各々、データバス
から別々にアクセスできる３つのサブレジスタ、すなわ
ち、ｅ個の拡張ビットのための第１のサブレジスタ（Ａ
０Ｈ、Ａ１Ｅ）、上位ｎビットのための第２のサブレジ
スタ（ＡＯＨ、Ａ１Ｈ）及び下位ｎビットのための第３
のサブレジスタ（ＡＯＬ、Ａ１Ｌ）に分割される。
から別々にアクセスできる３つのサブレジスタ、すなわ
ち、ｅ個の拡張ビットのための第１のサブレジスタ（Ａ
０Ｈ、Ａ１Ｅ）、上位ｎビットのための第２のサブレジ
スタ（ＡＯＨ、Ａ１Ｈ）及び下位ｎビットのための第３
のサブレジスタ（ＡＯＬ、Ａ１Ｌ）に分割される。
【００２１】算術論理回路の入力Ｅ１及びＥ２は、同様
に、３つのローカルバスに対応する３つのサブグループ
に分割される。すなわち、３つのローカルバスは、拡張
ビットを含むサブレジスタ（Ａ０Ｅ、Ａ１Ｅ）の内容を
受けることができる第１のローカルバスＥＸＴ１、ＥＸ
Ｔ２と、上位ｎビット専用のサブレジスタの内容を受け
ることができる第２のローカルバスＨＩＧＨ１、ＨＩＧ
Ｈ２と、下位ｎビット専用のサブレジスタの内容を受け
ることができる第３のローカルバスＬＯＷ１、ＬＯＷ２
とである。
に、３つのローカルバスに対応する３つのサブグループ
に分割される。すなわち、３つのローカルバスは、拡張
ビットを含むサブレジスタ（Ａ０Ｅ、Ａ１Ｅ）の内容を
受けることができる第１のローカルバスＥＸＴ１、ＥＸ
Ｔ２と、上位ｎビット専用のサブレジスタの内容を受け
ることができる第２のローカルバスＨＩＧＨ１、ＨＩＧ
Ｈ２と、下位ｎビット専用のサブレジスタの内容を受け
ることができる第３のローカルバスＬＯＷ１、ＬＯＷ２
とである。
【００２２】図１には、入力Ｅ１及びＥ２のローカルバ
スとサブレジスタ間のリンクを全て図示してはいない
が、それは第１に図面を過度に複雑にしないためであ
り、第２にこれらのリンクはアーキテクチャによって変
化するからである。さらに、また図面を単純化するた
め、１つのデータバスＤＢＵＳだけを図示した。しか
し、或る型のアーキテクチャは例えば異なるメモリ空間
に各々接続された２つのデータバスを使用する。
スとサブレジスタ間のリンクを全て図示してはいない
が、それは第１に図面を過度に複雑にしないためであ
り、第２にこれらのリンクはアーキテクチャによって変
化するからである。さらに、また図面を単純化するた
め、１つのデータバスＤＢＵＳだけを図示した。しか
し、或る型のアーキテクチャは例えば異なるメモリ空間
に各々接続された２つのデータバスを使用する。
【００２３】図１は、本発明の１実施例による乗算また
は乗算−累算演算に有効なリンクだけを図示している。
これらのような演算では、積レジスタＰの内容は、算術
論理回路のシフタを介して入力Ｅ１に入力され（上位ｎ
ビットに関するＰ１及び下位ｎビットに関するＰ０）、
１つの累算器（Ａ０）またはもう１つの累算器（Ａ１）
は算術論理回路の入力Ｅ２に入力される（ｅ個の拡張ビ
ットに関するＡｉＥ、上位ｎビットに関するＡｉＨ及び
下位ｎビットに関するＡｉＬ、但し、ｉ＝０または
１）。算術論理回路の出力ＯＵＴは、入力Ｅ２に入力さ
れるものと同じ累算器に書き込まれる。
は乗算−累算演算に有効なリンクだけを図示している。
これらのような演算では、積レジスタＰの内容は、算術
論理回路のシフタを介して入力Ｅ１に入力され（上位ｎ
ビットに関するＰ１及び下位ｎビットに関するＰ０）、
１つの累算器（Ａ０）またはもう１つの累算器（Ａ１）
は算術論理回路の入力Ｅ２に入力される（ｅ個の拡張ビ
ットに関するＡｉＥ、上位ｎビットに関するＡｉＨ及び
下位ｎビットに関するＡｉＬ、但し、ｉ＝０または
１）。算術論理回路の出力ＯＵＴは、入力Ｅ２に入力さ
れるものと同じ累算器に書き込まれる。
【００２４】本発明による累算−乗算命令では、制御装
置は積レジスタの内容を算術論理回路の入力に入力し、
累算計算の信号（ｍ１）を算術論理回路に送り、乗算器
に新しい積の計算の信号（ｍ３）を送る。本発明による
と、積レジスタでの二重累算命令ＩＮＳを受けると、制
御装置ＵＣは、算術論理回路のシフタを有する入力Ｅ１
へのレジスタＰの内容の入力と第１の累算器、例えば、
Ａ０の内容の入力Ｅ２への入力をアクティブにし、キャ
リービットＣ１を保護するための回路１で制御信号（ｍ
２）をアクティブにし、従って、キャリービットがビッ
トＣ２に記憶されるかまたは読み出される。次に、制御
装置は、シフタＢＤを左へのｎビットシフトで初期化す
る（制御信号ｍ０）。第１の命令サイクルでは、制御信
号ｍ１での累算計算の命令を受けると、算術論理回路は
その計算を実行し、結果を第１の累算器Ａ０に記憶し、
キャリーをビットＣ２に記憶する。次に、制御装置は、
右へのｎビットの算術的シフトでシフタを初期化し、第
２の累算器Ａ１の内容を算術論理回路の入力Ｅ２に入力
する。第２の命令サイクルでは、第２の累算命令ｍ１を
算術論理回路に送る。算術論理回路は、ビットＣ２に記
憶された前の加算のキャリーに２つの入力を加算し、結
果を累算器Ａ１に累算する。
置は積レジスタの内容を算術論理回路の入力に入力し、
累算計算の信号（ｍ１）を算術論理回路に送り、乗算器
に新しい積の計算の信号（ｍ３）を送る。本発明による
と、積レジスタでの二重累算命令ＩＮＳを受けると、制
御装置ＵＣは、算術論理回路のシフタを有する入力Ｅ１
へのレジスタＰの内容の入力と第１の累算器、例えば、
Ａ０の内容の入力Ｅ２への入力をアクティブにし、キャ
リービットＣ１を保護するための回路１で制御信号（ｍ
２）をアクティブにし、従って、キャリービットがビッ
トＣ２に記憶されるかまたは読み出される。次に、制御
装置は、シフタＢＤを左へのｎビットシフトで初期化す
る（制御信号ｍ０）。第１の命令サイクルでは、制御信
号ｍ１での累算計算の命令を受けると、算術論理回路は
その計算を実行し、結果を第１の累算器Ａ０に記憶し、
キャリーをビットＣ２に記憶する。次に、制御装置は、
右へのｎビットの算術的シフトでシフタを初期化し、第
２の累算器Ａ１の内容を算術論理回路の入力Ｅ２に入力
する。第２の命令サイクルでは、第２の累算命令ｍ１を
算術論理回路に送る。算術論理回路は、ビットＣ２に記
憶された前の加算のキャリーに２つの入力を加算し、結
果を累算器Ａ１に累算する。
【００２５】積レジスタの二重累算及び乗算の命令の場
合、第２のサイクルでは、制御装置は第２の累算命令と
並列に乗算器に計算制御信号ｍ３を送る。新しい積が、
積レジスタに記憶される。第２の命令サイクルの終わり
に、制御装置は２進数制御信号ｍ２を非アクティブにし
て、シフタを零シフトで再初期化する。命令が、キャリ
ーを有する二重累算及び乗算命令である時、制御装置は
制御信号ｍ４をまた１にアクティブにして、キャリービ
ットＣ１の乗算器の入力Ｃ０への入力を有効化し、第２
の命令サイクルの終わりに２進数信号ｍ４をゼロで非ア
クティブ化する。
合、第２のサイクルでは、制御装置は第２の累算命令と
並列に乗算器に計算制御信号ｍ３を送る。新しい積が、
積レジスタに記憶される。第２の命令サイクルの終わり
に、制御装置は２進数制御信号ｍ２を非アクティブにし
て、シフタを零シフトで再初期化する。命令が、キャリ
ーを有する二重累算及び乗算命令である時、制御装置は
制御信号ｍ４をまた１にアクティブにして、キャリービ
ットＣ１の乗算器の入力Ｃ０への入力を有効化し、第２
の命令サイクルの終わりに２進数信号ｍ４をゼロで非ア
クティブ化する。
【００２６】演算装置は、極めて単純な方法で両方の累
算器に完全に小数点位置合わせされた結果を有する倍精
度乗算−累算演算を実行するために使用できる。乗算−
累算の結果は、下位ビットが累算器Ａ０に、上位ビット
が累算器Ａ１に置かれる。図１に図示したアーキテクチ
ャでは、算術論理回路及び累算器は拡張累算器であり、
累算器Ａ０の拡張部分（ＡＯＥ）は重要ではない。累算
器Ａ1 の拡張部分（Ａ１Ｅ）は、結果の符号の可能な拡
張を示す。本発明は、また、拡張のない算術論理回路に
も適用される。
算器に完全に小数点位置合わせされた結果を有する倍精
度乗算−累算演算を実行するために使用できる。乗算−
累算の結果は、下位ビットが累算器Ａ０に、上位ビット
が累算器Ａ１に置かれる。図１に図示したアーキテクチ
ャでは、算術論理回路及び累算器は拡張累算器であり、
累算器Ａ０の拡張部分（ＡＯＥ）は重要ではない。累算
器Ａ1 の拡張部分（Ａ１Ｅ）は、結果の符号の可能な拡
張を示す。本発明は、また、拡張のない算術論理回路に
も適用される。
【００２７】図２は、本発明による演算装置を備える乗
算−累算計算用ループのフローチャートである。乗算さ
れるオペランドは、レジスタＲ及びＬ内に配置される。
図２の実施例では、ｎは16に等しいものとして選択され
る。従って、ソースレジスタ（Ｒ、Ｌ）及び積レジスタ
（Ｐ）は２×16ビットレジスタである。
算−累算計算用ループのフローチャートである。乗算さ
れるオペランドは、レジスタＲ及びＬ内に配置される。
図２の実施例では、ｎは16に等しいものとして選択され
る。従って、ソースレジスタ（Ｒ、Ｌ）及び積レジスタ
（Ｐ）は２×16ビットレジスタである。
【００２８】本発明の原理は、前の積を累算し、次の積
を計算することからなるので、乗算−累算計算ループに
戻る前に、第１に、第１の積Ｐｒ１を計算することが必
要である。従って、制御方法は、第１の２つのオペラン
ドの下位ワードＲ０、Ｌ０の積Ｐｒ１を計算する命令で
開始される（ＭＵＬＴ Ｒ０、Ｌ０）。乗算器がアクテ
ィブにされ、積はレジスタＰに置かれる。
を計算することからなるので、乗算−累算計算ループに
戻る前に、第１に、第１の積Ｐｒ１を計算することが必
要である。従って、制御方法は、第１の２つのオペラン
ドの下位ワードＲ０、Ｌ０の積Ｐｒ１を計算する命令で
開始される（ＭＵＬＴ Ｒ０、Ｌ０）。乗算器がアクテ
ィブにされ、積はレジスタＰに置かれる。
【００２９】次に、入力点Ｂでループにエントリを行な
い、累算−乗算命令で開始する（ＭＡＣ Ｒ１、Ｌ０、
Ａ０）。同じ命令サイクル中に、累算器Ａ内の前の積Ｐ
ｒ１＝Ｒ０・Ｌ０と第１の交叉積Ｐｒ２、すなわち、オ
ペランドの上位ワード、例えば、Ｒ１と他のオペランド
の下位ワード、実施例ではＬ０の積の計算が実施され
る。累算は、ビットＣ１に記憶されるキャリーを生成す
る。累算器Ａ０がゼロで初期化されたとすると、このキ
ャリーは無効である。
い、累算−乗算命令で開始する（ＭＡＣ Ｒ１、Ｌ０、
Ａ０）。同じ命令サイクル中に、累算器Ａ内の前の積Ｐ
ｒ１＝Ｒ０・Ｌ０と第１の交叉積Ｐｒ２、すなわち、オ
ペランドの上位ワード、例えば、Ｒ１と他のオペランド
の下位ワード、実施例ではＬ０の積の計算が実施され
る。累算は、ビットＣ１に記憶されるキャリーを生成す
る。累算器Ａ０がゼロで初期化されたとすると、このキ
ャリーは無効である。
【００３０】その時、次の命令は二重累算−乗算命令で
ある（ＤＭＡＣ Ｒ０、Ｌ１）。第１の命令サイクルで
は、算術論理回路は、左への16ビットシフトした前の積
Ｐｒ２と累算器Ａ０との第１の累算を計算する。累算
は、ビットＣ２に記憶されるキャリーを生成する。第２
の命令サイクルでは、算術論理回路は、右への16ビット
算術的シフトした前の積Ｐｒ２と累算器Ａ１とビットＣ
２に記憶されたキャリーとの第２の累算を計算する。同
時に、乗算器は第２の交叉積Ｐｒ２、実施例では、Ｐｒ
３＝Ｒ０・Ｌ１を計算する。
ある（ＤＭＡＣ Ｒ０、Ｌ１）。第１の命令サイクルで
は、算術論理回路は、左への16ビットシフトした前の積
Ｐｒ２と累算器Ａ０との第１の累算を計算する。累算
は、ビットＣ２に記憶されるキャリーを生成する。第２
の命令サイクルでは、算術論理回路は、右への16ビット
算術的シフトした前の積Ｐｒ２と累算器Ａ１とビットＣ
２に記憶されたキャリーとの第２の累算を計算する。同
時に、乗算器は第２の交叉積Ｐｒ２、実施例では、Ｐｒ
３＝Ｒ０・Ｌ１を計算する。
【００３１】次に、キャリーを含む二重累算−乗算命令
がある（ＤＭＡＣ Ｒ１、Ｌ１、Ｃ０）。第１の命令サ
イクルでは、算術論理回路は、左への16ビットシフトし
た前の積Ｐｒ３と累算器Ａ０との第１の累算を計算す
る。累算は、ビットＣ２に記憶されるキャリーを生成す
る。第２の命令サイクルでは、算術論理回路は、右への
16ビット算術的シフトした前の積Ｐｒ３と累算器Ａ１及
びビットＣ２に記憶されたキャリーとの第２の累算を計
算する。同時に、乗算器は、キャリービットＣ１を乗算
器の入力Ｃ０に入力することによって上位ワードの積Ｐ
ｒ４を計算する。すなわち、Ｐｒ４＝Ｒ１・Ｌ１＋Ｃ
１。ソースレジスタＲ及びＬは、次のオペランド
（Ｒ+ 、Ｌ+ ）がロードされる。
がある（ＤＭＡＣ Ｒ１、Ｌ１、Ｃ０）。第１の命令サ
イクルでは、算術論理回路は、左への16ビットシフトし
た前の積Ｐｒ３と累算器Ａ０との第１の累算を計算す
る。累算は、ビットＣ２に記憶されるキャリーを生成す
る。第２の命令サイクルでは、算術論理回路は、右への
16ビット算術的シフトした前の積Ｐｒ３と累算器Ａ１及
びビットＣ２に記憶されたキャリーとの第２の累算を計
算する。同時に、乗算器は、キャリービットＣ１を乗算
器の入力Ｃ０に入力することによって上位ワードの積Ｐ
ｒ４を計算する。すなわち、Ｐｒ４＝Ｒ１・Ｌ１＋Ｃ
１。ソースレジスタＲ及びＬは、次のオペランド
（Ｒ+ 、Ｌ+ ）がロードされる。
【００３２】最後に単一の累算−乗算命令がある（ＭＡ
Ｃ Ｒ０、Ｌ０、Ａ１）。算術論理回路は、累算器Ａ１
と前の積Ｐｒ４の累算を計算し、乗算器は新しいオペラ
ンドの下位ワードの積Ｐｒ５、すなわち、Ｐｒ５＝Ｒ０
・Ｌ０を計算する。演算は、第２の計算ループのために
Ｂに戻ることができる。
Ｃ Ｒ０、Ｌ０、Ａ１）。算術論理回路は、累算器Ａ１
と前の積Ｐｒ４の累算を計算し、乗算器は新しいオペラ
ンドの下位ワードの積Ｐｒ５、すなわち、Ｐｒ５＝Ｒ０
・Ｌ０を計算する。演算は、第２の計算ループのために
Ｂに戻ることができる。
【００３３】上記の倍精度乗算−累算方法の制御方法
は、固定少数点、符号付き数、整数または分数で表示さ
れる数について有効である。下位ワードの乗算は、符号
なし数の乗算であり、一方、上位ワードの乗算は符号付
き数の乗算であり、交叉積は符号のある数と符号のない
数との乗算によって得られることが注目される。乗算器
ＭＵＬＴで計算される型の積の管理は、制御装置によっ
て行なわれる。
は、固定少数点、符号付き数、整数または分数で表示さ
れる数について有効である。下位ワードの乗算は、符号
なし数の乗算であり、一方、上位ワードの乗算は符号付
き数の乗算であり、交叉積は符号のある数と符号のない
数との乗算によって得られることが注目される。乗算器
ＭＵＬＴで計算される型の積の管理は、制御装置によっ
て行なわれる。
【００３４】累算のない倍精度乗算を実行するために
は、最後の乗算−累算命令ＭＡＣの代わりに、累算器Ａ
１での単純な累算を実行するだけで十分であり、累算器
Ａ０及びＡ１は計算の開始時に零で初期化される。累算
のない倍精度乗算の場合、最下位ビットワードの第１の
積はこの場合必ず零キャリーを含むリセット累算器に蓄
積されるので、キャリービットＣ１を最上位ワードの積
の計算のため乗算器に入力することは必要ではないこと
が注目される。
は、最後の乗算−累算命令ＭＡＣの代わりに、累算器Ａ
１での単純な累算を実行するだけで十分であり、累算器
Ａ０及びＡ１は計算の開始時に零で初期化される。累算
のない倍精度乗算の場合、最下位ビットワードの第１の
積はこの場合必ず零キャリーを含むリセット累算器に蓄
積されるので、キャリービットＣ１を最上位ワードの積
の計算のため乗算器に入力することは必要ではないこと
が注目される。
【００３５】従って、本発明による演算装置は、大きく
簡略化された倍精度乗算または乗算−累算演算を可能に
する。一般に、算術論理回路の少なくとも１つの入力に
配置されたシフタは、累算器の内容を変更する必要がな
く、データ要素を扱うことができる。すなわち、小数点
位置合わせは、もはや累算器ではなく、データ要素で実
行される。これは、加算及び減算、及び全てのビット扱
い演算に適用される。
簡略化された倍精度乗算または乗算−累算演算を可能に
する。一般に、算術論理回路の少なくとも１つの入力に
配置されたシフタは、累算器の内容を変更する必要がな
く、データ要素を扱うことができる。すなわち、小数点
位置合わせは、もはや累算器ではなく、データ要素で実
行される。これは、加算及び減算、及び全てのビット扱
い演算に適用される。
【００３６】本発明による算術論理演算装置は、図１に
図示したアーキテクチャに限定されのものではない。特
に、他のバスのアーキテクチャが可能である。また、他
のレジスタまたは他の演算装置が存在することがある。
メモリ空間に接続されたレジスタを管理するために使用
される方法は説明していないが、従来技術によって提供
される様々な可能性によって実行される。
図示したアーキテクチャに限定されのものではない。特
に、他のバスのアーキテクチャが可能である。また、他
のレジスタまたは他の演算装置が存在することがある。
メモリ空間に接続されたレジスタを管理するために使用
される方法は説明していないが、従来技術によって提供
される様々な可能性によって実行される。
【図１】 本発明による算術論理演算装置のアーキテク
チャを図示したものである。
チャを図示したものである。
【図２】 本発明による算術論理演算装置の倍精度乗算
−累算の演算のフローチャートを図示したものである。
−累算の演算のフローチャートを図示したものである。
【符号の簡単な説明】 ＡＬＵ 算術論理回路 Ａ０、Ａ１ 累算器 ＢＤ シフタ Ｃ１、Ｃ２ レジスタ ＤＢＵＳ データバス Ｅ１、Ｅ２ 入力 ＩＢＵＳ 命令バス Ｌ、Ｔ ソースレジスタ ＭＵＬＴ 乗算器 Ｐ 積レジスタ ＵＣ 制御装置
Claims (7)
- 【請求項１】 少なくとも２つの出力累算器を有する算
術論理回路のシフタ付き入力に入力される出力を有する
積レジスタを有する乗算器と、その算術論理回路の次の
演算に現在の演算によって生成したキャリーを伝搬する
第１のレジスタ及び第２のレジスタを備える、制御装置
（ＵＣ）付き算術論理演算装置であって、更に、第１の
レジスタの内容を保護し、第２のレジスタを選択する第
１の回路と、第１のレジスタの内容を乗算器の入力に入
力できる第２の回路とを備えることを特徴とする算術論
理演算装置。 - 【請求項２】 第１の回路は２つのチャネルを備えるマ
ルチプレクサ／デマルチプレクサであり、第１のチャネ
ルは第１のレジスタに接続され、第２のチャネルは第２
のレジスタに接続され、上記第１の回路は、上記制御装
置から制御信号を受け、第１のチャネルまたは第２のチ
ャネルを駆動することを特徴とする請求項１に記載の演
算装置。 - 【請求項３】 上記第２の回路は、上記制御装置から２
進数制御信号と第１のレジスタの出力とを受けるＡＮＤ
ゲートであり、上記第２の回路の出力は乗算器の入力に
入力されることを特徴とする請求項１または２に記載の
演算装置。 - 【請求項４】 上記算術論理回路の入力のシフタは、バ
レルシフタであることを特徴とする請求項１〜３のいず
れか１項に記載の算術論理演算装置。 - 【請求項５】 乗算器と、その付属の積レジスタと、入
力に少なくとも１つのシフタを備える２つの入力を有す
る算術論理回路とを備える演算装置の制御方法であっ
て、上記算術論理回路はその出力に少なくとも、１つの
第１の累算器及び１つの第２の累算器、第１のキャリー
レジスタ及び第２のキャリーレジスタを備え、積の二重
累算の計算のために、当該方法は、 前の命令で生成したキャリーを記憶するための第１のキ
ャリーレジスタを保護し、 第１の累算器の内容と、左にｎビット算術的シフトされ
た積レジスタの内容との第１の累算を実行し、上記第２
のレジスタにキャリーを記憶し、 右にｎビット算術的シフトされた積レジスタの内容の第
２の累算器の内容と第２のレジスタに記憶された第１の
累算器のキャリーとの第２の累算を実行することからな
ることを特徴とする方法。 - 【請求項６】 さらに、第２の累算と並列で新しい乗算
をアクティブにすることからなることを特徴とする請求
項５に記載の演算装置の制御方法。 - 【請求項７】 第１のレジスタに含まれるキャリーは、
乗算器の入力に入力されることを特徴とする請求項６に
記載の演算装置の制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9404655 | 1994-04-19 | ||
| FR9404655A FR2718866B1 (fr) | 1994-04-19 | 1994-04-19 | Dispositif de calcul arithmétique et logique et procédé de commande. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0850578A true JPH0850578A (ja) | 1996-02-20 |
| JP3476960B2 JP3476960B2 (ja) | 2003-12-10 |
Family
ID=9462251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11792595A Expired - Fee Related JP3476960B2 (ja) | 1994-04-19 | 1995-04-19 | 算術論理演算装置及び制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5657262A (ja) |
| EP (1) | EP0678807B1 (ja) |
| JP (1) | JP3476960B2 (ja) |
| DE (1) | DE69500410T2 (ja) |
| FR (1) | FR2718866B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009266239A (ja) * | 2001-02-21 | 2009-11-12 | Mips Technologies Inc | 拡張精度アキュムレータ |
| KR100977963B1 (ko) * | 2006-08-09 | 2010-08-24 | 인피니언 테크놀로지스 아게 | 산술 논리 유닛용 셀, 이러한 셀을 포함하는 프로세서, ａｌｕ 셀을 위한 제어 회로기기, 마스킹된 ａｌｕ 셀 및 마스킹된 ａｌｕ 셀의 두 입력의 논리적 결합 방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2745647B3 (fr) * | 1996-03-01 | 1998-05-29 | Sgs Thomson Microelectronics | Coprocesseur d'arithmetique modulaire permettant de realiser des operations non modulaires rapidement |
| US6128726A (en) * | 1996-06-04 | 2000-10-03 | Sigma Designs, Inc. | Accurate high speed digital signal processor |
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