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JPH08316364A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH08316364A
JPH08316364A JP11725195A JP11725195A JPH08316364A JP H08316364 A JPH08316364 A JP H08316364A JP 11725195 A JP11725195 A JP 11725195A JP 11725195 A JP11725195 A JP 11725195A JP H08316364 A JPH08316364 A JP H08316364A
Authority
JP
Japan
Prior art keywords
mounting
glass epoxy
integrated circuit
resin
sided package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11725195A
Other languages
English (en)
Inventor
Hiroyuki Kozono
浩由樹 小園
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11725195A priority Critical patent/JPH08316364A/ja
Publication of JPH08316364A publication Critical patent/JPH08316364A/ja
Priority to US08/962,184 priority patent/US5909054A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【目的】本発明は、ガラスエポキシ基板上の集積回路の
搭載面だけを樹脂によって封止してなる表面実装型の片
面パッケージにおいて、実装基板上への実装の際に生じ
る接続不良を防止でき、しかも耐湿性の向上により高い
信頼性を確保できるようにすることを最も主要な特徴と
する。 【構成】たとえば、ガラスエポキシ基板１０１に配設さ
れた外部端子１０６の近傍にそれぞれ貫通穴１０７を形
成する。その各貫通穴１０７内に、集積回路１０３が搭
載されたガラスエポキシ基板１０１の上面を覆う樹脂１
０４の一部を埋め込む。こうして、外部端子１０６の回
りを取り囲むように、埋設樹脂１０４ａを配置すること
で、片面パッケージの上下の構造の違い（非対称性）に
よる実装時の温度差を小さくする構成となっている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、たとえば多端子の集
積回路を回路基板上に搭載してなる表面実装型の半導体
装置に関するもので、特にガラスエポキシ基板上の集積
回路の搭載面だけを樹脂よって封止してなる片面パッケ
ージに使用されるものである。
【０００２】
【従来の技術】従来、たとえばガラスエポキシ基板上に
２００以上の端子を有する集積回路を搭載し、その搭載
面だけを樹脂封止してなる片面パッケージが開発され、
低価格化および高実装性が実現されている。
【０００３】従来の片面パッケージとしては、たとえば
図４に示すように、ガラスエポキシ基板１の素子搭載部
１ａ上に接着剤や半田などのペースト２を介して集積回
路３が搭載されて、その周囲、つまり上記集積回路３の
搭載面側が樹脂４によって封止された構成とされてい
る。
【０００４】上記集積回路３の各電極パッド３ａは、金
属ワイヤ５によって、上記ガラスエポキシ基板１の上面
に上記素子搭載部１ａを囲むようにして配設された導電
路１ｂのそれぞれと接続されている。
【０００５】また、上記各導電路１ｂは、上記ガラスエ
ポキシ基板１の上面の周辺部から側面を経て下面に配設
された外部端子６にそれぞれ接続されている。なお、便
宜上、ここでは端子数の少ない集積回路を例に示してい
る。
【０００６】このような構成の片面パッケージの場合、
封止のための樹脂４が少量ですむために低価格化が可能
であり、また、たとえば図５に示すように、ガラスエポ
キシ基板１の下面に設けられた外部端子６を実装基板１
１上の導電路１１ａに半田１２を介して接合する表面実
装により容易に実装できる利点がある。
【０００７】しかしながら、この種の片面パッケージに
あっては、次のような問題点があった。通常、片面パッ
ケージの実装基板１１上への実装は、温度をかけた状態
で行われる。このため、片面パッケージの非対称性から
くる熱伝導率の違いによって、外部端子６と実装基板１
１上の導電路１１ａとの間で欠陥１２ａなどの接続不良
を招く可能性が高いものであった。
【０００８】すなわち、ガラスエポキシ基板１と樹脂４
とは熱伝導率が異なり、ガラスエポキシ基板１の方が樹
脂４よりも温度の上昇が鈍いために、実装の際に温度差
を生じる。この結果、外部端子６の温度の上昇が不十分
だと、半田１２による接合が不安定なものとなる。
【０００９】また、たとえば図６に示すような、ガラス
エポキシ基板１の下面に設けられたバンプ電極７を外部
端子として用いるようにしてなる片面パッケージの場合
においても、同様な問題があった。
【００１０】すなわち、バンプ電極７を外部端子とする
片面パッケージの場合、たとえば図７に示すように、バ
ンプ電極７を実装基板１１上の導電路１１ａに設けられ
たバンプ状の半田１３を介して接合する際に、開放（未
接合）１３ａや短絡１３ｂといった接続不良が発生しや
すいものであった。
【００１１】
【発明が解決しようとする課題】上記したように、従来
においては、片面パッケージの非対称性からくる熱伝導
率の違いによって、実装基板上に実装する際に接続不良
を招く可能性が高いという問題があった。
【００１２】そこで、この発明は、実装基板上への実装
の際に生じる接続不良を防止でき、しかも封止体と回路
基板との界面への水分の侵入を減少できて高い信頼性を
確保することが可能な半導体装置を提供することを目的
としている。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、回路基板と、
この回路基板の上面に搭載された集積回路と、この集積
回路が電気的に接続される、前記回路基板の下面に設け
られた外部端子と、この外部端子の近傍に一部が埋設さ
れるとともに、前記集積回路が搭載された前記回路基板
の上面を封止する封止体とから構成されている。
【００１４】
【作用】この発明は、上記した手段により、外部端子の
温度の上昇を補助できるようになるため、外部端子の温
度を十分に上昇させることが可能となるものである。
【００１５】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかるノンリードタ
イプのＰＣＢを用いてなる片面パッケージの概略構成を
示すものである。なお、同図（ａ）はパッケージ内部を
透視して示す上からの平面図、同図（ｂ）は下からの平
面図、同図（ｃ）は同図（ａ），（ｂ）の略断面図であ
る。
【００１６】すなわち、この片面パッケージは、たとえ
ばガラスエポキシ基板１０１の素子搭載部１０１ａ上に
接着剤や半田などのペースト１０２を介して集積回路１
０３が搭載されて、その周囲、つまり上記集積回路１０
３の搭載面側が樹脂１０４によって封止された構成とさ
れている。
【００１７】ガラスエポキシ基板１０１の上面には、上
記素子搭載部１０１ａを囲むようにして複数の導電路１
０１ｂが配設されている。この導電路１０１ｂのそれぞ
れには、上記集積回路１０３の上面に配設された各電極
パッド１０３ａが、金属ワイヤ１０５を介して個々に接
続されている。
【００１８】また、上記ガラスエポキシ基板１０１に
は、その上面の周辺部から側面を経て下面の周辺部に至
る複数の外部端子１０６が配設されている。この外部端
子１０６のそれぞれには、上記各導電路１０１ｂが接続
されている。
【００１９】さらに、上記ガラスエポキシ基板１０１に
は、上記各外部端子１０６の近傍にそれぞれ貫通穴１０
７が形成されて、その各貫通穴１０７内に上記樹脂１０
４の一部が埋め込まれてなる埋設樹脂１０４ａが設けら
れている。この埋設樹脂１０４ａは、たとえば上記外部
端子１０６の回りを取り囲むように、上記ガラスエポキ
シ基板１０１の周辺に密に配置されるようになってい
る。
【００２０】このような構成によれば、封止に用いられ
る樹脂材は回路基板を形成するガラスエポキシ材よりも
熱伝導率が高いために、この埋設樹脂１０４ａの温度の
上昇を利用することにより、片面パッケージの上下の構
造の違い（非対称性）による実装時の温度差を小さく抑
えられるようになる。したがって、実装の際に、外部端
子１０６の温度を十分に上昇させることが可能となる。
【００２１】また、ガラスエポキシ基板１０１への封止
用の樹脂１０４の埋め込みによって、ガラスエポキシ基
板１０１と樹脂１０４との界面における密着性を高める
ことが可能となる。これにより、上記界面からの水分の
侵入に対する耐湿性を向上することができる。
【００２２】上記したように、外部端子の温度の上昇を
補助できるようにしている。すなわち、ガラスエポキシ
基板上の、外部端子の近傍に封止用樹脂の一部を埋め込
むようにしている。これにより、この埋設樹脂の温度の
上昇を利用して、外部端子の温度を十分に上昇させるこ
とが可能となる。したがって、片面パッケージを実装基
板上に実装する際に、片面パッケージの外部端子と実装
基板上の導電路とを、接続不良などを生じることなく、
安定、かつ確実に接合できるようになるものである。
【００２３】しかも、ガラスエポキシ基板と樹脂との界
面における密着性を高めることが可能となるため、耐湿
性を向上し得、片面パッケージとして高信頼性を確保で
きるものである。
【００２４】特に、片面パッケージの外部端子と実装基
板上の導電路との接続に関しては、埋設樹脂の大きさや
配置する位置を、たとえば実験的または経験的に決定す
ることにより、外部端子のすべてについて、温度のバラ
ツキを改善して均一化を図るようにした場合には極めて
効果的である。
【００２５】なお、上記実施例においては、ガラスエポ
キシ基板上の導電路と集積回路の各電極パッドとの間を
金属ワイヤを介して個々に接続するようにしてなる片面
パッケージを例に説明したが、これに限らず、たとえば
図２に示すように、ガラスエポキシ基板１０１上の導電
路１０１ｂとの接続を、集積回路１０３に設けられたバ
ンプ状の電極１１０を介して行うようにしてなる片面パ
ッケージにも同様に適用できる。
【００２６】また、本発明は、ガラスエポキシ基板の側
面に配されたリード状の外部端子を用いて実装基板上へ
の実装を行うものに限らず、たとえばバンプ状の外部端
子を用いて行うようにしてなる片面パッケージにも同様
に適用できる。
【００２７】図３は、本発明の他の実施例にかかる、バ
ンプ状の外部端子を用いて実装基板上への実装を行うよ
うにしてなる片面パッケージの概略構成を示すものであ
る。なお、同図（ａ）はパッケージ内部を透視して示す
上からの平面図、同図（ｂ）は下からの平面図、同図
（ｃ）は同図（ａ），（ｂ）の略断面図である。
【００２８】すなわち、ガラスエポキシ基板２０１の下
面に複数のバンプ状の外部端子２０６が設けられてい
る。また、この外部端子２０６のそれぞれに、上記ガラ
スエポキシ基板２０１上の各導電路２０１ｂが、たとえ
ばスルーホール２０１ｃを介して個々に接続されてい
る。
【００２９】各導電路２０１ｂのそれぞれには、たとえ
ば集積回路２０３上の各電極パッド２０３ａが金属ワイ
ヤ２０５を介して個々に接続されている。上記集積回路
２０３は、上記ガラスエポキシ基板２０１の素子搭載部
２０１ａ上にペースト２０２を介して固着されている。
【００３０】そして、上記集積回路２０３が搭載された
上記ガラスエポキシ基板２０１の上面が樹脂２０４によ
って封止され、さらにその樹脂２０４の一部が上記外部
端子２０６の近傍に設けられた貫通穴２０７内に埋め込
まれて埋設樹脂２０４ａが形成された構成とされてい
る。
【００３１】この実施例の場合、上記各埋設樹脂２０４
ａは、たとえば上記外部端子２０６を取り囲むようにし
て配置されて、上記ガラスエポキシ基板２０１の中央部
よりも周辺部において、より密に設けられるようになっ
ている。
【００３２】この場合の実施例のように、バンプ状の外
部端子２０６を用いて実装基板上への実装を行うように
してなる片面パッケージにおいても、開放（未接合）や
短絡といった接続不良を生じることなく、安定、かつ確
実に接合できるようになるとともに、高信頼性の確保が
可能である。
【００３３】また、本実施例の場合にも、上記実施例と
同様に、たとえばガラスエポキシ基板２０１上の導電路
２０１ｂと集積回路２０３との接続を、バンプ状の電極
を用いて行うようにすることもできる。
【００３４】さらには、いずれの実施例においても、便
宜上、端子数の少ない集積回路を搭載した場合を例に示
しているが、たとえば２００〜の多端子を有する集積回
路を搭載してなる片面パッケージにも容易に適用でき
る。
【００３５】また、１つの集積回路を搭載してなるもの
に限らず、たとえば複数の集積回路を同一基板上に搭載
してなるマルチチップモジュールなどにも同様に適用可
能である。
【００３６】また、回路基板としては、ガラスエポキシ
基板の他、セラミック基板などを用いることもできる。
その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
【００３７】
【発明の効果】以上、詳述したようにこの発明によれ
ば、実装基板上への実装の際に生じる接続不良を防止で
き、しかも封止体と回路基板との界面への水分の侵入を
減少できて高い信頼性を確保することが可能な半導体装
置を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施例にかかる片面パッケージの
概略を示す構成図。
【図２】同じく、片面パッケージの他の構成例を示す略
断面図。
【図３】この発明の他の実施例にかかる片面パッケージ
の概略を示す構成図。
【図４】従来技術とその問題点を説明するために示す片
面パッケージの概略構成図。
【図５】同じく、片面パッケージの実装基板上への実装
例を示す概略断面図。
【図６】同じく、他の片面パッケージを例に示す概略構
成図。
【図７】同じく、片面パッケージの実装基板上への実装
例を示す概略断面図。
【符号の説明】
１０１，２０１…ガラスエポキシ基板（回路基板）、１
０１ａ，２０１ａ…素子搭載部、１０１ｂ，２０１ｂ…
導電路、１０２，２０２…ペースト、１０３，２０３…
集積回路、１０３ａ，２０３ａ…電極パッド、１０４，
２０４…樹脂（封止体）、１０４ａ，２０４ａ…埋設樹
脂、１０５，２０５…金属ワイヤ、１０６，２０６…外
部端子、１０７，２０７…貫通穴。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 回路基板と、 この回路基板の上面に搭載された集積回路と、 この集積回路が電気的に接続される、前記回路基板の下
    面に設けられた外部端子と、 この外部端子の近傍に一部が埋設されるとともに、前記
    集積回路が搭載された前記回路基板の上面を封止する封
    止体とを具備したことを特徴とする半導体装置。
  2. 【請求項２】 前記回路基板は、前記外部端子の近傍に
    前記封止体の一部が埋め込まれる貫通穴が設けられてい
    る請求項１に記載の半導体装置。
  3. 【請求項３】 前記貫通穴は、前記回路基板の下面の中
    央部より周辺部に向かって密に配置されている請求項２
    に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040036002A (ko) * 2002-10-23 2004-04-30 엠텍비젼 주식회사 복수의 로킹-홀 을 구비한 반도체 패키지용 인쇄회로기판및 이를 사용한 반도체 패키지
JP2016225361A (ja) * 2015-05-27 2016-12-28 京セラ株式会社 電子部品搭載用基板、電子装置および電子モジュール

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821608A (en) 1995-09-08 1998-10-13 Tessera, Inc. Laterally situated stress/strain relieving lead for a semiconductor chip package
JP3364574B2 (ja) * 1997-02-07 2003-01-08 富士写真光機株式会社 内視鏡用撮像装置
JP3784976B2 (ja) * 1998-12-22 2006-06-14 ローム株式会社 半導体装置
US6207476B1 (en) 1999-06-10 2001-03-27 Vlsi Technology, Inc. Methods of packaging an integrated circuit and methods of forming an integrated circuit package
US20020030257A1 (en) * 1999-06-18 2002-03-14 Joseph M. Brand Semiconductor device utiling an encapsulant for locking a semiconductor die to circuit substrate
JP3429718B2 (ja) * 1999-10-28 2003-07-22 新光電気工業株式会社 表面実装用基板及び表面実装構造
US6204559B1 (en) * 1999-11-22 2001-03-20 Advanced Semiconductor Engineering, Inc. Ball grid assembly type semiconductor package having improved chip edge support to prevent chip cracking
DE10148120B4 (de) * 2001-09-28 2007-02-01 Infineon Technologies Ag Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers
US6825067B2 (en) * 2002-12-10 2004-11-30 St Assembly Test Services Pte Ltd Mold cap anchoring method for molded flex BGA packages
KR100541655B1 (ko) * 2004-01-07 2006-01-11 삼성전자주식회사 패키지 회로기판 및 이를 이용한 패키지
US8678619B2 (en) * 2005-06-14 2014-03-25 Rohm Co., Ltd. Light emitting device
US20090108436A1 (en) * 2007-10-31 2009-04-30 Toshio Fujii Semiconductor package
US20100265678A1 (en) * 2009-04-20 2010-10-21 Moser Baer India Limited Enhancing adhesion of molding materials with substrates

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970007840B1 (ko) * 1987-06-26 1997-05-17 미다 가쓰시게 반도체 장치
EP0536418B1 (en) * 1991-04-26 1999-07-28 Citizen Watch Co. Ltd. Method of manufacturing a semiconductor device terminal structure
US5218234A (en) * 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
US5334857A (en) * 1992-04-06 1994-08-02 Motorola, Inc. Semiconductor device with test-only contacts and method for making the same
US5291062A (en) * 1993-03-01 1994-03-01 Motorola, Inc. Area array semiconductor device having a lid with functional contacts
US5497032A (en) * 1993-03-17 1996-03-05 Fujitsu Limited Semiconductor device and lead frame therefore
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
KR970005712B1 (ko) * 1994-01-11 1997-04-19 삼성전자 주식회사 고 열방출용 반도체 패키지
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
JP2647001B2 (ja) * 1994-05-31 1997-08-27 日本電気株式会社 テープキャリアならびに半導体デバイスの実装構造およびその製造方法
US5717252A (en) * 1994-07-25 1998-02-10 Mitsui High-Tec, Inc. Solder-ball connected semiconductor device with a recessed chip mounting area
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
US5598036A (en) * 1995-06-15 1997-01-28 Industrial Technology Research Institute Ball grid array having reduced mechanical stress
JP3123638B2 (ja) * 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040036002A (ko) * 2002-10-23 2004-04-30 엠텍비젼 주식회사 복수의 로킹-홀 을 구비한 반도체 패키지용 인쇄회로기판및 이를 사용한 반도체 패키지
JP2016225361A (ja) * 2015-05-27 2016-12-28 京セラ株式会社 電子部品搭載用基板、電子装置および電子モジュール

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