JPH08306808A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH08306808A JPH08306808A JP7135890A JP13589095A JPH08306808A JP H08306808 A JPH08306808 A JP H08306808A JP 7135890 A JP7135890 A JP 7135890A JP 13589095 A JP13589095 A JP 13589095A JP H08306808 A JPH08306808 A JP H08306808A
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Abstract
(57)【要約】
【目的】 不揮発性半導体記憶装置において、メモリセ
ル間のしきい値電圧のばらつきを抑えつつ、メモリセル
を多しきい値電圧化する。 【構成】 フローティングゲート型の不揮発性半導体記
憶装置において、フローティングゲート５上に絶縁膜６
を介して第１のコントロールゲート７を設け、第１のコ
ントロールゲート７上に絶縁膜８を介して第２のコント
ロールゲート９を設ける。書き込み時には、第１のコン
トロールゲート７または第２のコントロールゲート９を
選択して電圧を印加することにより書き込みを行う。ま
た、ＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性半導体記
憶装置において、第１のゲート電極上に絶縁膜を介して
第２のゲート電極を設ける。書き込み時には、第１のゲ
ート電極または第２のゲート電極を選択して電圧を印加
することにより書き込みを行う。
ル間のしきい値電圧のばらつきを抑えつつ、メモリセル
を多しきい値電圧化する。 【構成】 フローティングゲート型の不揮発性半導体記
憶装置において、フローティングゲート５上に絶縁膜６
を介して第１のコントロールゲート７を設け、第１のコ
ントロールゲート７上に絶縁膜８を介して第２のコント
ロールゲート９を設ける。書き込み時には、第１のコン
トロールゲート７または第２のコントロールゲート９を
選択して電圧を印加することにより書き込みを行う。ま
た、ＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性半導体記
憶装置において、第１のゲート電極上に絶縁膜を介して
第２のゲート電極を設ける。書き込み時には、第１のゲ
ート電極または第２のゲート電極を選択して電圧を印加
することにより書き込みを行う。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特に、フローティングゲート型の不揮発性
半導体記憶装置やＭＯＮＯＳ型またはＭＮＯＳ型の不揮
発性半導体記憶装置に適用して好適なものである。
装置に関し、特に、フローティングゲート型の不揮発性
半導体記憶装置やＭＯＮＯＳ型またはＭＮＯＳ型の不揮
発性半導体記憶装置に適用して好適なものである。
【０００２】
【従来の技術】現在、いわゆるフラッシュＥＥＰＲＯＭ
などの不揮発性半導体記憶装置は、コンピュータなどの
外部記憶装置として用いられている磁気ディスク装置の
置き換えなどを目標として大容量化が進められている
が、この大容量化は、ビット単価を引き下げるために、
メモリセル（メモリトランジスタ）の多しきい値電圧化
により実現することが求められている。
などの不揮発性半導体記憶装置は、コンピュータなどの
外部記憶装置として用いられている磁気ディスク装置の
置き換えなどを目標として大容量化が進められている
が、この大容量化は、ビット単価を引き下げるために、
メモリセル（メモリトランジスタ）の多しきい値電圧化
により実現することが求められている。
【０００３】従来、このメモリセルの多しきい値電圧化
は、電子の注入時間または引き抜き時間を変えることに
より行われている。
は、電子の注入時間または引き抜き時間を変えることに
より行われている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ように電子の注入時間または引き抜き時間を変えること
によりメモリセルを多しきい値電圧化する従来の方法
は、メモリセル間のしきい値電圧のばらつきを抑えるの
が難しく、また、読み出し時に基準として用いるメモリ
セルを作製することが難しいなどの問題があった。
ように電子の注入時間または引き抜き時間を変えること
によりメモリセルを多しきい値電圧化する従来の方法
は、メモリセル間のしきい値電圧のばらつきを抑えるの
が難しく、また、読み出し時に基準として用いるメモリ
セルを作製することが難しいなどの問題があった。
【０００５】したがって、この発明の目的は、メモリセ
ルのしきい値電圧を三段階に設定することができ、しか
もメモリセル間のしきい値電圧のばらつきを抑えること
ができ、読み出し時に基準として用いるメモリセルの作
製も容易な不揮発性半導体記憶装置を提供することにあ
る。
ルのしきい値電圧を三段階に設定することができ、しか
もメモリセル間のしきい値電圧のばらつきを抑えること
ができ、読み出し時に基準として用いるメモリセルの作
製も容易な不揮発性半導体記憶装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明による不揮発性半導体記憶装
置は、半導体基板上にゲート絶縁膜を介して設けられた
フローティングゲートと、フローティングゲート上に第
１の絶縁膜を介して設けられた第１のコントロールゲー
トと、第１のコントロールゲート上に第２の絶縁膜を介
して設けられた第２のコントロールゲートとを有するこ
とを特徴とするものである。
に、この発明の第１の発明による不揮発性半導体記憶装
置は、半導体基板上にゲート絶縁膜を介して設けられた
フローティングゲートと、フローティングゲート上に第
１の絶縁膜を介して設けられた第１のコントロールゲー
トと、第１のコントロールゲート上に第２の絶縁膜を介
して設けられた第２のコントロールゲートとを有するこ
とを特徴とするものである。
【０００７】この発明の第１の発明においては、書き込
み時に第１のコントロールゲートまたは第２のコントロ
ールゲートを選択して所定の電圧を印加することにより
書き込みを行う。
み時に第１のコントロールゲートまたは第２のコントロ
ールゲートを選択して所定の電圧を印加することにより
書き込みを行う。
【０００８】この発明の第２の発明による不揮発性半導
体記憶装置は、半導体基板上に順次設けられた酸化膜お
よび窒化膜からなるゲート絶縁膜と、ゲート絶縁膜上に
設けられた第１のゲート電極と、第１のゲート電極上に
絶縁膜を介して設けられた第２のゲート電極とを有する
ことを特徴とするものである。
体記憶装置は、半導体基板上に順次設けられた酸化膜お
よび窒化膜からなるゲート絶縁膜と、ゲート絶縁膜上に
設けられた第１のゲート電極と、第１のゲート電極上に
絶縁膜を介して設けられた第２のゲート電極とを有する
ことを特徴とするものである。
【０００９】この発明の第２の発明においては、書き込
み時に第１のゲート電極または第２のゲート電極を選択
して所定の電圧を印加することにより書き込みを行う。
み時に第１のゲート電極または第２のゲート電極を選択
して所定の電圧を印加することにより書き込みを行う。
【００１０】この発明の第２の発明において、典型的に
は、酸化膜は二酸化シリコン（ＳｉＯ2 ）膜であり、窒
化膜は窒化シリコン（Ｓｉ3 Ｎ4 ）膜である。
は、酸化膜は二酸化シリコン（ＳｉＯ2 ）膜であり、窒
化膜は窒化シリコン（Ｓｉ3 Ｎ4 ）膜である。
【００１１】この発明の第３の発明による不揮発性半導
体記憶装置は、半導体基板上に順次設けられた第１の酸
化膜、窒化膜および第２の酸化膜からなるゲート絶縁膜
と、ゲート絶縁膜上に設けられた第１のゲート電極と、
第１のゲート電極上に絶縁膜を介して設けられた第２の
ゲート電極とを有することを特徴とするものである。
体記憶装置は、半導体基板上に順次設けられた第１の酸
化膜、窒化膜および第２の酸化膜からなるゲート絶縁膜
と、ゲート絶縁膜上に設けられた第１のゲート電極と、
第１のゲート電極上に絶縁膜を介して設けられた第２の
ゲート電極とを有することを特徴とするものである。
【００１２】この発明の第３の発明においては、書き込
み時に第１のゲート電極または第２のゲート電極を選択
して所定の電圧を印加することにより書き込みを行う。
み時に第１のゲート電極または第２のゲート電極を選択
して所定の電圧を印加することにより書き込みを行う。
【００１３】この発明の第３の発明において、典型的に
は、第１の酸化膜および第２の酸化膜はＳｉＯ2 膜であ
り、窒化膜はＳｉ3 Ｎ4 膜である。
は、第１の酸化膜および第２の酸化膜はＳｉＯ2 膜であ
り、窒化膜はＳｉ3 Ｎ4 膜である。
【００１４】この発明において、不揮発性半導体記憶装
置は、例えば、電気的一括消去型の不揮発性半導体記憶
装置、すなわちいわゆるフラッシュＥＥＰＲＯＭのほ
か、ＥＰＲＯＭなどである。
置は、例えば、電気的一括消去型の不揮発性半導体記憶
装置、すなわちいわゆるフラッシュＥＥＰＲＯＭのほ
か、ＥＰＲＯＭなどである。
【００１５】
【作用】この発明の第１の発明による不揮発性半導体記
憶装置によれば、半導体基板とフローティングゲートと
の間の容量、フローティングゲートと第１のコントロー
ルゲートとの間の容量および第１のコントロールゲート
と第２のコントロールゲートとの間の容量により、第１
のコントロールゲートを選択して所定の電圧を印加する
ことにより書き込みを行った場合と、第２のコントロー
ルゲートを選択して所定の電圧を印加することにより書
き込みを行った場合とで、メモリセルのしきい値電圧は
互いに異なる。したがって、消去状態と、第１のコント
ロールゲートを選択して所定の電圧を印加することより
書き込みを行った場合と、第２のコントロールゲートを
選択して所定の電圧を印加することにより書き込みを行
った場合とで、メモリセルのしきい値電圧を三段階に設
定することができる。また、この場合、メモリセル間の
しきい値電圧のばらつきを抑えることができ、読み出し
時の基準となるメモリセルの作製も容易である。
憶装置によれば、半導体基板とフローティングゲートと
の間の容量、フローティングゲートと第１のコントロー
ルゲートとの間の容量および第１のコントロールゲート
と第２のコントロールゲートとの間の容量により、第１
のコントロールゲートを選択して所定の電圧を印加する
ことにより書き込みを行った場合と、第２のコントロー
ルゲートを選択して所定の電圧を印加することにより書
き込みを行った場合とで、メモリセルのしきい値電圧は
互いに異なる。したがって、消去状態と、第１のコント
ロールゲートを選択して所定の電圧を印加することより
書き込みを行った場合と、第２のコントロールゲートを
選択して所定の電圧を印加することにより書き込みを行
った場合とで、メモリセルのしきい値電圧を三段階に設
定することができる。また、この場合、メモリセル間の
しきい値電圧のばらつきを抑えることができ、読み出し
時の基準となるメモリセルの作製も容易である。
【００１６】この発明の第２の発明および第３の発明に
よる不揮発性半導体記憶装置によれば、半導体基板と第
１のゲート電極との間の容量および第１のゲート電極と
第２のゲート電極との間の容量により、第１のゲート電
極を選択して所定の電圧を印加することにより書き込み
を行った場合と、第２のゲート電極を選択して所定の電
圧を印加することにより書き込みを行った場合とで、メ
モリセルのしきい値電圧は互いに異なる。したがって、
消去状態と、第１のゲート電極を選択して所定の電圧を
印加することにより書き込みを行った場合と、第２のゲ
ート電極を選択して所定の電圧を印加することにより書
き込みを行った場合とで、メモリセルのしきい値電圧を
三段階に設定することができる。また、この場合、メモ
リセル間のしきい値電圧のばらつきを抑えることがで
き、読み出し時の基準となるメモリセルの作製も容易で
ある。
よる不揮発性半導体記憶装置によれば、半導体基板と第
１のゲート電極との間の容量および第１のゲート電極と
第２のゲート電極との間の容量により、第１のゲート電
極を選択して所定の電圧を印加することにより書き込み
を行った場合と、第２のゲート電極を選択して所定の電
圧を印加することにより書き込みを行った場合とで、メ
モリセルのしきい値電圧は互いに異なる。したがって、
消去状態と、第１のゲート電極を選択して所定の電圧を
印加することにより書き込みを行った場合と、第２のゲ
ート電極を選択して所定の電圧を印加することにより書
き込みを行った場合とで、メモリセルのしきい値電圧を
三段階に設定することができる。また、この場合、メモ
リセル間のしきい値電圧のばらつきを抑えることがで
き、読み出し時の基準となるメモリセルの作製も容易で
ある。
【００１７】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。
しながら説明する。
【００１８】図１はこの発明の第１実施例による不揮発
性半導体記憶装置を示す断面図であり、特に、その一つ
のメモリセル（メモリトランジスタ）の部分を示すもの
である。ここで、図１Ａはチャネル長方向に平行な断面
図、図１Ｂはチャネル幅方向に平行な断面図である。
性半導体記憶装置を示す断面図であり、特に、その一つ
のメモリセル（メモリトランジスタ）の部分を示すもの
である。ここで、図１Ａはチャネル長方向に平行な断面
図、図１Ｂはチャネル幅方向に平行な断面図である。
【００１９】図１に示すように、この不揮発性半導体記
憶装置においては、例えばｐ型シリコン（Ｓｉ）基板１
の表面に例えばＳｉＯ2 膜のようなフィールド絶縁膜２
が選択的に設けられ、これによって素子間分離が行われ
ている。このフィールド絶縁膜２の下側の部分には、例
えばｐ+ 型のチャネルストップ領域３が設けられてい
る。
憶装置においては、例えばｐ型シリコン（Ｓｉ）基板１
の表面に例えばＳｉＯ2 膜のようなフィールド絶縁膜２
が選択的に設けられ、これによって素子間分離が行われ
ている。このフィールド絶縁膜２の下側の部分には、例
えばｐ+ 型のチャネルストップ領域３が設けられてい
る。
【００２０】フィールド絶縁膜２で囲まれた活性領域の
表面には、例えばＳｉＯ2 膜のようなゲート絶縁膜４が
設けられている。このゲート絶縁膜４上には、フローテ
ィングゲート５が設けられている。このフローティング
ゲート５のチャネル幅方向の両端部は、フィールド絶縁
膜２上にまたがっている。ここで、このフローティング
ゲート５は、例えば、リン（Ｐ）のような不純物がドー
プされた多結晶Ｓｉ膜からなる。
表面には、例えばＳｉＯ2 膜のようなゲート絶縁膜４が
設けられている。このゲート絶縁膜４上には、フローテ
ィングゲート５が設けられている。このフローティング
ゲート５のチャネル幅方向の両端部は、フィールド絶縁
膜２上にまたがっている。ここで、このフローティング
ゲート５は、例えば、リン（Ｐ）のような不純物がドー
プされた多結晶Ｓｉ膜からなる。
【００２１】フローティングゲート５上には、例えばＳ
ｉＯ2 膜とＳｉ3 Ｎ4 膜とＳｉＯ2膜との三層構造の
膜、すなわちいわゆるＯＮＯ膜からなる絶縁膜６が設け
られている。そして、この絶縁膜６を介して、フローテ
ィングゲート５上に第１のコントロールゲート７が設け
られている。この第１のコントロールゲート７は、フロ
ーティングゲート５を覆うように、チャネル幅方向に延
在している。ここで、この第１のコントロールゲート７
は、例えば、Ｐのような不純物がドープされた多結晶Ｓ
ｉ膜からなる。
ｉＯ2 膜とＳｉ3 Ｎ4 膜とＳｉＯ2膜との三層構造の
膜、すなわちいわゆるＯＮＯ膜からなる絶縁膜６が設け
られている。そして、この絶縁膜６を介して、フローテ
ィングゲート５上に第１のコントロールゲート７が設け
られている。この第１のコントロールゲート７は、フロ
ーティングゲート５を覆うように、チャネル幅方向に延
在している。ここで、この第１のコントロールゲート７
は、例えば、Ｐのような不純物がドープされた多結晶Ｓ
ｉ膜からなる。
【００２２】第１のコントロールゲート７上には、例え
ばＯＮＯ膜からなる絶縁膜８が設けられている。そし
て、この絶縁膜８を介して、第１のコントロールゲート
７上に第２のコントロールゲート９が設けられている。
この第２のコントロールゲート９は、チャネル幅方向の
一端部を除いた部分の第１のコントロールゲート７を覆
うように、チャネル幅方向に延在している。ここで、こ
の第２のコントロールゲート９は、例えば、Ｐのような
不純物がドープされた多結晶Ｓｉ膜上に例えばタングス
テンシリサイド（ＷＳｉ2 ）膜のような高融点金属シリ
サイド膜を積層した構造のいわゆるポリサイド膜からな
る。
ばＯＮＯ膜からなる絶縁膜８が設けられている。そし
て、この絶縁膜８を介して、第１のコントロールゲート
７上に第２のコントロールゲート９が設けられている。
この第２のコントロールゲート９は、チャネル幅方向の
一端部を除いた部分の第１のコントロールゲート７を覆
うように、チャネル幅方向に延在している。ここで、こ
の第２のコントロールゲート９は、例えば、Ｐのような
不純物がドープされた多結晶Ｓｉ膜上に例えばタングス
テンシリサイド（ＷＳｉ2 ）膜のような高融点金属シリ
サイド膜を積層した構造のいわゆるポリサイド膜からな
る。
【００２３】この場合、上述のフローティングゲート
５、第１のコントロールゲート７および第２のコントロ
ールゲート９は、チャネル長方向において、互いに同一
の幅を有する。
５、第１のコントロールゲート７および第２のコントロ
ールゲート９は、チャネル長方向において、互いに同一
の幅を有する。
【００２４】また、フィールド絶縁膜２で囲まれた活性
領域中には、フローティングゲート５、第１のコントロ
ールゲート７および第２のコントロールゲート９に対し
て自己整合的に、例えばｎ+ 型のソース領域１０および
ドレイン領域１１が設けられている。そして、フローテ
ィングゲート５、第１のコントロールゲート７および第
２のコントロールゲート９とこれらのソース領域１０お
よびドレイン領域１１とにより、メモリトランジスタが
構成されている。
領域中には、フローティングゲート５、第１のコントロ
ールゲート７および第２のコントロールゲート９に対し
て自己整合的に、例えばｎ+ 型のソース領域１０および
ドレイン領域１１が設けられている。そして、フローテ
ィングゲート５、第１のコントロールゲート７および第
２のコントロールゲート９とこれらのソース領域１０お
よびドレイン領域１１とにより、メモリトランジスタが
構成されている。
【００２５】なお、実際には、第２のコントロールゲー
ト９、第１のコントロールゲート７などを覆う層間絶縁
膜、この層間絶縁膜のコンタクトホール、金属配線、パ
ッシベーション膜などが設けられているが、それらの図
示および説明は省略する。
ト９、第１のコントロールゲート７などを覆う層間絶縁
膜、この層間絶縁膜のコンタクトホール、金属配線、パ
ッシベーション膜などが設けられているが、それらの図
示および説明は省略する。
【００２６】次に、上述のように構成されたこの第１実
施例による不揮発性半導体記憶装置の動作について説明
する。
施例による不揮発性半導体記憶装置の動作について説明
する。
【００２７】いま、図１において、ｐ型Ｓｉ基板１とフ
ローティングゲート５との間の容量をＣ1 、フローティ
ングゲート５と第１のコントロールゲート７との間の容
量をＣ2 、第１のコントロールゲート７と第２のコント
ロールゲート９との間の容量をＣ3 とする。また、ｐ型
Ｓｉ基板１とフローティングゲート５との間に印加され
る電圧をＶ1 、フローティングゲート５と第１のコント
ロールゲート７との間に印加される電圧をＶ2 、第１の
コントロールゲート７と第２のコントロールゲート９と
の間に印加される電圧をＶ3 とする。
ローティングゲート５との間の容量をＣ1 、フローティ
ングゲート５と第１のコントロールゲート７との間の容
量をＣ2 、第１のコントロールゲート７と第２のコント
ロールゲート９との間の容量をＣ3 とする。また、ｐ型
Ｓｉ基板１とフローティングゲート５との間に印加され
る電圧をＶ1 、フローティングゲート５と第１のコント
ロールゲート７との間に印加される電圧をＶ2 、第１の
コントロールゲート７と第２のコントロールゲート９と
の間に印加される電圧をＶ3 とする。
【００２８】ここで、例えば、ｐ型Ｓｉ基板１を接地
し、第１のコントロールゲート７に電圧Ｖを印加し、第
２のコントロールゲート９をフローティングとした場
合、 Ｖ1 ＝［（１／Ｃ1 ）／（１／Ｃ1 ＋１／Ｃ2 ）］Ｖ （１） となる。
し、第１のコントロールゲート７に電圧Ｖを印加し、第
２のコントロールゲート９をフローティングとした場
合、 Ｖ1 ＝［（１／Ｃ1 ）／（１／Ｃ1 ＋１／Ｃ2 ）］Ｖ （１） となる。
【００２９】また、ｐ型Ｓｉ基板１を接地し、第２のコ
ントロールゲート９に電圧Ｖ´を印加し、第１のコント
ロールゲート７をフローティングとした場合、 Ｖ1 ＝［（１／Ｃ1 ）／（１／Ｃ1 ＋１／Ｃ2 ＋１／Ｃ3 ）］Ｖ´（２） となる。
ントロールゲート９に電圧Ｖ´を印加し、第１のコント
ロールゲート７をフローティングとした場合、 Ｖ1 ＝［（１／Ｃ1 ）／（１／Ｃ1 ＋１／Ｃ2 ＋１／Ｃ3 ）］Ｖ´（２） となる。
【００３０】（１）式および（２）式からわかるよう
に、第１のコントロールゲート７に電圧Ｖを印加した場
合と第２のコントロールゲート９に電圧Ｖ´を印加した
場合とで、ｐ型Ｓｉ基板１とフローティングゲート５と
の間に印加される電圧Ｖ1 は異なり、したがって第１の
コントロールゲート７に電圧Ｖを印加した場合と第２の
コントロールゲート９に電圧Ｖ´を印加した場合とで電
子の注入効率または引き抜き効率を変えることができ
る。このため、第１のコントロールゲート７および第２
のコントロールゲート９に同じ時間電圧を印加しても、
メモリセルのしきい値電圧は互いに異なる。
に、第１のコントロールゲート７に電圧Ｖを印加した場
合と第２のコントロールゲート９に電圧Ｖ´を印加した
場合とで、ｐ型Ｓｉ基板１とフローティングゲート５と
の間に印加される電圧Ｖ1 は異なり、したがって第１の
コントロールゲート７に電圧Ｖを印加した場合と第２の
コントロールゲート９に電圧Ｖ´を印加した場合とで電
子の注入効率または引き抜き効率を変えることができ
る。このため、第１のコントロールゲート７および第２
のコントロールゲート９に同じ時間電圧を印加しても、
メモリセルのしきい値電圧は互いに異なる。
【００３１】したがって、消去状態と、第１のコントロ
ールゲート７を選択して電圧Ｖを印加した場合と、第２
のコントロールゲート９を選択して電圧Ｖ´を印加した
場合とで、メモリセルのしきい値電圧を三段階に設定す
ることができる。
ールゲート７を選択して電圧Ｖを印加した場合と、第２
のコントロールゲート９を選択して電圧Ｖ´を印加した
場合とで、メモリセルのしきい値電圧を三段階に設定す
ることができる。
【００３２】なお、ｐ型Ｓｉ基板１とフローティングゲ
ート５との間の容量Ｃ1 はそれらの間のゲート絶縁膜４
の面積および厚さで決定され、フローティングゲート５
と第１のコントロールゲート７との間の容量Ｃ2 はそれ
らの間の絶縁膜６の面積および厚さで決定され、第１の
コントロールゲート７と第２のコントロールゲート９と
の間の容量Ｃ3 はそれらの間の絶縁膜８の面積および厚
さで決定される。そして、メモリセルのしきい値電圧を
所望の値に設定するためには、これらのゲート絶縁膜
４、絶縁膜６および絶縁膜８の厚さ、素子分離幅、フロ
ーティングゲート５と第１のコントロールゲート７との
間の重なり、第１のコントロールゲート７と第２のコン
トロールゲート９との間の重なりなどを最適化し、必要
な容量を確保するようにすればよい。
ート５との間の容量Ｃ1 はそれらの間のゲート絶縁膜４
の面積および厚さで決定され、フローティングゲート５
と第１のコントロールゲート７との間の容量Ｃ2 はそれ
らの間の絶縁膜６の面積および厚さで決定され、第１の
コントロールゲート７と第２のコントロールゲート９と
の間の容量Ｃ3 はそれらの間の絶縁膜８の面積および厚
さで決定される。そして、メモリセルのしきい値電圧を
所望の値に設定するためには、これらのゲート絶縁膜
４、絶縁膜６および絶縁膜８の厚さ、素子分離幅、フロ
ーティングゲート５と第１のコントロールゲート７との
間の重なり、第１のコントロールゲート７と第２のコン
トロールゲート９との間の重なりなどを最適化し、必要
な容量を確保するようにすればよい。
【００３３】以上のことを前提として、この第１実施例
による不揮発性半導体記憶装置の書き込み動作および読
み出し動作について説明すると、次の通りである。
による不揮発性半導体記憶装置の書き込み動作および読
み出し動作について説明すると、次の通りである。
【００３４】いま、消去状態においてフローティングゲ
ート５に電子が注入されているものとし、この状態を例
えば情報「０」に対応させる。また、フローティングゲ
ート５から電子を引き抜いた状態を例えば情報「２」に
対応させる。そして、これらの中間の状態、すなわちフ
ローティングゲート５から所定量の電子を引き抜いた状
態を例えば情報「１」に対応させる。ここで、メモリセ
ルのしきい値電圧は、例えば、情報「０」が書き込まれ
ているときには＋６Ｖ、情報「１」が書き込まれている
ときには＋４Ｖ、情報「２」が書き込まれているときに
は＋１．５Ｖであるとする。
ート５に電子が注入されているものとし、この状態を例
えば情報「０」に対応させる。また、フローティングゲ
ート５から電子を引き抜いた状態を例えば情報「２」に
対応させる。そして、これらの中間の状態、すなわちフ
ローティングゲート５から所定量の電子を引き抜いた状
態を例えば情報「１」に対応させる。ここで、メモリセ
ルのしきい値電圧は、例えば、情報「０」が書き込まれ
ているときには＋６Ｖ、情報「１」が書き込まれている
ときには＋４Ｖ、情報「２」が書き込まれているときに
は＋１．５Ｖであるとする。
【００３５】まず、情報「２」を書き込むときには、第
１のコントロールゲート７に所定の負電圧、例えば−６
Ｖを印加し、ドレイン領域１１に所定の正電圧、例えば
＋１２Ｖを印加する。第２のコントロールゲート９はフ
ローティングとし、ソース領域１０は接地しておく。こ
のとき、フローティングゲート５からドレイン領域１１
に電子が引き抜かれてメモリセルのしきい値電圧は＋６
Ｖに設定され、これによって情報「２」が書き込まれ
る。情報「１」を書き込むときには、第２のコントロー
ルゲート９に所定の負電圧、例えば−６Ｖを印加し、ド
レイン領域１１に所定の正電圧、例えば＋１２Ｖを印加
する。第１のコントロールゲート７はフローティングと
し、ソース領域１０は接地しておく。このとき、フロー
ティングゲート５からドレイン領域１１に電子が所定量
引き抜かれてメモリセルのしきい値電圧は＋４Ｖに設定
され、これによって情報「１」が書き込まれる。
１のコントロールゲート７に所定の負電圧、例えば−６
Ｖを印加し、ドレイン領域１１に所定の正電圧、例えば
＋１２Ｖを印加する。第２のコントロールゲート９はフ
ローティングとし、ソース領域１０は接地しておく。こ
のとき、フローティングゲート５からドレイン領域１１
に電子が引き抜かれてメモリセルのしきい値電圧は＋６
Ｖに設定され、これによって情報「２」が書き込まれ
る。情報「１」を書き込むときには、第２のコントロー
ルゲート９に所定の負電圧、例えば−６Ｖを印加し、ド
レイン領域１１に所定の正電圧、例えば＋１２Ｖを印加
する。第１のコントロールゲート７はフローティングと
し、ソース領域１０は接地しておく。このとき、フロー
ティングゲート５からドレイン領域１１に電子が所定量
引き抜かれてメモリセルのしきい値電圧は＋４Ｖに設定
され、これによって情報「１」が書き込まれる。
【００３６】次に、読み出し時には、例えば、まず、第
１のコントロールゲート７に、情報「２」が書き込まれ
ているときのメモリセルのしきい値電圧（＝＋１．５
Ｖ）よりも高く、情報「１」が書き込まれているときの
メモリセルのしきい値電圧（＝＋４Ｖ）よりも低い所定
の正電圧、例えば＋３Ｖを印加する。第２のコントロー
ルゲート９はフローティングとし、ソース領域１０は接
地し、ドレイン領域１１には所定の正電圧を印加する。
この場合、メモリセルに情報「２」が書き込まれている
ときには、メモリトランジスタがオンし、読み出し電流
が流れるが、メモリセルに情報「０」または情報「１」
が書き込まれているときにはメモリトランジスタはオン
せず、読み出し電流が流れない。このため、第１のコン
トロールゲート７に＋３Ｖを印加したときに読み出し電
流が流れることにより、情報「２」を読み出すことがで
きる。
１のコントロールゲート７に、情報「２」が書き込まれ
ているときのメモリセルのしきい値電圧（＝＋１．５
Ｖ）よりも高く、情報「１」が書き込まれているときの
メモリセルのしきい値電圧（＝＋４Ｖ）よりも低い所定
の正電圧、例えば＋３Ｖを印加する。第２のコントロー
ルゲート９はフローティングとし、ソース領域１０は接
地し、ドレイン領域１１には所定の正電圧を印加する。
この場合、メモリセルに情報「２」が書き込まれている
ときには、メモリトランジスタがオンし、読み出し電流
が流れるが、メモリセルに情報「０」または情報「１」
が書き込まれているときにはメモリトランジスタはオン
せず、読み出し電流が流れない。このため、第１のコン
トロールゲート７に＋３Ｖを印加したときに読み出し電
流が流れることにより、情報「２」を読み出すことがで
きる。
【００３７】第１のコントロールゲート７に＋３Ｖを印
加したときに読み出し電流が流れないときには、そのま
までは、メモリセルに情報「１」が書き込まれているの
か、情報「０」が書き込まれているのかは、不明であ
る。そこで、次に、第２のコントロールゲート９に、情
報「１」が書き込まれているときのメモリセルのしきい
値電圧よりも高く、情報「０」が書き込まれているとき
のメモリセルのしきい値電圧よりも低い所定の正電圧、
例えば＋５Ｖを印加する。第２のコントロールゲート９
はフローティングとし、ソース領域１０は接地し、ドレ
イン領域１１には所定の正電圧を印加する。この場合、
メモリトランジスタがオンし、読み出し電流が流れると
きには情報「１」を読み出すことができ、一方、メモリ
トランジスタがオンせず、読み出し電流が流れないとき
には情報「０」を読み出すことができる。
加したときに読み出し電流が流れないときには、そのま
までは、メモリセルに情報「１」が書き込まれているの
か、情報「０」が書き込まれているのかは、不明であ
る。そこで、次に、第２のコントロールゲート９に、情
報「１」が書き込まれているときのメモリセルのしきい
値電圧よりも高く、情報「０」が書き込まれているとき
のメモリセルのしきい値電圧よりも低い所定の正電圧、
例えば＋５Ｖを印加する。第２のコントロールゲート９
はフローティングとし、ソース領域１０は接地し、ドレ
イン領域１１には所定の正電圧を印加する。この場合、
メモリトランジスタがオンし、読み出し電流が流れると
きには情報「１」を読み出すことができ、一方、メモリ
トランジスタがオンせず、読み出し電流が流れないとき
には情報「０」を読み出すことができる。
【００３８】次に、この第１実施例による不揮発性半導
体記憶装置の製造方法について説明する。
体記憶装置の製造方法について説明する。
【００３９】図２〜図９はこの第１実施例による不揮発
性半導体記憶装置の製造方法を工程順に示す断面図であ
る。ここで、図２Ａおよび図２Ｂはそれぞれ図１Ａおよ
び図１Ｂに対応する断面図である。図３〜図９について
も同様である。
性半導体記憶装置の製造方法を工程順に示す断面図であ
る。ここで、図２Ａおよび図２Ｂはそれぞれ図１Ａおよ
び図１Ｂに対応する断面図である。図３〜図９について
も同様である。
【００４０】この第１実施例による不揮発性半導体記憶
装置の製造方法においては、まず、図２に示すように、
ｐ型Ｓｉ基板１の表面に熱酸化法によりＳｉＯ2 膜から
なるフィールド絶縁膜２を選択的に形成して素子間分離
を行うとともに、このフィールド絶縁膜２の下側の部分
にチャネルストップ領域３を形成する。この後、フィー
ルド絶縁膜２で囲まれた活性領域の表面に例えば熱酸化
法によりＳｉＯ2 膜からなるゲート絶縁膜４を形成す
る。
装置の製造方法においては、まず、図２に示すように、
ｐ型Ｓｉ基板１の表面に熱酸化法によりＳｉＯ2 膜から
なるフィールド絶縁膜２を選択的に形成して素子間分離
を行うとともに、このフィールド絶縁膜２の下側の部分
にチャネルストップ領域３を形成する。この後、フィー
ルド絶縁膜２で囲まれた活性領域の表面に例えば熱酸化
法によりＳｉＯ2 膜からなるゲート絶縁膜４を形成す
る。
【００４１】次に、図３に示すように、例えばＣＶＤ法
により全面に多結晶Ｓｉ膜１２を形成し、さらにこの多
結晶Ｓｉ膜１２にイオン注入法や熱拡散法により例えば
Ｐのような不純物をドープして低抵抗化した後、この不
純物がドープされた多結晶Ｓｉ膜１２を例えば反応性イ
オンエッチング（ＲＩＥ）法によりパターニングし、チ
ャネル幅方向の幅がフローティングゲート５と等しい所
定形状にする。
により全面に多結晶Ｓｉ膜１２を形成し、さらにこの多
結晶Ｓｉ膜１２にイオン注入法や熱拡散法により例えば
Ｐのような不純物をドープして低抵抗化した後、この不
純物がドープされた多結晶Ｓｉ膜１２を例えば反応性イ
オンエッチング（ＲＩＥ）法によりパターニングし、チ
ャネル幅方向の幅がフローティングゲート５と等しい所
定形状にする。
【００４２】次に、このようにしてパターニングされた
多結晶Ｓｉ膜１２上にＯＮＯ膜からなる絶縁膜６を形成
する。ここで、この絶縁膜６を構成するＯＮＯ膜のＳｉ
Ｏ2膜は熱酸化法により形成し、Ｓｉ3 Ｎ4 膜は減圧Ｃ
ＶＤ法により形成する。
多結晶Ｓｉ膜１２上にＯＮＯ膜からなる絶縁膜６を形成
する。ここで、この絶縁膜６を構成するＯＮＯ膜のＳｉ
Ｏ2膜は熱酸化法により形成し、Ｓｉ3 Ｎ4 膜は減圧Ｃ
ＶＤ法により形成する。
【００４３】次に、例えばＣＶＤ法により全面に多結晶
Ｓｉ膜１３を形成し、さらにこの多結晶Ｓｉ膜１３にイ
オン注入法や熱拡散法により例えばＰのような不純物を
ドープして低抵抗化した後、この不純物がドープされた
多結晶Ｓｉ膜１３を例えばＲＩＥ法によりパターニング
し、チャネル幅方向の幅が第１のコントロールゲート７
と等しくなるようにする。
Ｓｉ膜１３を形成し、さらにこの多結晶Ｓｉ膜１３にイ
オン注入法や熱拡散法により例えばＰのような不純物を
ドープして低抵抗化した後、この不純物がドープされた
多結晶Ｓｉ膜１３を例えばＲＩＥ法によりパターニング
し、チャネル幅方向の幅が第１のコントロールゲート７
と等しくなるようにする。
【００４４】次に、このようにしてパターニングされた
多結晶Ｓｉ膜１３上にＯＮＯ膜からなる絶縁膜８を形成
する。ここで、この絶縁膜８を構成するＯＮＯ膜のＳｉ
Ｏ2膜は熱酸化法により形成し、Ｓｉ3 Ｎ4 膜は減圧Ｃ
ＶＤ法により形成する。
多結晶Ｓｉ膜１３上にＯＮＯ膜からなる絶縁膜８を形成
する。ここで、この絶縁膜８を構成するＯＮＯ膜のＳｉ
Ｏ2膜は熱酸化法により形成し、Ｓｉ3 Ｎ4 膜は減圧Ｃ
ＶＤ法により形成する。
【００４５】次に、例えばＣＶＤ法により全面に多結晶
Ｓｉ膜を形成し、さらにこの多結晶Ｓｉ膜にイオン注入
法や熱拡散法により例えばＰのような不純物をドープし
て低抵抗化した後、この不純物がドープされた多結晶Ｓ
ｉ膜上に例えばスパッタリング法により例えばＷＳｉ2
膜のような高融点金属シリサイド膜を形成し、これらの
多結晶Ｓｉ膜および高融点金属シリサイド膜からなるポ
リサイド膜１４を形成する。この後、このポリサイド膜
１４上にリソグラフィー法によりレジストパターン１５
を形成する。ここで、このレジストパターン１５は、チ
ャネル長方向においてはフローティングゲート５、第１
のコントロールゲート７および第２のコントロールゲー
ト９と同一の幅を有し、チャネル幅方向においては第２
のコントロールゲート９と同一の幅を有する。
Ｓｉ膜を形成し、さらにこの多結晶Ｓｉ膜にイオン注入
法や熱拡散法により例えばＰのような不純物をドープし
て低抵抗化した後、この不純物がドープされた多結晶Ｓ
ｉ膜上に例えばスパッタリング法により例えばＷＳｉ2
膜のような高融点金属シリサイド膜を形成し、これらの
多結晶Ｓｉ膜および高融点金属シリサイド膜からなるポ
リサイド膜１４を形成する。この後、このポリサイド膜
１４上にリソグラフィー法によりレジストパターン１５
を形成する。ここで、このレジストパターン１５は、チ
ャネル長方向においてはフローティングゲート５、第１
のコントロールゲート７および第２のコントロールゲー
ト９と同一の幅を有し、チャネル幅方向においては第２
のコントロールゲート９と同一の幅を有する。
【００４６】次に、レジストパターン１５をマスクとし
て例えばＲＩＥ法によりポリサイド膜１４をパターニン
グする。これによって、図４に示すように、第２のコン
トロールゲート９が形成される。
て例えばＲＩＥ法によりポリサイド膜１４をパターニン
グする。これによって、図４に示すように、第２のコン
トロールゲート９が形成される。
【００４７】次に、図５に示すように、多結晶Ｓｉ膜１
３のうちの第２のコントロールゲート９により覆われて
いないチャネル幅方向の一端部を覆うようにリソグラフ
ィー法により所定形状のレジストパターン１６を形成し
た後、レジストパターン１５およびこのレジストパター
ン１６をマスクとして例えばＲＩＥ法により絶縁膜８を
パターニングする。
３のうちの第２のコントロールゲート９により覆われて
いないチャネル幅方向の一端部を覆うようにリソグラフ
ィー法により所定形状のレジストパターン１６を形成し
た後、レジストパターン１５およびこのレジストパター
ン１６をマスクとして例えばＲＩＥ法により絶縁膜８を
パターニングする。
【００４８】次に、レジストパターン１５およびレジス
トパターン１６をマスクとして例えばＲＩＥ法により多
結晶Ｓｉ膜１３をパターニングする。これによって、図
６に示すように、第１のコントロールゲート７が形成さ
れる。
トパターン１６をマスクとして例えばＲＩＥ法により多
結晶Ｓｉ膜１３をパターニングする。これによって、図
６に示すように、第１のコントロールゲート７が形成さ
れる。
【００４９】次に、図７に示すように、レジストパター
ン１５およびレジストパターン１６をマスクとして例え
ばＲＩＥ法により絶縁膜６をパターニングする。
ン１５およびレジストパターン１６をマスクとして例え
ばＲＩＥ法により絶縁膜６をパターニングする。
【００５０】次に、レジストパターン１５およびレジス
トパターン１６をマスクとして例えばＲＩＥ法により多
結晶Ｓｉ膜１２をパターニングする。これによって、図
８に示すように、フローティングゲート５が形成され
る。
トパターン１６をマスクとして例えばＲＩＥ法により多
結晶Ｓｉ膜１２をパターニングする。これによって、図
８に示すように、フローティングゲート５が形成され
る。
【００５１】次に、図９に示すように、レジストパター
ン１５およびレジストパターン１６をマスクとして活性
領域中にｎ型不純物、例えばヒ素（Ａｓ）やＰをイオン
注入することにより、例えばｎ+ 型のソース領域１０お
よびドレイン領域１１を形成する。これらのソース領域
１０およびドレイン領域１１は、チャネル長方向におい
て、フローティングゲート５、第１のコントロールゲー
ト７および第２のコントロールゲート９に対して自己整
合的に形成される。
ン１５およびレジストパターン１６をマスクとして活性
領域中にｎ型不純物、例えばヒ素（Ａｓ）やＰをイオン
注入することにより、例えばｎ+ 型のソース領域１０お
よびドレイン領域１１を形成する。これらのソース領域
１０およびドレイン領域１１は、チャネル長方向におい
て、フローティングゲート５、第１のコントロールゲー
ト７および第２のコントロールゲート９に対して自己整
合的に形成される。
【００５２】次に、レジストパターン１５およびレジス
トパターン１６を除去し、必要に応じてさらに注入不純
物の電気的活性化のための熱処理を行った後、必要なプ
ロセス、例えば層間絶縁膜、コンタクトホール、金属配
線、パッシベーション膜の形成などを経て、目的とする
不揮発性半導体記憶装置を完成させる。
トパターン１６を除去し、必要に応じてさらに注入不純
物の電気的活性化のための熱処理を行った後、必要なプ
ロセス、例えば層間絶縁膜、コンタクトホール、金属配
線、パッシベーション膜の形成などを経て、目的とする
不揮発性半導体記憶装置を完成させる。
【００５３】以上のように、この第１実施例によれば、
フローティングゲート５上に絶縁膜６を介して第１のコ
ントロールゲート７を設け、この第１のコントロールゲ
ート７上に絶縁膜８を介して第２のコントロールゲート
９を設けた構造とし、書き込み時に第１のコントロール
ゲート７または第２のコントロールゲート９を選択して
電圧を印加することにより書き込みを行うようにしてい
るので、メモリセルのしきい値電圧を三段階に設定する
ことができる。すなわち、メモリセルの多しきい値電圧
化を図ることができる。また、この場合、電子の注入時
間または引き抜き時間を変えることにより多しきい値電
圧化を実現する従来の方法と異なり、メモリセル間のし
きい値電圧のばらつきを抑えることができ、読み出し時
の基準として用いるメモリセルの作製も容易である。
フローティングゲート５上に絶縁膜６を介して第１のコ
ントロールゲート７を設け、この第１のコントロールゲ
ート７上に絶縁膜８を介して第２のコントロールゲート
９を設けた構造とし、書き込み時に第１のコントロール
ゲート７または第２のコントロールゲート９を選択して
電圧を印加することにより書き込みを行うようにしてい
るので、メモリセルのしきい値電圧を三段階に設定する
ことができる。すなわち、メモリセルの多しきい値電圧
化を図ることができる。また、この場合、電子の注入時
間または引き抜き時間を変えることにより多しきい値電
圧化を実現する従来の方法と異なり、メモリセル間のし
きい値電圧のばらつきを抑えることができ、読み出し時
の基準として用いるメモリセルの作製も容易である。
【００５４】次に、この発明の第２実施例について説明
する。
する。
【００５５】図１０はこの第２実施例による不揮発性半
導体記憶装置を示す断面図であり、特に、その一つのメ
モリセル（メモリトランジスタ）の部分を示すものであ
る。ここで、図１０Ａはチャネル長方向に平行な断面
図、図１０Ｂはチャネル幅方向に平行な断面図である。
導体記憶装置を示す断面図であり、特に、その一つのメ
モリセル（メモリトランジスタ）の部分を示すものであ
る。ここで、図１０Ａはチャネル長方向に平行な断面
図、図１０Ｂはチャネル幅方向に平行な断面図である。
【００５６】図１０に示すように、この不揮発性半導体
記憶装置においては、ｐ型Ｓｉ基板２１の表面に例えば
ＳｉＯ2 膜のようなフィールド絶縁膜２２が選択的に設
けられ、これによって素子間分離が行われているととも
に、このフィールド絶縁膜２２の下側の部分に例えばｐ
+ 型のチャネルストップ領域２３が設けられている。以
上は第１実施例による不揮発性半導体記憶装置と同様で
ある。
記憶装置においては、ｐ型Ｓｉ基板２１の表面に例えば
ＳｉＯ2 膜のようなフィールド絶縁膜２２が選択的に設
けられ、これによって素子間分離が行われているととも
に、このフィールド絶縁膜２２の下側の部分に例えばｐ
+ 型のチャネルストップ領域２３が設けられている。以
上は第１実施例による不揮発性半導体記憶装置と同様で
ある。
【００５７】この第２実施例においては、フィールド絶
縁膜２２で囲まれた活性領域の表面に、ＯＮＯ膜からな
るゲート絶縁膜２４が設けられている。このゲート絶縁
膜２４上には、第１のゲート電極２５が設けられてい
る。この第１のゲート電極２５のチャネル幅方向の両端
部は、フィールド絶縁膜２２上にまたがっている。ここ
で、この第１のゲート電極２５は、例えば、Ｐのような
不純物がドープされた多結晶Ｓｉ膜からなる。
縁膜２２で囲まれた活性領域の表面に、ＯＮＯ膜からな
るゲート絶縁膜２４が設けられている。このゲート絶縁
膜２４上には、第１のゲート電極２５が設けられてい
る。この第１のゲート電極２５のチャネル幅方向の両端
部は、フィールド絶縁膜２２上にまたがっている。ここ
で、この第１のゲート電極２５は、例えば、Ｐのような
不純物がドープされた多結晶Ｓｉ膜からなる。
【００５８】第１のゲート電極２５上には、例えばＯＮ
Ｏ膜からなる絶縁膜２６が設けられている。そして、こ
の絶縁膜２６を介して、第１のゲート電極２５上に第２
のゲート電極２７が設けられている。この第２のゲート
電極２７は、チャネル幅方向の一端部を除いた部分の第
１のゲート電極２５を覆うように、チャネル幅方向に延
在している。ここで、この第２のゲート電極２７は、例
えば、Ｐのような不純物がドープされた多結晶Ｓｉ膜上
に例えばＷＳｉ2 膜のような高融点金属シリサイド膜を
積層した構造のポリサイド膜からなる。
Ｏ膜からなる絶縁膜２６が設けられている。そして、こ
の絶縁膜２６を介して、第１のゲート電極２５上に第２
のゲート電極２７が設けられている。この第２のゲート
電極２７は、チャネル幅方向の一端部を除いた部分の第
１のゲート電極２５を覆うように、チャネル幅方向に延
在している。ここで、この第２のゲート電極２７は、例
えば、Ｐのような不純物がドープされた多結晶Ｓｉ膜上
に例えばＷＳｉ2 膜のような高融点金属シリサイド膜を
積層した構造のポリサイド膜からなる。
【００５９】この場合、上述の第１のゲート電極２５お
よび第２のゲート電極２７は、チャネル長方向におい
て、互いに同一の幅を有する。
よび第２のゲート電極２７は、チャネル長方向におい
て、互いに同一の幅を有する。
【００６０】また、フィールド絶縁膜２２で囲まれた活
性領域中には、第１のゲート電極２５および第２のゲー
ト電極２７に対して自己整合的に、例えばｎ+ 型のソー
ス領域２８およびドレイン領域２９が設けられている。
そして、第１のゲート電極２５および第２のゲート電極
２７とこれらのソース領域２８およびドレイン領域２９
とにより、メモリトランジスタが構成されている。
性領域中には、第１のゲート電極２５および第２のゲー
ト電極２７に対して自己整合的に、例えばｎ+ 型のソー
ス領域２８およびドレイン領域２９が設けられている。
そして、第１のゲート電極２５および第２のゲート電極
２７とこれらのソース領域２８およびドレイン領域２９
とにより、メモリトランジスタが構成されている。
【００６１】なお、実際には、第２のゲート電極２７、
第１のゲート電極２５などを覆う層間絶縁膜、この層間
絶縁膜のコンタクトホール、金属配線、パッシベーショ
ン膜などが設けられているが、それらの図示および説明
は省略する。
第１のゲート電極２５などを覆う層間絶縁膜、この層間
絶縁膜のコンタクトホール、金属配線、パッシベーショ
ン膜などが設けられているが、それらの図示および説明
は省略する。
【００６２】上述のように構成されたこの第２実施例に
よる不揮発性半導体記憶装置の動作は、第１のゲート電
極２５を第１のコントロールゲート７に対応させ、第２
のゲート電極２７を第２のコントロールゲート９に対応
させれば、第１実施例による不揮発性半導体記憶装置と
同様であるので、説明を省略する。また、この第２実施
例による不揮発性半導体記憶装置の製造方法も、第１実
施例による不揮発性半導体記憶装置の製造方法と同様で
あるので、説明を省略する。
よる不揮発性半導体記憶装置の動作は、第１のゲート電
極２５を第１のコントロールゲート７に対応させ、第２
のゲート電極２７を第２のコントロールゲート９に対応
させれば、第１実施例による不揮発性半導体記憶装置と
同様であるので、説明を省略する。また、この第２実施
例による不揮発性半導体記憶装置の製造方法も、第１実
施例による不揮発性半導体記憶装置の製造方法と同様で
あるので、説明を省略する。
【００６３】この第２実施例によれば、ＭＯＮＯＳ型の
不揮発性半導体記憶装置において、第１実施例と同様な
利点を得ることができる。
不揮発性半導体記憶装置において、第１実施例と同様な
利点を得ることができる。
【００６４】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
でなく、この発明の技術的思想に基づく各種の変形が可
能である。
明したが、この発明は、上述の実施例に限定されるもの
でなく、この発明の技術的思想に基づく各種の変形が可
能である。
【００６５】例えば、上述の第１実施例において挙げた
数値は、あくまでも例に過ぎず、これらの数値に限定さ
れるものではない。
数値は、あくまでも例に過ぎず、これらの数値に限定さ
れるものではない。
【００６６】また、上述の第１実施例および第２実施例
におけるｐ型Ｓｉ基板１、２１の部分は、Ｓｉ基板中に
形成されたｐウエルであってもよい。
におけるｐ型Ｓｉ基板１、２１の部分は、Ｓｉ基板中に
形成されたｐウエルであってもよい。
【００６７】さらに、上述の第２実施例においては、Ｍ
ＯＮＯＳ型の不揮発性半導体記憶装置にこの発明を適用
した場合について説明したが、この発明は、ＭＮＯＳ型
の不揮発性半導体記憶装置に適用することも可能であ
る。
ＯＮＯＳ型の不揮発性半導体記憶装置にこの発明を適用
した場合について説明したが、この発明は、ＭＮＯＳ型
の不揮発性半導体記憶装置に適用することも可能であ
る。
【００６８】
【発明の効果】以上説明したように、この発明の第１の
発明によれば、フローティングゲート型の不揮発性半導
体記憶装置において、メモリセルのしきい値電圧を三段
階に設定することができ、しかもメモリセル間のしきい
値電圧のばらつきを抑えることができ、読み出し時に基
準として用いるメモリセルの作製も容易である。
発明によれば、フローティングゲート型の不揮発性半導
体記憶装置において、メモリセルのしきい値電圧を三段
階に設定することができ、しかもメモリセル間のしきい
値電圧のばらつきを抑えることができ、読み出し時に基
準として用いるメモリセルの作製も容易である。
【００６９】この発明の第２の発明および第３の発明に
よれば、ＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性半導
体記憶装置において、メモリセルのしきい値電圧を三段
階に設定することができ、しかもメモリセル間のしきい
値電圧のばらつきを抑えることができ、読み出し時に基
準として用いるメモリセルの作製も容易である。
よれば、ＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性半導
体記憶装置において、メモリセルのしきい値電圧を三段
階に設定することができ、しかもメモリセル間のしきい
値電圧のばらつきを抑えることができ、読み出し時に基
準として用いるメモリセルの作製も容易である。
【図１】この発明の第１実施例による不揮発性半導体記
憶装置を示す断面図である。
憶装置を示す断面図である。
【図２】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図３】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図４】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図５】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図６】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図７】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図８】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図９】この発明の第１実施例による不揮発性半導体記
憶装置の製造方法を説明するための断面図である。
憶装置の製造方法を説明するための断面図である。
【図１０】この発明の第２実施例による不揮発性半導体
記憶装置を示す断面図である。
記憶装置を示す断面図である。
１、２１ ｐ型Ｓｉ基板 ２、２２ フィールド絶縁膜 ４、２４ ゲート絶縁膜 ５ フローティングゲート ６、８、２６ 絶縁膜 ７ 第１のコントロールゲート ９ 第２のコントロールゲート １０、２８ ソース領域 １１、２９ ドレイン領域 ２５ 第１のゲート電極 ２７ 第２のゲート電極
Claims (6)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して設
けられたフローティングゲートと、 上記フローティングゲート上に第１の絶縁膜を介して設
けられた第１のコントロールゲートと、 上記第１のコントロールゲート上に第２の絶縁膜を介し
て設けられた第２のコントロールゲートとを有すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項２】 書き込み時に上記第１のコントロールゲ
ートまたは上記第２のコントロールゲートを選択して所
定の電圧を印加することにより書き込みを行うようにし
たことを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項３】 半導体基板上に順次設けられた酸化膜お
よび窒化膜からなるゲート絶縁膜と、 上記ゲート絶縁膜上に設けられた第１のゲート電極と、 上記第１のゲート電極上に絶縁膜を介して設けられた第
２のゲート電極とを有することを特徴とする不揮発性半
導体記憶装置。 - 【請求項４】 書き込み時に上記第１のゲート電極また
は上記第２のゲート電極を選択して所定の電圧を印加す
ることにより書き込みを行うようにしたことを特徴とす
る請求項３記載の不揮発性半導体記憶装置。 - 【請求項５】 半導体基板上に順次設けられた第１の酸
化膜、窒化膜および第２の酸化膜からなるゲート絶縁膜
と、 上記ゲート絶縁膜上に設けられた第１のゲート電極と、 上記第１のゲート電極上に絶縁膜を介して設けられた第
２のゲート電極とを有することを特徴とする不揮発性半
導体記憶装置。 - 【請求項６】 書き込み時に上記第１のゲート電極また
は上記第２のゲート電極を選択して所定の電圧を印加す
ることにより書き込みを行うようにしたことを特徴とす
る請求項５記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135890A JPH08306808A (ja) | 1995-05-09 | 1995-05-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135890A JPH08306808A (ja) | 1995-05-09 | 1995-05-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306808A true JPH08306808A (ja) | 1996-11-22 |
Family
ID=15162198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7135890A Pending JPH08306808A (ja) | 1995-05-09 | 1995-05-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306808A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュｅｅｐｒｏｍセル及びその製造方法 |
| US6813188B2 (en) | 2002-08-08 | 2004-11-02 | Renesas Technology Corp. | Non-volatile semiconductor memory device having a memory cell which stably retains information |
| US9029933B2 (en) | 2012-09-11 | 2015-05-12 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method for manufacturing same |
-
1995
- 1995-05-09 JP JP7135890A patent/JPH08306808A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュｅｅｐｒｏｍセル及びその製造方法 |
| KR100387267B1 (ko) * | 1999-12-22 | 2003-06-11 | 주식회사 하이닉스반도체 | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 |
| US6813188B2 (en) | 2002-08-08 | 2004-11-02 | Renesas Technology Corp. | Non-volatile semiconductor memory device having a memory cell which stably retains information |
| US9029933B2 (en) | 2012-09-11 | 2015-05-12 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method for manufacturing same |
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