JPH08306796A - Semiconductor device - Google Patents
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- JPH08306796A JPH08306796A JP7106158A JP10615895A JPH08306796A JP H08306796 A JPH08306796 A JP H08306796A JP 7106158 A JP7106158 A JP 7106158A JP 10615895 A JP10615895 A JP 10615895A JP H08306796 A JPH08306796 A JP H08306796A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、化合物半導体を用いた
半導体装置に関し、特に、ＤＣＦＬ（DirectCoupled FE
T Logic）回路による半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device using a compound semiconductor, and more particularly to a DCFL (Direct Coupled FE).
T Logic) semiconductor device using a circuit.
【０００２】[0002]
【従来の技術】ＤＣＦＬ（Direct Coupled FET Logic）
回路による半導体装置は、ＧａＡｓなどの化合物半導体
を用いたＩＣやＬＳＩに好適な回路構成の一つである。
この回路は、構成が簡単で、高速動作し、低消費電力で
あり、ゲート当たりの素子数が少なく小面積なことから
ＬＳＩに適している。例えば、論理回路として最も基本
的なインバータ回路の場合、図６に示すように、スイッ
チングトランジスタとなるＥ（エンハンスメント）ＦＥ
Ｔと、負荷抵抗となるＤ（ディプリーション）ＦＥＴと
の２つからなる。また、ＮＯＲ回路の場合、図７に示す
ように、その入力ＩＮの数と同じ数のスイッチング用Ｅ
−ＦＥＴと、負荷用の１つのＤ−ＦＥＴにより構成され
る。2. Description of the Related Art DCFL (Direct Coupled FET Logic)
The semiconductor device using a circuit is one of the circuit configurations suitable for an IC or LSI using a compound semiconductor such as GaAs.
This circuit is suitable for an LSI because it has a simple structure, operates at high speed, consumes less power, has a small number of elements per gate, and has a small area. For example, in the case of the most basic inverter circuit as a logic circuit, as shown in FIG. 6, it becomes an E (enhancement) FE which becomes a switching transistor.
T and D (depletion) FET that serves as a load resistance. In the case of a NOR circuit, as shown in FIG. 7, the number of switching Es equal to the number of its input INs.
-FET and one D-FET for load.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、このＤ
ＣＦＬ回路をＧａＡｓなどの化合物半導体により製造し
た場合、そのＦＥＴのしきい値電圧は、シリコンによる
ＭＯＳＦＥＴと比較して低く、０．１〜０．４Ｖ程度で
ある。このため、接地ラインや電源ラインにノイズが乗
ると、誤動作を起こし易いといった問題があった。However, this D
When the CFL circuit is made of a compound semiconductor such as GaAs, the threshold voltage of the FET is lower than that of the MOSFET made of silicon and is about 0.1 to 0.4V. For this reason, there is a problem that malfunctions are likely to occur when noise is added to the ground line or the power supply line.
【０００４】そこで、本発明の目的は、ＤＣＦＬ回路に
おいて、接地ラインや電源ラインからのノイズの影響を
低減し、回路の誤動作を防止した半導体装置を提供する
ことである。Therefore, an object of the present invention is to provide a semiconductor device in a DCFL circuit in which the influence of noise from the ground line and the power supply line is reduced and the malfunction of the circuit is prevented.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するため
の本発明は、負荷用のディプリーション電界効果トラン
ジスタと、少なくとも１つ以上のスイッチング用のエン
ハンスメント電界効果トランジスタよりなり、該ディプ
リーション電界効果トランジスタのドレインが正電源ラ
インに、ソースおよびゲートが出力端子に接続され、該
エンハンスメント電界効果トランジスタのソースが接地
ラインに、ゲートが入力端子に、ドレインが出力端子に
接続されている半導体装置において、前記正電源ライン
側のインピーダンスが前記接地ライン側のインピーダン
スより高いことを特徴とする半導体装置である。The present invention for achieving the above object comprises a depletion field effect transistor for a load and at least one enhancement field effect transistor for switching. A semiconductor device in which a drain of a field effect transistor is connected to a positive power supply line, a source and a gate are connected to an output terminal, a source of the enhancement field effect transistor is connected to a ground line, a gate is connected to an input terminal, and a drain is connected to an output terminal. In the semiconductor device, the impedance on the positive power supply line side is higher than the impedance on the ground line side.
【０００６】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線の一部が、前記接
地ライン側の配線より細いことを特徴とする。Further, the present invention is characterized in that, in the semiconductor device, a part of the wiring to the drain of the depletion field effect transistor on the positive power supply line side is thinner than the wiring on the ground line side. .
【０００７】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の配線と、前記接地ライン側の
配線とが、少なくとも２層以上の多重配線よりなり、前
記正電源ライン側の配線の方が前記接地ライン側の配線
より上層の配線層によって形成されていることを特徴と
する。According to the present invention, in the semiconductor device, the wiring on the positive power supply line side and the wiring on the ground line side are composed of multiple wirings of at least two layers, and the wiring on the positive power supply line side is It is characterized in that it is formed by a wiring layer higher than the wiring on the side of the ground line.
【０００８】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に抵抗素子を設け
たことを特徴とする。Further, the present invention is characterized in that, in the semiconductor device, a resistance element is provided on a wiring reaching the drain of the depletion field effect transistor on the positive power supply line side.
【０００９】また、本発明は、前記半導体装置におい
て、前記正電源ライン側の前記ディプリーション電界効
果トランジスタのドレインへ至る配線に第１の抵抗素子
を設け、前記接地ライン側の前記エンハンスメント電界
効果トランジスタのソースへ至る配線に第２の抵抗素子
を設け、該第１の抵抗素子が該第２の抵抗素子より高抵
抗であることを特徴とする。According to the present invention, in the semiconductor device, a first resistance element is provided on a wiring reaching the drain of the depletion field effect transistor on the positive power supply line side, and the enhancement field effect on the ground line side is provided. A second resistance element is provided on a wiring extending to a source of the transistor, and the first resistance element has a higher resistance than the second resistance element.
【００１０】[0010]
【作用】上述のように構成された本発明の半導体装置
は、図１に示すようなＤＣＦＬ回路において、スイッチ
ングトランジスタであるＥ−ＦＥＴが接続されている接
地ラインＶｓｓ側のインピーダンスＺ１に対して、正電
源ラインＶｄｄ側のインピーダンスＺ２を高くすること
により、スイッチング電流による電位変動や、外来雑音
による電位変動などのノイズが、正電源ライン側の方に
多く現れる。このため、ノイズが正電源ラインに吸収さ
れて、接地ライン側にあるＥ−ＦＥＴ側では、ノイズに
よる影響が小さくなりノイズによる回路の誤動作などを
防止する。In the semiconductor device of the present invention configured as described above, in the DCFL circuit as shown in FIG. 1, with respect to the impedance Z1 on the ground line Vss side to which the E-FET which is the switching transistor is connected, By increasing the impedance Z2 on the positive power supply line Vdd side, more noise such as potential fluctuation due to switching current and potential fluctuation due to external noise appears on the positive power supply line side. For this reason, noise is absorbed in the positive power supply line, and the E-FET side on the ground line side reduces the influence of noise and prevents circuit malfunction due to noise.
【００１１】本発明において、このような正電源ライン
側と、接地ライン側とで、そのインピーダンスを違える
には、例えば、正電源側のＤ−ＦＥＴのドレインに至る
配線の幅を接地ライン側の配線より狭くすることで、そ
の配線抵抗を大きくして、正電源側のインピーダンスを
高くする。In the present invention, in order to make the impedances of the positive power supply line side and the ground line side different from each other, for example, the width of the wiring leading to the drain of the D-FET on the positive power supply side is set to the ground line side. By making the wiring narrower than the wiring, the wiring resistance is increased and the impedance on the positive power supply side is increased.
【００１２】また、半導体装置が多層配線によりなる場
合には、正電源ライン側のＤ−ＦＥＴのドレインに至る
配線を接地ライン側のＥ−ＦＥＴのソースへ至る配線よ
り上の層となるようにする。これにより、配線と半導体
表面までの距離（その間の絶縁層の厚み）が正電源ライ
ン側の方が厚くなるので、配線による容量成分が小さく
なる。このため、そのインピーダンスは正電源ライン側
の方が高くなる。When the semiconductor device is composed of multi-layered wiring, the wiring reaching the drain of the D-FET on the positive power supply line side is located above the wiring reaching the source of the E-FET on the ground line side. To do. As a result, the distance between the wiring and the semiconductor surface (thickness of the insulating layer between them) becomes thicker on the side of the positive power supply line, and the capacitance component due to the wiring becomes smaller. Therefore, the impedance is higher on the positive power supply line side.
【００１３】さらに、本発明においては、正電源ライン
側に抵抗素子を入れることによって、インピーダンスの
違いを出してもよく、その場合、正電源ライン側にのみ
抵抗素子を設けるか、または、正電源ライン側と接地ラ
イン側の両方に抵抗素子を入れて、その内の正電源ライ
ン側に抵抗値を大きなものを設ける。Further, in the present invention, a difference in impedance may be obtained by inserting a resistance element on the positive power supply line side. In that case, the resistance element is provided only on the positive power supply line side, or the positive power supply is provided. Resistive elements are placed on both the line side and the ground line side, and the one having a large resistance value is provided on the positive power supply line side thereof.
【００１４】なお、本発明において、接地ラインとは、
正電源ラインの電位に対してそれより低い電位の電源ラ
インの一方を表すものであり、必ずしもグランド（ＧＮ
Ｄまたはアース）接地されていることを示すものではな
い（もちろんＧＮＤ接地されていてもよい）。In the present invention, the ground line means
It represents one of power supply lines having a potential lower than that of the positive power supply line, and is not necessarily ground (GN).
(D or ground) does not indicate that it is grounded (it may be grounded of course).
【００１５】[0015]
【実施例】以下、添付した図面を参照して、本発明の一
実施例を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the accompanying drawings.
【００１６】実施例１ 図２は本発明を適用した半導体装置の平面図である。な
お、図２ａは実際の配線パターンであり、図２ｂはその
回路図であるこの半導体装置は、ＧａＡｓ基板上に形成
されたＤＣＦＬ回路構成による３入力ＮＯＲ回路で、図
示するように、負荷となるＤ−ＦＥＴのドレインが正電
源Ｖｄｄに、ゲートおよびソースが出力端子ＯＵＴに接
続されており、スイッチングトランジスタとなる３つの
Ｅ−ＦＥＴのソースが接地ラインＶｓｓに、ドレインが
出力端子ＯＵＴに、ゲートが３つの入力端子ＩＮ１、Ｉ
Ｎ２、ＩＮ３にそれぞれ接続されている。Embodiment 1 FIG. 2 is a plan view of a semiconductor device to which the present invention is applied. 2A is an actual wiring pattern, and FIG. 2B is a circuit diagram thereof. This semiconductor device is a 3-input NOR circuit having a DCFL circuit configuration formed on a GaAs substrate, and serves as a load as shown in the figure. The drain of the D-FET is connected to the positive power supply Vdd, the gate and the source thereof are connected to the output terminal OUT, and the sources of the three E-FETs serving as switching transistors are the ground line Vss, the drain is the output terminal OUT, and the gate is Three input terminals IN1, I
It is connected to N2 and IN3, respectively.
【００１７】ここで、正電源ラインＶｄｄの配線は、接
地ラインＶｓｓの配線より線幅を細くして約３．５μｍ
程度とし（接地ラインＶｓｓ側は６μｍ）、その線幅を
接地ライン側に対して約４０％程度細くしたことによ
り、その配線抵抗が高くなる。したがって、正電源側で
のインピーダンスは、接地ライン側と比較して約７０％
程度高くなり、回路図としては、図１に示したものと同
じことになる。Here, the wiring of the positive power supply line Vdd has a width smaller than that of the wiring of the ground line Vss and is about 3.5 μm.
The wiring resistance is increased by setting the width to about 6 μm (on the ground line Vss side) and making the line width about 40% smaller than the ground line side. Therefore, the impedance on the positive power supply side is about 70% compared to the ground line side.
It becomes higher, and the circuit diagram is the same as that shown in FIG.
【００１８】これにより、この半導体装置のノイズは、
正電源ラインに多く現れることとなり、接地ライン側で
は出現するノイズが少なくなる。したがって、ノイズに
よる影響が大きいＥ−ＦＥＴの誤動作を防止できる。As a result, the noise of this semiconductor device is
Many appear on the positive power supply line, and less noise appears on the ground line side. Therefore, it is possible to prevent malfunction of the E-FET that is greatly affected by noise.
【００１９】実施例２ 図３は、本発明を適用した他の半導体装置の断面図であ
る。この半導体装置は、ＧａＡｓ基板上に形成されたＨ
ＥＭＴ（高電子移動度トランジスタ）を用いたＤＣＦＬ
回路構成によるインバータで、その断面が図示するよう
に２層配線によって形成されており、第１層目の配線
が、接地ラインＶｓｓとしてＥ−ＨＥＭＴのソース電極
と接続しており、第２層目の配線が、電源ラインＶｄｄ
として、Ｄ−ＨＥＭＴのドレイン電極と接続している。Embodiment 2 FIG. 3 is a sectional view of another semiconductor device to which the present invention is applied. This semiconductor device consists of an H formed on a GaAs substrate.
DCFL using EMT (High Electron Mobility Transistor)
In the inverter having the circuit configuration, the cross section thereof is formed by two-layer wiring as shown in the drawing, and the wiring of the first layer is connected to the source electrode of the E-HEMT as the ground line Vss. Is the power supply line Vdd
Is connected to the drain electrode of the D-HEMT.
【００２０】図示するように、正電源ラインＶｄｄの配
線は、接地ラインＶｓｓの配線よりＧａＡｓ基板１表面
より、その距離が離れている。すなわち基板１表面と配
線との間の絶縁膜１０の厚みが大きくなっている（正電
源ラインＶｄｄの下は絶縁膜１０ａおよび１０ｂの２層
であるのに対し、接地ラインＶｓｓ側は絶縁膜１０ａの
みである）。本実施例においては正電源ラインＶｄｄ側
の配線下で、約３μｍ程度の絶縁膜１０ａおよび１０ｂ
の厚さがあり、これに対し、接地ラインＶｓｓ側の配線
ではその下の絶縁膜１０ａの厚みが約１μｍである。こ
のため、正電源ラインＶｄｄ側の配線による容量成分
は、約１μｍ2 あたり０．０１２ｆＦであり、接地ライ
ンＶｓｓ側の容量１μｍ2 あたり０．０３５ｆＦと比較
して小さくなる。このため、正電源ラインＶｄｄ側のイ
ンピーダンスが接地ラインＶｓｓ側より高くなり、その
等価回路図としては、図１に示したものと同じになる。
これにより、ノイズが正電源ラインに多く現れることと
なって、接地ライン側では出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいＥ−ＨＥＭ
Ｔの誤動作を防止できる。As shown in the figure, the wiring of the positive power supply line Vdd is farther from the surface of the GaAs substrate 1 than the wiring of the ground line Vss. That is, the thickness of the insulating film 10 between the surface of the substrate 1 and the wiring is large (the two layers of the insulating films 10a and 10b are below the positive power supply line Vdd, while the insulating film 10a is on the ground line Vss side). Only). In this embodiment, under the wiring on the positive power supply line Vdd side, the insulating films 10a and 10b having a thickness of about 3 μm are formed.
On the other hand, in the wiring on the ground line Vss side, the thickness of the insulating film 10a thereunder is about 1 μm. Therefore, the capacitance component due to the wiring on the positive power supply line Vdd side is 0.012 fF per about 1 μm 2, which is smaller than 0.035 fF per 1 μm 2 on the ground line Vss side. Therefore, the impedance on the positive power supply line Vdd side becomes higher than that on the ground line Vss side, and the equivalent circuit diagram thereof is the same as that shown in FIG.
As a result, a large amount of noise appears on the positive power supply line, and less noise appears on the ground line side. Therefore, the E-HEM that is greatly affected by noise
The malfunction of T can be prevented.
【００２１】実施例３ 図４は、本発明を適用した他の半導体装置の回路図であ
る。この半導体装置は、ＧａＡｓ基板上に形成されたＤ
ＣＦＬ回路構成によるインバータであり、図４に示すよ
うに、その回路上、正電源ラインＶｄｄからＤ−ＦＥＴ
のドレインへ至る配線部分に抵抗素子Ｒを挿入したもの
である。Embodiment 3 FIG. 4 is a circuit diagram of another semiconductor device to which the present invention is applied. This semiconductor device has a D formed on a GaAs substrate.
It is an inverter having a CFL circuit configuration, and as shown in FIG. 4, on the circuit, from the positive power supply line Vdd to the D-FET.
The resistance element R is inserted in the wiring portion reaching the drain of the.
【００２２】この抵抗素子Ｒによって、正電源ラインＶ
ｄｄ側のインピーダンスは、接地ラインＶｓｓ側のイン
ピーダンスより高くなって、ノイズが正電源ラインに多
く現れることとなり、接地ライン側では出現するノイズ
が少なくなる。したがって、ノイズによる影響が大きい
Ｅ−ＦＥＴの誤動作を防止できる。With this resistance element R, the positive power supply line V
The impedance on the dd side becomes higher than the impedance on the ground line Vss side, and more noise appears on the positive power supply line, and the noise that appears on the ground line side decreases. Therefore, it is possible to prevent malfunction of the E-FET that is greatly affected by noise.
【００２３】実施例４ 図５は、本発明を適用した他の半導体装置の回路図であ
る。この半導体装置は、ＧａＡｓ基板上に形成されたＤ
ＣＦＬ回路構成によるインバータであり、図５に示すよ
うに、その回路上、正電源ラインＶｄｄからＤ−ＦＥＴ
のドレインへ至る配線部分に抵抗素子Ｒ２を挿入し、接
地ラインＶｓｓからＥ−ＦＥＴのソースに至る配線上に
抵抗素子Ｒ１を挿入し、抵抗素子Ｒ２の抵抗値を抵抗素
子Ｒ１の抵抗値より高くしたものである。Embodiment 4 FIG. 5 is a circuit diagram of another semiconductor device to which the present invention is applied. This semiconductor device has a D formed on a GaAs substrate.
This is an inverter having a CFL circuit configuration, and as shown in FIG. 5, on the circuit, from the positive power supply line Vdd to the D-FET.
The resistance element R2 is inserted in the wiring portion reaching the drain of the resistance element R1, the resistance element R1 is inserted in the wiring reaching the source of the E-FET from the ground line Vss, and the resistance value of the resistance element R2 is set higher than the resistance value of the resistance element R1. It was done.
【００２４】これにより、正電源ラインＶｄｄ側のイン
ピーダンスは、接地ラインＶｓｓ側のインピーダンスよ
り高くなって、ノイズが正電源ラインに多く現れること
となり、接地ライン側のでは出現するノイズが少なくな
る。したがって、ノイズによる影響が大きいＥ−ＦＥＴ
では、出現するノイズが減るので、そのための誤動作を
防止できる。As a result, the impedance on the positive power supply line Vdd side becomes higher than the impedance on the ground line Vss side, and more noise appears on the positive power supply line, and less noise appears on the ground line side. Therefore, the E-FET greatly affected by noise
In that case, the noise that appears is reduced, so that a malfunction due to that can be prevented.
【００２５】以上説明した各実施例においては、インバ
ータの半導体装置を示したが、本発明はインバータに限
られるものではなく、例えば、図７に示したような複数
入力のＮＯＲ回路においても実施することができ、実施
例１〜４のいずれかによって、またはその他の方法によ
り正電源ラインＶｄｄ側のインピーダンスを接地ライン
Ｖｓｓ側のインピーダンスより高くすれば、上記各実施
例と同様に、正電源ライン側にノイズが多く現れて、結
果的にこの正電源ラインによりノイズを吸収し、スイッ
チングトランジスタであるＥ−ＦＥＴ側のノイズが減少
して、それによる誤動作が防止できる。In each of the embodiments described above, the semiconductor device of the inverter is shown, but the present invention is not limited to the inverter, and may be implemented in a multi-input NOR circuit as shown in FIG. 7, for example. If the impedance on the positive power supply line Vdd side is made higher than the impedance on the ground line Vss side by any one of the first to fourth embodiments or by another method, the positive power supply line side is the same as in the above embodiments. A lot of noise appears, and as a result, the noise is absorbed by this positive power supply line, the noise on the E-FET side, which is a switching transistor, is reduced, and a malfunction due to it can be prevented.
【００２６】[0026]
【発明の効果】以上説明したように発明によれば、ＤＣ
ＦＬ回路構成の半導体装置において、例えば正電源ライ
ン側の配線を細くしたり、多層配線の場合、正電源ライ
ン側の配線をより上層にしたり、また、正電源ライン側
の配線中に抵抗素子を入れる、もしくは接地ライン側に
も抵抗素子をいれる場合に正電源側をより高抵抗とする
などよって、正電源ライン側のインピーダンスを接地ラ
イン側より高くすることで、正電源ライン側にノイズが
多く現れるようにし、結果的にこの回路に発生するノイ
ズを正電源ラインにより吸収させて、接地ライン側に生
ずるノイズを減少させスイッチング用Ｅ−ＦＥＴの誤動
作を防止する。As described above, according to the invention, DC
In a semiconductor device having a FL circuit configuration, for example, the wiring on the positive power supply line side is thin, or in the case of multilayer wiring, the wiring on the positive power supply line side is in a higher layer, and a resistance element is provided in the wiring on the positive power supply line side. There is a lot of noise on the positive power supply line side by making the impedance of the positive power supply line side higher than that of the ground line side, such as by inserting a resistance element on the ground line side or by setting a higher resistance on the positive power supply side. The positive power supply line absorbs the noise generated in this circuit as a result, the noise generated on the ground line side is reduced, and the malfunction of the switching E-FET is prevented.
【図１】 本発明の作用を説明するための回路図であ
る。FIG. 1 is a circuit diagram for explaining the operation of the present invention.
【図２】 本発明を適用した実施例１の半導体装置の平
面図である。FIG. 2 is a plan view of the semiconductor device of Example 1 to which the present invention is applied.
【図３】 本発明を適用した実施例２の半導体装置の断
面図である。FIG. 3 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図４】 本発明を適用した実施例３の半導体装置の回
路図である。FIG. 4 is a circuit diagram of a semiconductor device according to a third embodiment of the invention.
【図５】 本発明を適用した実施例４の半導体装置の回
路図である。FIG. 5 is a circuit diagram of a semiconductor device according to a fourth embodiment of the present invention.
【図６】 ＤＣＦＬ回路構成によるインバータの回路図
である。FIG. 6 is a circuit diagram of an inverter having a DCFL circuit configuration.
【図７】 ＤＣＦＬ回路構成によるＮＯＲ回路の回路図
である。FIG. 7 is a circuit diagram of a NOR circuit having a DCFL circuit configuration.
Ｄ−ＦＥＴ…ディプリーション電界効果トランジスタ、
Ｅ−ＦＥＴ…エンハンスメント電界効果トランジスタ、
Ｖｄｄ…正電源ライン、 Ｖｓｓ…接地ライン、
Ｒ，Ｒ１，Ｒ２…抵抗素子、 Ｚ１，Ｚ２…インピーダ
ンス、D-FET ... depletion field effect transistor,
E-FET ... enhancement field effect transistor,
Vdd ... Positive power supply line, Vss ... Ground line,
R, R1, R2 ... Resistance element, Z1, Z2 ... Impedance,
Claims (5)
ンジスタと、少なくとも１つ以上のスイッチング用のエ
ンハンスメント電界効果トランジスタよりなり、 該ディプリーション電界効果トランジスタのドレインが
正電源ラインに、ソースおよびゲートが出力端子に接続
され、 該エンハンスメント電界効果トランジスタのソースが接
地ラインに、ゲートが入力端子に、ドレインが出力端子
に接続されている半導体装置において、 前記正電源ライン側のインピーダンスが前記接地ライン
側のインピーダンスより高いことを特徴とする半導体装
置。1. A depletion field effect transistor for load and at least one enhancement field effect transistor for switching, wherein the depletion field effect transistor has a drain connected to a positive power supply line and a source and a gate connected to each other. In a semiconductor device connected to an output terminal, wherein the source of the enhancement field effect transistor is connected to a ground line, the gate is connected to an input terminal, and the drain is connected to an output terminal, the impedance on the positive power supply line side is on the ground line side. A semiconductor device characterized by higher than impedance.
ランジスタのドレインへ至る配線の一部が、前記接地ラ
イン側の配線より細いことを特徴とする請求項１記載の
半導体装置。2. The semiconductor device according to claim 1, wherein a part of a wiring to the drain of the depletion field effect transistor on the positive power supply line side is thinner than a wiring on the ground line side. Semiconductor device.
とが、少なくとも２層以上の多重配線よりなり、前記正
電源ライン側の配線の方が前記接地ライン側の配線より
上層の配線層によって形成されていることを特徴とする
請求項１記載の半導体装置。3. In the semiconductor device, the wiring on the positive power supply line side and the wiring on the ground line side are multiple wirings of at least two layers, and the wiring on the positive power supply line side is the ground. The semiconductor device according to claim 1, wherein the semiconductor device is formed by a wiring layer that is an upper layer than the wiring on the line side.
ランジスタのドレインへ至る配線に抵抗素子を設けたこ
とを特徴とする請求項１記載の半導体装置。4. The semiconductor device according to claim 1, wherein in the semiconductor device, a resistance element is provided on a wiring reaching the drain of the depletion field effect transistor on the positive power supply line side.
ランジスタのドレインへ至る配線に第１の抵抗素子を設
け、前記接地ライン側の前記エンハンスメント電界効果
トランジスタのソースへ至る配線に第２の抵抗素子を設
け、 該第１の抵抗素子が該第２の抵抗素子より高抵抗である
ことを特徴とする請求項１記載の半導体装置。5. In the semiconductor device, a first resistance element is provided on a wiring reaching the drain of the depletion field effect transistor on the positive power supply line side, and is connected to a source of the enhancement field effect transistor on the ground line side. 2. The semiconductor device according to claim 1, wherein a second resistance element is provided in the wiring reaching the first resistance element, and the first resistance element has a higher resistance than the second resistance element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106158A JPH08306796A (en) | 1995-04-28 | 1995-04-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106158A JPH08306796A (en) | 1995-04-28 | 1995-04-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306796A true JPH08306796A (en) | 1996-11-22 |
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ID=14426496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7106158A Withdrawn JPH08306796A (en) | 1995-04-28 | 1995-04-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306796A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124272A (en) * | 2009-12-08 | 2011-06-23 | Oki Semiconductor Co Ltd | Semiconductor device and manufacturing method therefor |
| JP2018061269A (en) * | 2009-09-16 | 2018-04-12 | 株式会社半導体エネルギー研究所 | Semiconductor device |
-
1995
- 1995-04-28 JP JP7106158A patent/JPH08306796A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018061269A (en) * | 2009-09-16 | 2018-04-12 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US10360831B2 (en) | 2009-09-16 | 2019-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10977977B2 (en) | 2009-09-16 | 2021-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| JP2011124272A (en) * | 2009-12-08 | 2011-06-23 | Oki Semiconductor Co Ltd | Semiconductor device and manufacturing method therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020702 |