JPH08288839A - 低ジッタ完全集積可能フェーズ・ロック・ループ回路 - Google Patents
低ジッタ完全集積可能フェーズ・ロック・ループ回路Info
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- JPH08288839A JPH08288839A JP8078246A JP7824696A JPH08288839A JP H08288839 A JPH08288839 A JP H08288839A JP 8078246 A JP8078246 A JP 8078246A JP 7824696 A JP7824696 A JP 7824696A JP H08288839 A JPH08288839 A JP H08288839A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 高周波ノイズ等の妨害を効果的に除去し、ジ
ッタを最小にして短期安定特性を最適化することができ
る完全集積可能フェ−ズ・ロック・ル−プ（ＰＬＬ）回
路。 【構成】 改善されたジッタ特性を有する完全集積可能
フェ−ズ・ロック・ル−プ回路（ＰＬＬ）は、電圧制御
発振器（ＶＣＯ）の電圧−電流変換入力段15の出力と回
路の共通接地ノ−ドとの間にキャパシタを結合してフェ
−ズ・ロック・ル−プ回路の転送関数に第３の極
（ｐ3 ）を導入し、そのキャパシタの値を、ロ−パス・
ル−プ・フィルタの時定数を制御するために通常使用さ
れる同一のデジタル−アナログ変換器（ＤＡＣ）を利用
して制御する。この方法で周波数領域での零と第３の極
との間隔は一定に維持され、ダンピング因子は変わらず
に一定のままに維持され、一方、フェ−ズ・ロック・ル
−プ回路のω0 は変動（増加）する
ッタを最小にして短期安定特性を最適化することができ
る完全集積可能フェ−ズ・ロック・ル−プ（ＰＬＬ）回
路。 【構成】 改善されたジッタ特性を有する完全集積可能
フェ−ズ・ロック・ル−プ回路（ＰＬＬ）は、電圧制御
発振器（ＶＣＯ）の電圧−電流変換入力段15の出力と回
路の共通接地ノ−ドとの間にキャパシタを結合してフェ
−ズ・ロック・ル−プ回路の転送関数に第３の極
（ｐ3 ）を導入し、そのキャパシタの値を、ロ−パス・
ル−プ・フィルタの時定数を制御するために通常使用さ
れる同一のデジタル−アナログ変換器（ＤＡＣ）を利用
して制御する。この方法で周波数領域での零と第３の極
との間隔は一定に維持され、ダンピング因子は変わらず
に一定のままに維持され、一方、フェ−ズ・ロック・ル
−プ回路のω0 は変動（増加）する
Description
【０００１】
【産業上の利用分野】本発明は、低減短期安定性（低ジ
ッタ）を必要とする用途に特に適した完全集積可能フェ
−ズ・ロック・ル−プ回路（ＰＬＬ）に関する。本発明
は、ハ−ドディスクのため、またはデ−タの位相分離を
実行する（デ−タ分離器ＰＬＬ）ため、等のいわゆる読
出し／書き込み”チャンネル”で支持体に記憶されたデ
−タを一定密度に維持するために、プログラマブル基準
周波数を発生するのに特に有用である。
ッタ）を必要とする用途に特に適した完全集積可能フェ
−ズ・ロック・ル−プ回路（ＰＬＬ）に関する。本発明
は、ハ−ドディスクのため、またはデ−タの位相分離を
実行する（デ−タ分離器ＰＬＬ）ため、等のいわゆる読
出し／書き込み”チャンネル”で支持体に記憶されたデ
−タを一定密度に維持するために、プログラマブル基準
周波数を発生するのに特に有用である。
【０００２】
【従来の技術】従来のフェ−ズ・ロック・ル−プ回路
（ＰＬＬ）の機能ブロック図が図１に示されている 基本的には、フェ−ズ・ロック・ル−プ回路は、２つの
信号の位相差を監視するための位相検知器１と、チャ−
ジ・ポンプ回路２と、ロ−パス（ル−プ）・フィルタ３
と、電圧制御発振器（ＶＣＯ）４と、位相制御フィ−ド
バック・ネットワ−ク（１／Ｎカウンタ）５とを備え
る。フェ−ズ・ロック・ル−プ回路の周波数特性の説明
は、図２に示された対応する線形ブロック図に基づいて
行なわれる。
（ＰＬＬ）の機能ブロック図が図１に示されている 基本的には、フェ−ズ・ロック・ル−プ回路は、２つの
信号の位相差を監視するための位相検知器１と、チャ−
ジ・ポンプ回路２と、ロ−パス（ル−プ）・フィルタ３
と、電圧制御発振器（ＶＣＯ）４と、位相制御フィ−ド
バック・ネットワ−ク（１／Ｎカウンタ）５とを備え
る。フェ−ズ・ロック・ル−プ回路の周波数特性の説明
は、図２に示された対応する線形ブロック図に基づいて
行なわれる。
【０００３】上述の回路において、ロ−パス・フィルタ
３の転送関数Ｆ（ｓ）は、通常、次のようなタイプのも
のであり、 Ｆ（ｓ）＝（１＋ｓＣＲ）／〔ｓ（Ｃ1 ＋Ｃ＋ｓＣＣ1
Ｒ）〕 これはしばしば集積回路の外部で実現され、図３に示さ
れた例のような受動回路網の転送関数に対応している。
２つのキャパシタＣ１は、ロ−パス・フィルタ３の２つ
のノ−ドと回路の共通接地ノ−ドとの間に機能的に連結
され、フェ−ズ・ロック・ル−プ回路の転送関数に第３
の極を導入する。適切なサイズ決定により、例えば、Ｃ
≒１０Ｃ1 では、ロ−パス・フィルタ３の転送関数は次
のように単純化される。 Ｆ（ｓ）＝（１＋ｓＣＲ）／ｓＣ
３の転送関数Ｆ（ｓ）は、通常、次のようなタイプのも
のであり、 Ｆ（ｓ）＝（１＋ｓＣＲ）／〔ｓ（Ｃ1 ＋Ｃ＋ｓＣＣ1
Ｒ）〕 これはしばしば集積回路の外部で実現され、図３に示さ
れた例のような受動回路網の転送関数に対応している。
２つのキャパシタＣ１は、ロ−パス・フィルタ３の２つ
のノ−ドと回路の共通接地ノ−ドとの間に機能的に連結
され、フェ−ズ・ロック・ル−プ回路の転送関数に第３
の極を導入する。適切なサイズ決定により、例えば、Ｃ
≒１０Ｃ1 では、ロ−パス・フィルタ３の転送関数は次
のように単純化される。 Ｆ（ｓ）＝（１＋ｓＣＲ）／ｓＣ
【０００４】この単純化した式を考慮に入れることによ
って、フェ−ズ・ロック・ル−プ回路全体のオ−プン・
ル−プ転送関数は次のように表される。 Ｈ（ｓ）＝θout ／θin ＝〔ｋd ・ｋVCO ・（１＋ｓＣＲ）〕／Ｎ・Ｃ・ｓ2 フェ−ズ・ロック・ル−プ回路のオ−プン・ル−プ利得
特性は、これから安定性と位相エラ−に応答する能力と
が説明されるが、図４に示されている。キャパシタＣ１
によって発生された第３の極の存在は図４の図式からは
っきりと認識される。図４の図式から観察されるよう
に、１／τ零と第３の極ｐ3 の位置は、フェ−ズ・ロッ
ク・ル−プ回路システムの機能をはっきりと条件付け
る。他方では、特に、上述のシステムのタイプにとっ
て、ω0 は調整可能であり、一方、ダンピング因子ξは
一定に維持されている。
って、フェ−ズ・ロック・ル−プ回路全体のオ−プン・
ル−プ転送関数は次のように表される。 Ｈ（ｓ）＝θout ／θin ＝〔ｋd ・ｋVCO ・（１＋ｓＣＲ）〕／Ｎ・Ｃ・ｓ2 フェ−ズ・ロック・ル−プ回路のオ−プン・ル−プ利得
特性は、これから安定性と位相エラ−に応答する能力と
が説明されるが、図４に示されている。キャパシタＣ１
によって発生された第３の極の存在は図４の図式からは
っきりと認識される。図４の図式から観察されるよう
に、１／τ零と第３の極ｐ3 の位置は、フェ−ズ・ロッ
ク・ル−プ回路システムの機能をはっきりと条件付け
る。他方では、特に、上述のシステムのタイプにとっ
て、ω0 は調整可能であり、一方、ダンピング因子ξは
一定に維持されている。
【０００５】
【発明が解決しようとする課題】これらの重要な要件を
満たすために、１／τ零と第３の極ｐ3 は、十分な値
（典型例として、少なくとも０．７０７）のダンピング
因子ξを確保するために、周波数領域においてお互いに
十分に間隔をあけておかなければならない。一方、第３
の極ｐ3 の位置は、１／τ零から”離れ過ぎても”いけ
ない。何故なら、ル−プは、短期安定特性（即ち、いわ
ゆるジッタを最小にする）を最適化するために、高周波
妨害を良好に除去する能力を保持しなければならないか
らである 従来の回路において、これらの対照的な要件を最適の方
法で調整することは困難であり、一般に、これらの条件
は、ジッタを最小にする能力に一定の制限を加えること
を暗示している。これは、キャパシタがチップの外部に
ある時、極めて決定的である。何故なら、チップが取り
付けられている金属フレ−ム上の供給レ−ルに由来する
妨害が存在するからである。一方、完全に集積された形
に作った従来の回路おいてさえも、高周波妨害を適当に
除去する能力はなおも制限されたままである。
満たすために、１／τ零と第３の極ｐ3 は、十分な値
（典型例として、少なくとも０．７０７）のダンピング
因子ξを確保するために、周波数領域においてお互いに
十分に間隔をあけておかなければならない。一方、第３
の極ｐ3 の位置は、１／τ零から”離れ過ぎても”いけ
ない。何故なら、ル−プは、短期安定特性（即ち、いわ
ゆるジッタを最小にする）を最適化するために、高周波
妨害を良好に除去する能力を保持しなければならないか
らである 従来の回路において、これらの対照的な要件を最適の方
法で調整することは困難であり、一般に、これらの条件
は、ジッタを最小にする能力に一定の制限を加えること
を暗示している。これは、キャパシタがチップの外部に
ある時、極めて決定的である。何故なら、チップが取り
付けられている金属フレ−ム上の供給レ−ルに由来する
妨害が存在するからである。一方、完全に集積された形
に作った従来の回路おいてさえも、高周波妨害を適当に
除去する能力はなおも制限されたままである。
【０００６】
【発明の目的】本発明は、かかる従来技術の制限および
欠点を取り除き、特に高周波ノイズ等の妨害を効果的に
除去し、ジッタを最小にして短期安定特性を最適化する
ことができる完全集積可能フェ−ズ・ロック・ル−プ回
路を提供することを目的とする。
欠点を取り除き、特に高周波ノイズ等の妨害を効果的に
除去し、ジッタを最小にして短期安定特性を最適化する
ことができる完全集積可能フェ−ズ・ロック・ル−プ回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の目的は、１／τ
零と第３の極ｐ3 との間隔を効果的に監視することによ
って周波数領域での１／τ零と第３の極ｐ3 との間隔を
実際にプロセス拡大に反応しない一定値に維持させ、よ
ってω0 の値の上昇を可能にする一方、ダンピング因子
ξを一定に維持することによって達成される。本質的に
は、本発明は、電圧制御発振器の電圧−電流変換入力段
の出力と回路の共通接地ノ−ドとの間にキャパシタを結
合してロ−パス・ル−プの転送関数に第３の極を導入
し、また、通常ロ−パス・ル−プ・フィルタの時定数τ
を制御するために使用される同一のデジタル−アナログ
変換器を使用してキャパシタの値を制御している。
零と第３の極ｐ3 との間隔を効果的に監視することによ
って周波数領域での１／τ零と第３の極ｐ3 との間隔を
実際にプロセス拡大に反応しない一定値に維持させ、よ
ってω0 の値の上昇を可能にする一方、ダンピング因子
ξを一定に維持することによって達成される。本質的に
は、本発明は、電圧制御発振器の電圧−電流変換入力段
の出力と回路の共通接地ノ−ドとの間にキャパシタを結
合してロ−パス・ル−プの転送関数に第３の極を導入
し、また、通常ロ−パス・ル−プ・フィルタの時定数τ
を制御するために使用される同一のデジタル−アナログ
変換器を使用してキャパシタの値を制御している。
【０００８】
【実施例】以下、本発明の１実施例を図５乃至図６に基
づいて説明する。図５は本発明によるフェ−ズ・ロック
・ル−プ回路（ＰＬＬ）の要部のブロック図。図６は図
５に示した電圧制御発振器（ＶＣＯ）の一例を示す回路
図で第３の極を発生する手段を備えている。図を参照し
て、フェ−ズ・ロック・ル−プ回路は、位相検知器（図
示せず）と、チャ−ジ・ポンプ回路１２と、ロ−パス・
フィルタ１３と、電圧制御発振器（ＶＣＯ）１４とから
成る。電圧制御発振器１４は、典型的に、電圧−電流変
換入力段（Ｖ／Ｉ）１５と、それに続く共通リング発振
器１６とを備えている。ル−プの転送関数の第３の極
は、電圧制御発振器ブロックの内部回路を変更すること
によって設定した。
づいて説明する。図５は本発明によるフェ−ズ・ロック
・ル−プ回路（ＰＬＬ）の要部のブロック図。図６は図
５に示した電圧制御発振器（ＶＣＯ）の一例を示す回路
図で第３の極を発生する手段を備えている。図を参照し
て、フェ−ズ・ロック・ル−プ回路は、位相検知器（図
示せず）と、チャ−ジ・ポンプ回路１２と、ロ−パス・
フィルタ１３と、電圧制御発振器（ＶＣＯ）１４とから
成る。電圧制御発振器１４は、典型的に、電圧−電流変
換入力段（Ｖ／Ｉ）１５と、それに続く共通リング発振
器１６とを備えている。ル−プの転送関数の第３の極
は、電圧制御発振器ブロックの内部回路を変更すること
によって設定した。
【０００９】本発明によれば、第３の極ｐ3 は、電圧制
御発振器１４の電圧−電流変換入力段１５の出力ノ−ド
と回路の共通接地ノ−ドとの間にキャパシタＣ１を連結
することによって形成し、そのキャパシタＣ１の値は、
ロ−パス・フィルタ１３の時定数τを制御する同一のデ
ジタル−アナログ変換器（ＤＡＣ）１７を使用して制御
される。ロ−パス・フィルタ１３はチャ−ジ・ポンプ回
路１２と機能的に直列に連結されている。本発明では、
電圧制御発振器１４は、電圧−電流変換入力段１５の出
力電流と調整電流源Ｉ＝ｆ（ＤＲ）１８の出力電流との
合計によって制御され、また、電圧制御発振器１４は、
その合計電流を電圧制御発振器１４の制御ノ−ドに押し
出すことができるカレントミラ−回路（Ｔ１，Ｔ２，Ｔ
３，Ｒ１，Ｒ２，Ｒ３）を備えている。
御発振器１４の電圧−電流変換入力段１５の出力ノ−ド
と回路の共通接地ノ−ドとの間にキャパシタＣ１を連結
することによって形成し、そのキャパシタＣ１の値は、
ロ−パス・フィルタ１３の時定数τを制御する同一のデ
ジタル−アナログ変換器（ＤＡＣ）１７を使用して制御
される。ロ−パス・フィルタ１３はチャ−ジ・ポンプ回
路１２と機能的に直列に連結されている。本発明では、
電圧制御発振器１４は、電圧−電流変換入力段１５の出
力電流と調整電流源Ｉ＝ｆ（ＤＲ）１８の出力電流との
合計によって制御され、また、電圧制御発振器１４は、
その合計電流を電圧制御発振器１４の制御ノ−ドに押し
出すことができるカレントミラ−回路（Ｔ１，Ｔ２，Ｔ
３，Ｒ１，Ｒ２，Ｒ３）を備えている。
【００１０】
【発明の効果】フェ−ズ・ロック・ル−プ回路のロ−パ
ス・フィルタ１３とキャパシタＣ１とを完全に集積した
形で実行することによって、ル−プに注入されるノイズ
を最小にすることができ、ジッタを低く保つことができ
る良い効果が得られる。電圧制御発振器１４の電圧−電
流変換入力段１５の出力にキャパシタＣ１を結合するこ
とによって、ノイズははっきりと減少させることができ
る。何故なら、キャパシタＣ１は、電圧−電流変換入力
段１５から来る妨害と共に、図示の例では、電圧制御発
振器１４の調整電流起動を提供する調整電流源１８を介
して供給レ−ルから来る妨害も濾過して取り除くことが
でき、よってジッタを減らすことができる。本発明によ
れば、同一のデジタル−アナログ変換器１７でキャパシ
タＣ１の値を制御すると共に、一方、ロ−パス・フィル
タ１３の時定数τを調整することによって、フェ−ズ・
ロック・ル−プ回路のω0 を増加する一方、ダンピング
因子ξを完全に一定に維持することができる。実際に
は、デジタル−アナログ変換器１７は、１／τ零と第３
の極ｐ3 との周波数間隔を制御してフェ−ズ・ロック・
ル−プ回路の性能を最適化することができる。
ス・フィルタ１３とキャパシタＣ１とを完全に集積した
形で実行することによって、ル−プに注入されるノイズ
を最小にすることができ、ジッタを低く保つことができ
る良い効果が得られる。電圧制御発振器１４の電圧−電
流変換入力段１５の出力にキャパシタＣ１を結合するこ
とによって、ノイズははっきりと減少させることができ
る。何故なら、キャパシタＣ１は、電圧−電流変換入力
段１５から来る妨害と共に、図示の例では、電圧制御発
振器１４の調整電流起動を提供する調整電流源１８を介
して供給レ−ルから来る妨害も濾過して取り除くことが
でき、よってジッタを減らすことができる。本発明によ
れば、同一のデジタル−アナログ変換器１７でキャパシ
タＣ１の値を制御すると共に、一方、ロ−パス・フィル
タ１３の時定数τを調整することによって、フェ−ズ・
ロック・ル−プ回路のω0 を増加する一方、ダンピング
因子ξを完全に一定に維持することができる。実際に
は、デジタル−アナログ変換器１７は、１／τ零と第３
の極ｐ3 との周波数間隔を制御してフェ−ズ・ロック・
ル−プ回路の性能を最適化することができる。
【図１】従来のＰＬＬ（フェーズ・ロック・ループ）回
路の典型的なブロック図。
路の典型的なブロック図。
【図２】従来のＰＬＬ回路の線形ブロック図。
【図３】ロ−パス・ル−プ・フィルタを実現し第３の極
を作る従来の受動回路網の回路図。
を作る従来の受動回路網の回路図。
【図４】従来のＰＬＬの周波数応答特性を示すグラフ
図。
図。
【図５】本発明によるフェ−ズ・ロック・ル−プ回路の
要部のブロック図。
要部のブロック図。
【図６】図５に示した電圧制御発振器の一例を示す、第
３の極を発生する手段を備えている回路図。
３の極を発生する手段を備えている回路図。
ＰＬＬ・・・フェ−ズ・ロック・ル−プ回路 １２・・
・チャ−ジ・ポンプ回路 １３・・・ロ−パス・フィル
タ １４・・・電圧制御発振器（ＶＣＯ） １５・・・
電圧−電流変換入力段 １６・・・共通リング発振器
１７・・・デジタル−アナログ変換器 １８・・・調整
電流源 Ｔ１，Ｔ２，Ｔ３，Ｒ１，Ｒ２，Ｒ３・・・カ
レントミラー回路 ｐ3 ・・・第３の極
・チャ−ジ・ポンプ回路 １３・・・ロ−パス・フィル
タ １４・・・電圧制御発振器（ＶＣＯ） １５・・・
電圧−電流変換入力段 １６・・・共通リング発振器
１７・・・デジタル−アナログ変換器 １８・・・調整
電流源 Ｔ１，Ｔ２，Ｔ３，Ｒ１，Ｒ２，Ｒ３・・・カ
レントミラー回路 ｐ3 ・・・第３の極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャンフランコ・ヴァイ イタリア国 パヴィア 27100 ヴィア・ アレンデ77／ディ (72)発明者 サルバトーレ・ポルタルリ イタリア国 パヴィア 27100 ヴィア・ ピ・パペシ ４ (72)発明者 マルコ・デミチェリ イタリア国 ビナゴ 22070 ヴィア・ダ ンテ 18
Claims (3)
- 【請求項１】 各々直列に結合された、位相検知器と、
チャ−ジ・ポンプ回路と、ロ−パス・フィルタと、電圧
−電流変換入力段を有する電圧制御発振器とを備えるフ
ェ−ズ・ロック・ル−プ回路であって、さらに、位相制
御フィ−ドバック・ラインと、前記ロ−パス・フィルタ
の時定数を制御するデジタル−アナログ変換器と、該フ
ェ−ズ・ロック・ル−プ回路の転送関数に第３の極を形
成する容量手段とを備え、該容量手段が、前記電圧制御
発振器の前記電圧−電流変換入力段の出力と該回路の接
地ノ−ドとの間に結合されたキャパシタから成り、該キ
ャパシタの値を前記同一デジタル−アナログ変換器が制
御することを特徴とする完全集積可能フェ−ズ・ロック
・ル−プ回路。 - 【請求項２】 前記請求項１記載のフェ−ズ・ロック・
ル−プ回路において、前記電圧制御発振器が、前記電圧
−電流変換入力段の出力電流と調整電流源の出力電流と
の合計によって制御され、また、前記電圧制御発振器
が、前記合計電流を前記電圧制御発振器の制御ノ−ドに
押し出すことができるカレントミラ−回路を備えること
を特徴とするフェ−ズ・ロック・ル−プ回路。 - 【請求項３】 チャ−ジ・ポンプ回路と、デジタル−ア
ナログ変換器によって時定数を制御されるロ−パス・ル
−プ・フィルタと、電圧−電流変換入力段を有する電圧
制御発振器とを備えるフェ−ズ・ロック・ル−プ回路に
おいて、前記電圧制御発振器の前記電圧−電流変換入力
段の出力と該回路の共通接地ノ−ドとの間にキャパシタ
を結合することによって該フェ−ズ・ロック・ル−プ回
路の転送関数に第３の極を形成することと、前記ロ−パ
ス・ル−プ・フィルタの時定数を制御するデジタル−ア
ナログ変換器によって前記キャパシタの値を制御するこ
とによって、前記ロ−パス・ル−プ・フィルタの時定数
の逆数によって定められる前記転送関数の零と前記第３
の極との間の周波数領域の間隔を制御することとを特徴
とするフェ−ズ・ロック・ル−プ回路の転送関数に第３
の極を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830082.4 | 1995-03-07 | ||
| EP95830082A EP0731565B1 (en) | 1995-03-07 | 1995-03-07 | Fully integratable PLL with low jitter |
Publications (1)
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|---|---|
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Family
ID=8221868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP8078246A Pending JPH08288839A (ja) | 1995-03-07 | 1996-03-06 | 低ジッタ完全集積可能フェーズ・ロック・ループ回路 |
Country Status (4)
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|---|---|
| US (1) | US5654675A (ja) |
| EP (1) | EP0731565B1 (ja) |
| JP (1) | JPH08288839A (ja) |
| DE (1) | DE69519663T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100738960B1 (ko) * | 2006-02-22 | 2007-07-12 | 주식회사 하이닉스반도체 | 피엘엘 및 그 제어방법 |
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-
1996
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- 1996-03-06 JP JP8078246A patent/JPH08288839A/ja active Pending
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Also Published As
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