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JPH08228472A - チャージ・ポンプ回路におけるトランスミッション・ゲートのゲート電圧を低下させる回路および方法 - Google Patents

チャージ・ポンプ回路におけるトランスミッション・ゲートのゲート電圧を低下させる回路および方法

Info

Publication number
JPH08228472A
JPH08228472A JP7299311A JP29931195A JPH08228472A JP H08228472 A JPH08228472 A JP H08228472A JP 7299311 A JP7299311 A JP 7299311A JP 29931195 A JP29931195 A JP 29931195A JP H08228472 A JPH08228472 A JP H08228472A
Authority
JP
Japan
Prior art keywords
voltage
charge pump
circuit
output
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7299311A
Other languages
English (en)
Inventor
Ben Gilsdorf
ベン・ギルズドフ
Gary W Hoshizaki
ゲーリー・ダブリュー・ホシザキ
John H Quigley
ジョン・エイチ・キグレイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH08228472A publication Critical patent/JPH08228472A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Direct Current Feeding And Distribution (AREA)

Abstract

(57)【要約】 【課題】 トランスミッション・ゲートのゲート電圧を
低下させ、当該トランスミッション・ゲートの信頼性に
損傷や影響を与え得る過電圧を防止する回路および方法
を提供する。 【解決手段】 トランスミッション・ゲートはチャージ
・ポンプ回路（４１）内に常駐し、電源電圧より高い電
圧を発生するためのコンデンサに結合されている。バッ
ファ（４４，４５）が制御信号を受け、トランスミッシ
ョン・ゲートのゲート端子に結合する。バッファ（４
４，４５）は、可変電圧基準（４３）に結合された電源
端子を含む。可変電源基準（４３）は、チャージ・ポン
プ回路の出力電圧が所定電圧に達したとき、トランスミ
ッション・ゲートのゲート電圧を低下させる電圧を発生
する。可変電圧基準（４３）は、バッファ（４４，４
５）によって供給される論理レベル間の電圧範囲を狭
め、トランスミッション・ゲートを過剰電圧から保護す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に電源電圧より
も高い電圧を必要とする回路に関し、更に特定すればチ
ャージ・ポンプ電圧回路に関するものである。
【０００２】
【従来の技術】チャージ・ポンプ回路は、それ自体が受
ける電圧よりも高い電圧を発生する回路である。一般的
に、チャージ・ポンプ回路は、充電用コンデンサを充電
し、この充電用コンデンサを電圧源またはその他の電圧
素子（第２充電コンデンサのような）に直列に配置する
段階を交互に行うことによって、高い電圧を発生するよ
うに作用する。
【０００３】充電用コンデンサは、充電用構成から直列
構成にスイッチによって結合される。スイッチは、制御
論理回路によって制御される。より高い電圧を発生する
には、１つ以上のコンデンサを充電し、それらを直列に
配置すれば所望の電圧を発生することができる。
【０００４】一般的に、回路に連続電圧を供給するに
は、蓄積用コンデンサを充電用コンデンサと共に用い
る。例えば、電源電圧より高い電圧を発生する回路に、
蓄積用コンデンサを結合する。充電された蓄積用コンデ
ンサは、その回路への電圧を不特定に(indefinitely)保
持することはできず、その電圧を維持するには再充電し
なければならない。この蓄積用コンデンサに充電するた
めに、直列構成の充電用コンデンサを用いる。
【０００５】例えば、第１サイクルにおいて、充電用コ
ンデンサを電源電圧にまで充電する。蓄積用コンデンサ
は、第１サイクルの間回路への電圧を維持する。蓄積用
コンデンサによって供給される電圧は、回路の負荷のた
めに放電するにつれて、低下する。第２サイクルでは、
充電用コンデンサは、電源電圧（またはその他の電圧
源）と直列構成に結合され、発生する電圧が高くなる。
次に、充電用コンデンサを蓄積用コンデンサに結合し、
蓄積用コンデンサを充電する。電荷を供給して蓄積用コ
ンデンサの電圧を上昇させた後、充電用コンデンサを蓄
積用コンデンサから切断する。第１および第２サイクル
を連続的に繰り返し、蓄積用コンデンサ上の電圧を最少
値より高く維持する。充電用および蓄積用コンデンサの
サイズ、ならびに第１および第２サイクルを繰り返す頻
度は、回路の負荷によって異なる。
【０００６】通常半導体回路に供給される電源電圧より
高い電圧を必要とする素子の一例は、液晶表示素子（Ｌ
ＣＤ）である。電源電圧Ｖｄｄは、ＬＣＤと共に動作す
る電力用集積回路に供給される。典型的なＬＣＤには、
４つの論理レベルが必要とされる（接地、Ｖｄｄ、２*
Ｖｄｄ、および３*Ｖｄｄ）。電源電圧を３倍に増大す
るチャージ・ポンプ回路を用いて２*Ｖｄｄおよび３*Ｖ
ｄｄを発生する。
【０００７】
【発明が解決しようとする課題】チャージ・ポンプ回路
を集積回路（電源電圧Ｖｄｄで動作する）と一体化する
場合、チャージ・ポンプ回路によって発生される電圧が
集積回路の素子仕様を越える可能性がある。動作電圧の
上昇によってチャージ・ポンプ内の素子に発生する応力
が、素子特性を低下または悪化させたり、破壊的故障を
起こす可能性がある。
【０００８】チャージ・ポンプ回路内の素子にかかる電
圧を低下させるようにチャージ・ポンプ回路を動作させ
ることができる回路および方法を提供できれば、大きな
利益となろう。
【０００９】
【課題を解決するための手段】本発明は、トランスミッ
ション・ゲートのゲート電圧を低下させ、当該トランス
ミッション・ゲートの信頼性に損傷や影響を与え得る過
電圧を防止する回路および方法を提供する。トランスミ
ッション・ゲートはチャージ・ポンプ回路内に常駐し、
電源電圧より高い電圧を発生するためのコンデンサに結
合されている。バッファが制御信号を受け、トランスミ
ッション・ゲートのゲート端子に結合する。バッファ
は、可変電圧基準に結合された電源端子を含む。可変電
源基準は、チャージ・ポンプ回路の出力電圧が所定電圧
に達したとき、トランスミッション・ゲートのゲート電
圧を低下させる電圧を発生する。可変電圧基準は、バッ
ファによって供給される論理レベル間の電圧範囲を狭
め、トランスミッション・ゲートを過剰電圧から保護す
る。
【００１０】
【実施例】半導体業界の一般的な傾向は、トランジスタ
・サイズを縮小し、電源も低下させることによって、回
路密度を高め、電力消費を最少に抑える方向に向かって
いる。ここで問題となるのは、全ての回路が集積回路の
電源電圧で動作する訳ではないことである。電源回路を
新たに追加して異なる電圧を供給するのは、状況によっ
ては費用有効性がよくないだけでなく、製品を小型軽量
にしなければならない場合非効率的である。チャージ・
ポンプ回路は、電源電圧から効率的にそれより高い電圧
を発生するための公知の解決案である。
【００１１】チャージ・ポンプ回路は、典型的に電源電
圧である入力電圧を受け、この入力電圧よりも高い出力
電圧を生成する。一般的に、チャージ・ポンプ回路は、
例えば、電圧二倍回路(voltage doubler)または電圧三
倍回路(voltage tripler)のような、入力電圧の何倍か
である出力電圧を発生する構成に組み込まれる。全ての
チャージ・ポンプ回路において用いられる基本的原理
は、コンデンサを所定電圧に充電し、次に充電したコン
デンサを電圧源（電源）またはその他の電圧素子（充電
されたコンデンサのような）に直列に配置するというも
のである。複数の素子の直列構成が各素子の電圧を共に
加算することによって、高い電圧を生成する。素子はス
イッチと直列構成に配置される。
【００１２】チャージ・ポンプ回路を集積回路上に一体
化する場合、電界効果トランジスタ（ＦＥＴ）がスイッ
チに用いられる。例えば、ＣＭＯＳ（相補型金属酸化物
半導体）ＦＥＴが、単一素子としてあるいは相補対とし
て、スイッチに用いられる。ＦＥＴスイッチの一般的な
名称は、トランスミッション・ゲートという。図１は、
チャージ・ポンプ回路において一般的にスイッチとして
用いられる、三トランスミッション・ゲート構造の回路
図である。ＦＥＴは、ゲート、ドレイン、およびソース
を有する。ＦＥＴのドレインとソースは、スイッチの切
り替え端子に対応する。ゲート電圧を素子に印加するこ
とによって、ＦＥＴをイネーブルし、ドレインをソース
に結合する。ゲート電圧は、ＦＥＴのゲートからドレイ
ンまたはゲートからソースの電圧と定義される。
【００１３】ＦＥＴは効果的なスイッチ即ちトランスミ
ッション・ゲートである。ＦＥＴは、ゲート電圧が素子
に印加されるとドレインからソースに導電路を形成する
ことによって導通する。ゲート電圧を高めると、チャン
ネルが大きくなり、チャンネル抵抗が減少する。ＭＯＳ
ＦＥＴ（金属酸化物半導体電界効果トランジスタ）は、
ゲート酸化物の薄層によって、ゲートがバルク材料から
絶縁されている。ＭＯＳＦＥＴのゲート電圧は、ゲート
酸化物層間に大きな電界を発生する。素子のゲート電圧
がＭＯＳＦＥＴプロセスの仕様を越える場合、素子の破
壊的な故障や長期間信頼性の問題が発生する可能性があ
る。チャージ・ポンプ回路は、トランスミッション・ゲ
ートのプロセス仕様よりも高い出力電圧を発生し得るも
のである。チャージ・ポンプ回路の出力電圧は、チャー
ジ・ポンプ回路のトランスミッション・ゲートをイネー
ブルおよびディゼーブルするために用いられるので、チ
ャージ・ポンプ回路のトランスミッション・ゲートを形
成する素子は、故障や信頼性が未解決の条件に置かれる
ことになる。
【００１４】従来技術のチャージ・ポンプ回路は、トラ
ンスミッション・ゲートのＦＥＴ素子に過剰な応力を与
えるという潜在的問題を、ゲート酸化物の厚さを増大さ
せることによって解消している。ゲート酸化物の厚さを
増すことによって、信頼性を損なうことなく、より高い
ゲート電圧に耐えることができる。しかしながら、少数
の素子上のゲート酸化物を厚くするためにウエハ・プロ
セス・フローを変更するのは費用がかかり、しかも必要
なウエハ・プロセス工程を追加することによって生産性
が低下する。以下に記載するよりよい解決案は、トラン
スミッション・ゲート間のゲート電圧を低下させる解決
案を、回路によって提供するものであり、標準のウエハ
・プロセスを用いることができる。
【００１５】トランスミッション・ゲート２１は単一ｎ
−チャネル・エンハンスメントＭＯＳＦＥＴである。ト
ランスミッション・ゲート２１はドレイン１１、ゲート
１３およびソース１２を有し、それぞれ第１電極、制御
電極、および第２電極に対応する。トランスミッション
・ゲート２２は単一ｐ−チャネル・エンハンスメントＭ
ＯＳＦＥＴである。トランスミッション・ゲート２２は
ドレイン１５、ゲート１６、およびソース１４を有し、
それぞれ第１電極、制御電極、および第２電極に対応す
る。トランスミッション・ゲート２１およびトランスミ
ッション・ゲート２２は双方とも完全なスイッチではな
い。トランスミッション・ゲート２１，２２のドレイン
に印加される入力電圧は、ソースに電圧を発生するが、
これは各素子のスレシホールド電圧分だけ差がある。こ
の問題に対する一般的な解決案は、トランスミッション
・ゲートのゲート電圧をスレシホールド電圧分より高く
することによって、トランスミッション・ゲートにその
入力電圧に等しい電圧を通過可能にする、「ブートスト
ラップ法」として知られている回路技法を用いることで
ある。
【００１６】トランスミッション・ゲート２３は、ｐ−
チャネルおよびｎ−チャネル・エンハンスメントＭＯＳ
ＦＥＴから成る。ｐおよびｎ−チャネル・エンハンスメ
ントＭＯＳＦＥＴは、ドレイン、ゲート、およびソース
を有し、それぞれ第１電極、制御電極、および第２電極
に対応する。ｐ−チャネル・エンハンスメントＭＯＳＦ
ＥＴは、端子１７に結合されたドレインと、ゲート１９
と、端子１６に結合されたソースとを有する。ｎ−チャ
ネル・エンハンスメントＭＯＳＦＥＴは、端子１６に結
合されたドレインと、ゲート１８と、および端子１７に
結合されたソースとを有する。トランスミッション・ゲ
ート２３はｎおよびｐ−チャネルＭＯＳＦＥＴの双方を
用いて、ブートストラップの必要性を無くしている。ト
ランスミッション・ゲート２３は、ゲート１８，１９上
に相補信号を必要とするので、トランスミッション・ゲ
ート２３を用いるために必要な回路が増加することにな
る。
【００１７】図２は、基本的なチャージ・ポンプ回路３
０のブロック図である。チャージ・ポンプ回路３０の基
本動作原理について以下に述べる。これは、電源電圧よ
り高い電圧を発生するチャージ・ポンプ回路の殆ど全て
に適用される。チャージ・ポンプ回路３０は電源電圧Ｖ
ｄｄをほぼ二倍に高め、ＦＥＴで形成した場合に、トラ
ンスミッション・ゲート３１またはトランスミッション
・ゲート３２のいずれかに損傷を与え得るゲート電圧
が、いかにして発生されるかを例示するものである。チ
ャージ・ポンプ回路３０は、トランスミッション・ゲー
ト３１−３４と、コンデンサＣｃ，Ｃｓを含む。例示の
目的のために、トランスミッション・ゲート３１−３４
はｎ−チャネル・エンハンスメントＭＯＳＦＥＴとする
が、図１に示したトランスミッション・ゲートのどの形
式のものを用いてもよい。
【００１８】トランスミッション・ゲート３１は、電源
電圧Ｖｄｄを充電用コンデンサＣｃに結合する。トラン
スミッション・ゲート３１は、電源電圧Ｖｄｄを受ける
ように結合された第１端子と、ノード３５に結合された
第２端子と、ゲート端子Ｓ３とを含む。トランスミッシ
ョン・ゲート３２はコンデンサＣｃをコンデンサＣｓに
結合する。トランスミッション・ゲート３２は、ノード
３５に結合された第１端子と、出力３７に結合された第
２端子と、ゲート端子Ｓ４とを含む。コンデンサＣｓ
は、電源電圧Ｖｄｄよりも高い出力電圧を発生するため
の蓄積用コンデンサである。コンデンサＣｃは、コンデ
ンサＣｓを電源電圧Ｖｄｄよりも高い出力電圧に充電す
るための充電用コンデンサである。コンデンサＣｓは、
出力３７に結合された第１端子と、接地に結合された第
２端子とを含む。コンデンサＣｃは、ノード３５に結合
された第１端子と、ノード３６に結合された第２端子と
を含む。トランスミッション・ゲート３３はコンデンサ
Ｃｃを接地に結合する。トランスミッション・ゲート３
３は、接地に結合された第１端子と、ノード３６に結合
された第２端子と、ゲート端子Ｓ１とを含む。トランス
ミッション・ゲート３４は電源電圧Ｖｄｄを、充電され
たコンデンサＣｃに結合する。トランスミッション・ゲ
ート３４は、充電されたコンデンサＣｃを電源電圧Ｖｄ
ｄに直列に配置し、電源電圧Ｖｄｄよりも高い電圧を発
生する。トランスミッション・ゲート３４は、ノード３
６に結合された第１端子と、電源電圧Ｖｄｄを受けるよ
うに結合された第２端子と、ゲート端子Ｓ２とを含む。
【００１９】初期化プロセスは、コンデンサＣｃ，Ｃｓ
双方を電源電圧Ｖｄｄに充電する動作を含む。また、初
期化プロセスは、起動中コンデンサＣｃ，Ｃｓを放電し
たときに行われる。イネーブル信号(enabling signal)
がゲート端子Ｓ１，Ｓ３，Ｓ４に供給される。コンデン
サＣｃは、トランスミッション・ゲート３１，３３を介
して、電源電圧Ｖｄｄに充電される。また、コンデンサ
Ｃｓは、トランスミッション・ゲート３１，３２を介し
て、電源電圧Ｖｄｄに充電される。
【００２０】初期化プロセスの後、第１サイクルおよび
第２サイクルによって特徴付けられる充電工程(chargin
g sequence)が連続的に繰り返される。第１サイクルに
おいて、トランスミッション・ゲート３１，３３はディ
ゼーブルされ、トランスミッション・ゲート３２，３４
はイネーブルされる。トランスミッション・ゲート３４
は、電源電圧Ｖｄｄを、充電されたコンデンサＣｃと直
列に配置し、ノード３５に電源電圧よりも高い電圧を発
生する。トランスミッション・ゲート３２は、蓄積用コ
ンデンサＣｓをノード３５に結合する。コンデンサＣｃ
は、ノード３５の電圧と出力３７がほぼ等しくなるま
で、コンデンサＣｓを充電する。次に、トランスミッシ
ョン・ゲート３２，３４がディゼーブルされ、ノード３
５を出力３７から切断する。出力３７における出力電圧
は、第１サイクルの間上昇する。コンデンサＣｓ上の電
圧上昇量は、ＣｃおよびＣｓの容量値ならびに第１サイ
クルの周期によって異なる。
【００２１】第２サイクルでは、コンデンサＣｃが電源
電圧Ｖｄｄに充電される。トランスミッション・ゲート
３１，３３がイネーブルされコンデンサＣｃを充電す
る。トランスミッション・ゲート３１は電源電圧Ｖｄｄ
をノード３５に結合し、一方トランスミッション・ゲー
ト３３はノード３６を接地に結合する。コンデンサＣｃ
が充電された後に、第１サイクルが繰り返される。
【００２２】出力３７における出力電圧が電源電圧Ｖｄ
ｄの２倍に近づくまで、第１および第２サイクルは繰り
返される。一般的に、出力３７はある回路の負荷を受け
る。コンデンサＣｓは、回路負荷のため、第２サイクル
の間にコンデンサＣｃによって供給される全ての電荷を
放電してはならない。こうすることによって、各充電連
続行程の後、出力電圧は連続的に上昇することができ
る。
【００２３】トランスミッション・ゲート３３，３４
は、充電連続行程の間は応力を受けない。ほぼ電源電圧
Ｖｄｄのゲート電圧がゲート端子Ｓ１，Ｓ２に印加さ
れ、トランスミッション・ゲート３３，３４をイネーブ
ルする。電源電圧Ｖｄｄにｎ−チャネル・エンハンスメ
ントＭＯＳＦＥＴのスレシホールド電圧（Ｖｔｈ）を加
えた電圧を、トランスミッション・ゲート３４のゲート
端子Ｓ４に印加し、トランスミッション・ゲート３４が
スイッチとして作用することを保証する。ゲート端子Ｓ
４に電源電圧Ｖｄｄより高い電圧（電源電圧Ｖｄｄより
もわずかに高い）を発生するには、半導体業界で広く用
いられている公知のブートストラップ技法を用いる。ト
ランスミッション・ゲートのゲート電圧は、ゲートにお
ける電圧とドレインまたはソースのいずれかにおける電
圧との間の電圧差である。トランスミッション・ゲート
３３，３４では、ゲート電圧は、Ｖｄｄ＋Ｖｔｈを越え
ることはない。この値は、ほとんどの半導体素子の仕様
の許容範囲内のものである。
【００２４】トランスミッション・ゲート３１，３２
は、電源電圧Ｖｄｄよりもかなり高い電圧を受け、トラ
ンスミッション・ゲートを形成するトランジスタのゲー
ト酸化物を潜在的に損傷する可能性がある。トランスミ
ッション・ゲート３２のゲート端子Ｓ４は、ノード３５
から出力３７への最大電圧転送を保証するためには、ほ
ぼスレシホールド電圧（Ｖｔｈ）だけ出力電圧よりも高
い電圧を必要とする。トランスミッション・ゲート３２
（ｎ−チャネル・エンハンスメントＭＯＳＦＥＴ）をイ
ネーブルする回路に給電するための電圧は、典型的に、
ブートストラップ技法を用いて追加量だけ電圧を上昇さ
せることによって、出力３７から供給される。
【００２５】第１サイクルでは、コンデンサＣｃは電源
電圧Ｖｄｄに直列に配置される。コンデンサＣｃは、ノ
ード３５および出力３７がほぼ同一電圧となるまで、コ
ンデンサＣｓを充電する。出力３７の出力電圧は電源電
圧Ｖｄｄよりも高く、最大限度で２*Ｖｄｄに近づく
（電源電圧の２倍）。トランスミッション・ゲート３１
（ｎ−チャネル・エンハンスメントＭＯＳＦＥＴ）は、
ゲート端子Ｓ３における論理０レベルによってディゼー
ブルされる。論理０レベルは、通常得られる最低の電圧
電位であり、本例では接地である。トランスミッション
・ゲート３１のゲート電圧（接地に結合されたゲート端
子Ｓ３を有する）は、第１サイクルの間、ほぼ出力３７
の出力電圧に等しい。トランスミッション・ゲート３１
を構成する素子に対する応力は、出力３７における出力
電圧が各充電工程において上昇し続けるにしたがって増
加する。
【００２６】同様に、トランスミッション・ゲート３２
も、出力３７における出力電圧の上昇によって、応力を
受ける。第２サイクルでは、コンデンサＣｃが電源電圧
Ｖｄｄに充電される。トランスミッション・ゲート３２
は、ゲート端子３２の論理０レベル（接地）によってデ
ィゼーブルされる。第２サイクルの間、トランスミッシ
ョン・ゲート３２のゲート電圧は、出力３７の出力電圧
にほぼ等しい。従来技術のチャージ・ポンプ回路は、ゲ
ート酸化物の厚さを増大させたトランジスタを利用して
トランスミッション・ゲートを形成することにより、チ
ャージ・ポンプ回路の出力電圧を越えるゲート電圧に、
トランスミッション・ゲートが耐え得るようにしてい
た。
【００２７】ＦＥＴで形成されたトランスミッション・
ゲートを利用するチャージ・ポンプ回路は、チャージ・
ポンプ回路の電源電圧よりも高い電圧を受けるコンデン
サに、少なくとも１つのトランスミッション・ゲートが
結合されている。チャージ・ポンプ回路の出力電圧が、
素子の仕様を越えるゲート電圧を継続して生成する場
合、トランスミッション・ゲートの素子に信頼性または
故障の問題が生じ得る。より高い電圧に耐え得る特別な
素子を構築することは、この問題に対する費用効率のよ
い解決案ではない。特別な処理を必要としない別の解決
案は、素子の仕様を越える前に、素子上のゲート電圧を
低下させることである。
【００２８】図３は、図２に示したような充電工程の間
に、出力３７における出力電圧を段階的に(incremental
ly)上昇させた場合の出力電圧を示すグラフである。電
圧の各段階的利得(incremental gain)は、第１および第
２充電サイクルに対応する。グラフは、出力３７に負荷
がないことを仮定している。
【００２９】図４は、供給電圧Ｖｄｄよりも高い出力電
圧を発生する回路４０を示す。回路４０は、電源電圧Ｖ
ｄｄよりも高い電圧に結合される、チャージ・ポンプ回
路４１内のトランスミッション・ゲート上のゲート電圧
を低下させる。例示の目的のために、チャージ・ポンプ
回路４１は、図２のチャージ・ポンプ３０に対応するも
のとする。チャージ・ポンプ回路４１は、図２のチャー
ジ・ポンプ回路３０のゲート端子Ｓ１−Ｓ４に対応する
ゲート端子Ｇ１−Ｇ４と、電源電圧Ｖｄｄよりも高い出
力電圧を発生する出力とを含む。
【００３０】制御論理回路４２は、図２の詳細な説明に
おいて先に記載したのと同様の充電工程において、トラ
ンスミッション・ゲートをイネーブルする制御信号を発
生する。制御論理回路４２は、チャージ・ポンプ回路４
１の出力に結合された入力５５と、入力５６と、出力５
１と、出力５２と、ゲート端子Ｇ２に結合された出力５
３と、ゲート端子Ｇ１に結合された出力５４とを含む。
【００３１】バッファ４４およびバッファ４５は、電圧
範囲を論理１および論理０レベルの間で変化させるため
に可変となっている。バッファ４４は、制御論理回路４
２の出力５１に結合された入力と、チャージ・ポンプ回
路４１のゲート端子Ｇ４に結合された出力と、チャージ
・ポンプ回路４１の出力に結合された第１電源端子と、
第２電源端子とを有する。バッファ４４は、トランジス
タ４６とトランジスタ４７で構成されている。
【００３２】バッファ４５は、制御論理回路４２の出力
５２に結合された入力と、チャージ・ポンプ回路４１の
ゲート端子Ｇ３に結合された出力と、チャージ・ポンプ
回路４１の出力に結合された第１電源端子と、第２電源
端子とを有する。バッファ４５は、トランジスタ４８と
トランジスタ４９とで構成されている。トランジスタ４
６−４９は各々、ドレイン、ゲート、およびソースを有
し、これらは第１電極、制御電極、および第２電極に対
応する。
【００３３】バッファ４４のトランジスタ４６はｐ−チ
ャネル・エンハンスメントＭＯＳＦＥＴであり、バッフ
ァ４４の出力、入力、および第１電源端子にそれぞれ結
合された、ドレイン、ゲート、およびソースを有する。
トランジスタ４７はｎ−チャネル・エンハンスメントＭ
ＯＳＦＥＴであり、バッファ４４の出力、入力、および
第２電源端子にそれぞれ結合された、ドレイン、ゲー
ト、およびソースを有する。
【００３４】バッファ４５のトランジスタ４８はｐ−チ
ャネル・エンハンスメントＭＯＳＦＥＴであり、バッフ
ァ４５の出力、入力、および第１電源端子にそれぞれ結
合されたドレイン、ゲート、およびソースを有する。ト
ランジスタ４９はｎ−チャネル・エンハンスメントＭＯ
ＳＦＥＴであり、バッファ４５の出力、入力、および第
２電源端子にそれぞれ結合されたドレイン、ゲート、お
よびソースを有する。
【００３５】可変電圧基準４３が、バッファ４４，４５
の出力において、論理１レベルと論理０レベルとの間で
電圧範囲を変化させ、チャージ・ポンプ回路４１内のト
ランスミッション・ゲート上のゲート電圧を低下させ
る。可変電圧基準４３は、制御論理回路４２の入力５６
およびバッファ４４，４５の第２電源端子に結合された
出力端子を含む。
【００３６】先に述べたように、チャージ・ポンプ回路
４１内でトランスミッション・ゲートを形成するトラン
ジスタのゲート電圧は、チャージ・ポンプ回路４１の出
力電圧が電源電圧Ｖｄｄを越えて上昇すると、素子の仕
様を越える恐れがある。実際の電圧を用いた例によっ
て、この問題が最良に説明されよう。電源電圧Ｖｄｄが
５ボルトであり、可変電圧基準４３の出力における初期
電圧が接地であると仮定する。チャージ・ポンプ回路４
１の出力電圧は５ボルトに予め充電されており、最大１
０ボルトに達する。チャージ・ポンプ回路４１内でトラ
ンスミッション・ゲートを形成するトランジスタの信頼
性が、８ボルト以上のゲート電圧によって影響を受ける
とすると、出力電圧が８ボルトに達する前に、トランス
ミッション・ゲートに印加される論理レベルの電圧範囲
を狭めなければならない。更に、バッファ４４，４５に
よって供給される論理１レベルの大きさは、少なくとも
チャージ・ポンプ回路４１の出力電圧と等しくし、その
中のトランスミッション・ゲートをイネーブルして電源
電圧Ｖｄｄよりも高い電圧を結合することを保証しなけ
ればならない。
【００３７】可変電圧基準４３は、チャージ・ポンプ回
路４１の出力電圧が８ボルトに達する前に、バッファ４
４，４５の出力における論理１レベルと論理０レベルと
の間の電圧範囲を狭める。まず最初に、可変電圧基準４
３の出力を０ボルト即ち接地にする。バッファ４４，４
５のいずれかの出力における電圧範囲は、チャージ・ポ
ンプ回路４１の出力電圧（論理１レベル）と接地（論理
０レベル）との間である。先に述べた図２のチャージ・
ポンプ回路３０の説明において、トランスミッション・
ゲートの素子に電圧上の問題が発生するのは、ゲート端
子Ｇ３，Ｇ４のいずれかが論理ゼロレベル（接地）に保
持されるときである。可変電圧基準４３は、チャージ・
ポンプ回路４１の出力電圧が、チャージ・ポンプ回路４
１内のトランスミッション・ゲート素子に有害なレベル
に達する前に、第１論理０レベル（接地）から第２論理
０レベル（３ボルト）に変化させる。バッファ４４，４
５の論理１レベルは同一のままである。例えば、チャー
ジ・ポンプ回路４１の出力電圧が７ボルトのときに可変
電圧基準４３を接地から３ボルトに切り替えた場合、論
理０レベルと論理１レベルとの間の電圧範囲は、７ボル
トから４ボルトに狭められる。３ボルトの論理０レベル
は、充電工程の間にチャージ・ポンプ回路４１内のトラ
ンスミッション・ゲートをディゼーブルするには十分で
ある。チャージ・ポンプ回路４１内のゲート電圧が最大
の７ボルトに達するのは、チャージ・ポンプ回路４１の
出力電圧が７ボルトのとき、およびそれが１０ボルトの
ときである。７ボルトの最大ゲート電圧は、素子仕様の
８ボルト限度より低いので、トランスミッション・ゲー
トには、信頼性問題が発生し得る程の応力はかからな
い。
【００３８】要約すれば、チャージ・ポンプ回路の出力
電圧が所定電圧を越える前に、可変電圧基準がチャージ
ポンプ回路内のトランスミッション・ゲートのゲート電
圧を低下させる訳である。可変電圧基準は、トランスミ
ッション・ゲートに結合されたバッファの論理１レベル
と論理０レベルとの間の電圧範囲を狭めることによっ
て、トランスミッション・ゲートのゲート電圧を低下さ
せる。トランスミッション・ゲートを形成する素子のゲ
ート電圧は、最大許容ゲート電圧である所定電圧よりも
低い。また、低下されたゲート電圧は、チャージ・ポン
プ回路の出力電圧が最大であるときの最大許容ゲート電
圧よりも低い。
【００３９】制御論理回路４２を含む回路の実際の実施
形態はさほど重大ではないが、標準論理レベル（論理０
レベル＝接地、および論理１レベル＝Ｖｄｄ）とバッフ
ァ５７およびバッファ５８によって発生される論理レベ
ルとの間で変換を行う回路を含む。制御論理回路４２
は、チャージ・ポンプ回路４１の出力電圧と、変換回路
（図示せず）がバッファ４４，４５を駆動するための可
変電圧基準４３からの電圧とを受ける。
【００４０】図５は、標準論理レベルを変換論理レベル
に変換し、チャージ・ポンプ回路内のトランスミッショ
ン・ゲート上のゲート電圧を低下させる変換回路の回路
図である。変換回路６０は、制御論理回路４２（図４）
内で、論理信号をバッファ４４またはバッファ４５（図
４）に供給するために用いられる。変換回路６０は、電
流源６１、トランジスタ６２−７１、および反転器７２
から成る。トランジスタ６２，６３，６４，６５，７
０，７１はｎ−チャネル・エンハンスメントＭＯＳＦＥ
Ｔであり、トランジスタ６６−６９はｐ−チャネル・エ
ンハンスメントＭＯＳＦＥＴである。変換回路６０は、
論理信号を受ける入力８２と、チャージ・ポンプ回路か
らの電圧を受ける端子７９と、可変電圧基準からの電圧
を受ける端子８０と、変換論理信号をノード７８に発生
する出力とを含む。
【００４１】電流源６１は、変換回路６０の第１段にバ
イアス電流を供給する。第１段は、電流源６１、反転器
７２、およびトランジスタ６２−６７で構成される。第
１段は、入力７９に印加される論理信号に対応する差電
圧を発生する。電流源６１は、電源電圧（例えば、接
地）を受けるように結合された第１端子と、ノード７４
に結合された第２端子とを含む。
【００４２】トランジスタ６２，６３は差動入力段を形
成する。トランジスタは、ドレインと、ゲートと、ノー
ド７４に結合されたソースとを含む。トランジスタ６３
は、ドレインと、入力７９に結合されたゲートと、ノー
ド７４に結合されたソースとを含む。反転器７２は、入
力７９に結合された入力と、トランジスタ６２のゲート
に結合された出力とを含む。
【００４３】トランジスタ６４，６６は、各素子間の電
圧降下を減少するために、カスコード構成となってい
る。トランジスタ６４は、ノード７５に結合されたドレ
インと、電源電圧Ｖｄｄを受けるように結合されたゲー
トと、トランジスタ６２のドレインに結合されたソース
とを含む。トランジスタ６６は、ドレインと、ノード７
５に結合されたゲートと、端子７９に結合されたソース
とを含む。
【００４４】同様に、トランジスタ６５，６７も、各素
子間の電圧降下を減少するために、カスコード構成とな
っている。トランジスタ６５は、ノード７６に結合され
たドレインと、電源電圧Ｖｄｄを受けるように結合され
たゲートと、トランジスタ６３のドレインに結合された
ソースとを含む。トランジスタ６７は、ノード７６に結
合されたドレインおよびゲート、ならびに端子７９に結
合されたソースを含む。
【００４５】トランジスタ６８−７１は、変換回路６０
の第２段を形成する。トランジスタ６８−７１はラッチ
を形成する。第２段は、第１段からの差電圧を受け、入
力７９に印加される論理信号に対応する変換論理信号を
発生する。トランジスタ６８は、ノード７８に結合され
たドレインと、ノード７６に結合されたゲートと、端子
７９に結合されたソースとを含む。トランジスタ６９
は、ノード８１に結合されたドレインと、ノード７５に
結合されたゲートと、端子７９に結合されたソースとを
含む。トランジスタ７０は、ノード７８に結合されたド
レインと、ノード８１に結合されたゲートと、端子８０
に結合されたソースとを含む。トランジスタ７１は、ノ
ード８１に結合されたドレインと、ノード７８に結合さ
れたゲートと、端子８０に結合されたソースとを含む。
【００４６】端子７９は、電源電圧Ｖｄｄ以上の電圧を
発生するチャージ・ポンプ回路に結合する。第１段で
は、カスコード回路が用いられ、チャージ・ポンプ回路
によって発生される高い電圧による、変換回路６０の第
１段を構成する各素子間の電圧を低下させている。電源
電圧Ｖｄｄと接地との間の電圧範囲を有する論理信号が
入力７９に印加される。差動入力段はこの論理信号を受
け、電流源６１からの電流をトランジスタ６６または６
７のいずれかに通す。トランジスタ６６，６７は、ノー
ド７５，７６間に差電圧を発生するための負荷である。
差電圧は、ラッチである変換回路６０の第２段に印加さ
れる。ラッチに給電する端子７９，８０に供給される電
源電圧は、それぞれ、チャージ・ポンプ回路の出力電圧
と、可変電圧基準回路の出力電圧である。次に、ラッチ
によって、チャージ・ポンプ回路の出力範囲から可変電
圧基準回路の出力電圧までの電圧範囲を有するように論
理信号を変換する。変換回路６０によって発生される論
理信号は、チャージ・ポンプ回路４１（図４）のトラン
スミッション・ゲート間の電圧を低下させるために、図
４のバッファ５７，５８によって発生される論理レベル
に対応する。
【００４７】図６は、チャージ・ポンプ回路内のトラン
スミッション・ゲート上のゲート電圧を低下させる可変
電圧基準回路９０である。可変電圧基準回路９０は、図
４の可変電圧基準４３に対応する。可変電圧基準回路９
０は、分圧器９１、比較器９２、制御論理回路９３、お
よびバッファ９４を含む。可変電圧基準９０は、バッフ
ァ９７，９８の電源端子を結合し、これらバッファによ
って供給される論理レベル間の電圧範囲を狭める。
【００４８】分圧器９１は、チャージ・ポンプ回路の出
力電圧に対応する電圧を発生する。分圧器９１によって
発生される電圧は、電源電圧Ｖｄｄより低い強度を有す
る。分圧器９１は、チャージ・ポンプ回路の出力に結合
された端子と、出力とを含む。比較器９２は、チャージ
ポンプ回路の出力電圧を基準電圧Ｖｒｅｆ１と比較し、
バッファ９７，９８の論理レベル間の電圧範囲を狭め
て、チャージ・ポンプ回路内のトランスミッション・ゲ
ートへの損傷を防止すべきときに警告を発する。比較器
９２は、分圧器９１の出力に結合された非反転入力と、
基準電圧Ｖｒｅｆ１を受けるように結合された反転入力
と、出力とを含む。
【００４９】制御論理回路９３は、比較器９２の出力に
結合された入力と、出力とを含む。本例では、制御論理
回路９３はバッファのように単純にすることができる
が、他の用途では、より多くの制御信号（図示せず）が
制御論理回路９３に印加されることもあり、この場合バ
ッファ９４にイネーブル信号を発生するためには、より
複雑なデジタル論理回路が必要となる。
【００５０】バッファ９４は、バッファ９７，９８の電
源端子に２つの電圧レベルを供給する。バッファ９４
は、制御論理回路９３の出力に結合された入力と、出力
とを含む。バッファ９４はトランジスタ９５，９６で構
成される。トランジスタ９５はｐ−チャネル・エンハン
スメントＭＯＳＦＥＴであり、バッファ９４の出力に結
合されたドレインと、バッファ９４の入力に結合された
ゲートと、基準電圧Ｖｒｅｆ２を受けるように結合され
たソースとを有する。トランジスタ９６はｎ−チャネル
・エンハンスメントＭＯＳＦＥＴであり、バッファ９４
の出力に結合されたドレインと、バッファ９４の入力に
結合されたゲートと、接地に結合されたソースとを有す
る。トランジスタ９５，９６は反転器として構成されて
いる。
【００５１】バッファ９７，９８は、図４のバッファ４
４，４５に対応し、チャージ・ポンプ回路４１（図４）
内のトランスミッション・ゲートへ供給するゲート電圧
を低下させる。バッファ９７は、入力１０２と、出力９
９と、バッファ９４の出力に結合された電源端子とを含
む。バッファ９８は、入力１０１と、出力１００と、バ
ッファ９４の出力に結合された電源端子とを含む。バッ
ファ９７，９８の電源端子は、図４に示すように、トラ
ンジスタのソースに結合される。バッファ９７，９８の
入力１０１，１０２は、図４の制御論理回路４２と同様
の制御論理回路に結合する。バッファ９７，９８の出力
９９，１００は、チャージ・ポンプ回路（図４に示す）
のトランスミッション・ゲートのゲート端子（図示せ
ず）に結合する。
【００５２】可変電圧基準９０は、チャージ・ポンプ回
路の出力電圧が所定電圧より低いとき第１電圧を発生
し、この出力電圧が所定電圧より高いとき第２電圧を発
生する。第１の場合、分圧器９１によって発生される電
圧はＶｒｅｆ１より低い。比較器９２は論理０レベルを
制御論理回路９３に供給する。制御論理回路９３は、バ
ッファ９４のトランジスタ９６をイネーブルし、バッフ
ァ９７，９８の電源端子に第１電圧（０ボルトまたは接
地）を供給する。バッファ９７，９８は、チャージ・ポ
ンプ回路の出力電圧と接地（第１電圧）との間の電圧範
囲を有する論理信号を発生する。バッファ９７または９
８のいずれかによって発生される論理信号の強度は不十
分であり、チャージ・ポンプ回路内のトランスミッショ
ン・ゲートに損傷を与える程のものではない。
【００５３】第２の場合、分圧器９１によって発生され
る電圧は、基準電圧Ｖｒｅｆ１よりも高い。これは、所
定電圧よりも高いチャージ・ポンプ回路の出力電圧に対
応する。この所定電圧は、チャージ・ポンプ回路の出力
電圧が、チャージ・ポンプ回路内のトランスミッション
・ゲートに損傷を与え得るレベルに近づきつつあること
を示す。比較器９２は、論理１レベルを制御論理回路９
３に供給する。制御論理回路９３は、バッファ９４のト
ランジスタ９５をイネーブルし、バッファ９７，９８の
電源端子に第２電圧（Ｖｒｅｆ２）を供給する。バッフ
ァ９７，９８は、チャージ・ポンプ回路の出力電圧とＶ
ｒｅｆ２（第２電圧）との間の電圧範囲を有する論理信
号を発生する。バッファ９７，９８によって供給される
電圧範囲が狭められた論理信号は、（チャージ・ポンプ
回路の）出力電圧が上昇し続ける際に、チャージ・ポン
プ回路内のトランスミッション・ゲートへの損傷を防止
する。
【００５４】図７は、本発明による可変電圧基準回路１
１０のブロック図である。可変電圧基準回路１１０は、
バッファ１１３の出力およびバッファ１１４の出力にお
ける電圧範囲を狭めるために、第１および第２電圧を発
生する。バッファ１１３，１１４は、図４のチャージ・
ポンプ回路４１内のトランスミッション・ゲートのゲー
ト電圧に結合する、バッファ４４，４５（図４）に対応
する。
【００５５】可変電圧基準回路１１０は、タイマ回路１
１１と、第１および第２電圧を発生するバッファ１１２
によって構成される。タイマ回路１１１は、所定時間期
間の後に信号を発生する出力を含む。バッファ１１２
は、タイマ回路１１１の出力に結合された入力と、出力
と、基準電圧Ｖｒｅｆを受けるように結合された第１電
源端子と、接地を受けるように結合された第２電源端子
とを含む。バッファ１１２によって発生される第１電圧
はほぼ接地であり、バッファ１１３によって発生される
第２電圧はほぼＶｒｅｆである。本例では、バッファ１
１３は反転器として構成されるが、非反転バッファを用
いることも可能である。
【００５６】バッファ１１３は入力１１５と出力１１７
とを含む。バッファ１１４は入力１１６と出力１１８と
を含む。入力１１５，１１６は、図４の制御論理回路４
２に対応する制御論理回路に結合する。出力１１７，１
１８は、図４のチャージ・ポンプ回路４１に対応するチ
ャージ・ポンプ回路のゲート端子に結合する。図示しな
いが、バッファ１１３，１１４は各々、チャージ・ポン
プ回路の出力に結合された電源端子を有する。バッファ
１１３，１１４は、チャージ・ポンプ回路の出力が所定
電圧に達したとき、狭められた電圧範囲を有する論理信
号を発生する。電圧範囲を狭めることによって、チャー
ジ・ポンプ回路の高い出力電圧によって損傷を受け得る
チャージ・ポンプ回路内のトランスミッション・ゲート
を形成する素子への損傷を防止する。
【００５７】まず最初に、タイマ回路１１１はバッファ
１１２に論理１レベルを供給し、バッファ１１２の出力
に論理０レベルを生成する。論理０レベルはほぼ接地で
あり、バッファ１１３，１１４に、チャージ・ポンプ回
路の出力電圧と接地との間の論理レベルを発生させる。
所定時間の後、タイマ回路１１１は論理０レベルをバッ
ファ１１２に供給し、バッファ１１２の出力に論理１レ
ベルを生成する。バッファ１１２によって発生された論
理１レベルは、ほぼＶｒｅｆの電圧である。バッファ１
１３，１１４はチャージ・ポンプ回路の出力電圧とＶｒ
ｅｆとの間の論理レベルを発生する。タイマ回路１１１
が論理０レベルに与える所定時間は、チャージ・ポンプ
回路の出力における所定電圧に対応する。チャージ・ポ
ンプ回路の出力における出力電圧は、その最大電圧に向
かって上昇し続け（チャージ・ポンプが充電するにした
がって）、バッファ１１３，１１４の出力における電圧
範囲を拡大する。Ｖｒｅｆは、チャージ・ポンプがその
最大電圧にあるときに、素子のプロセス仕様の範囲内に
あるゲート電圧を生成するように選択される。
【００５８】図８は、本発明による可変電圧基準回路１
２０のブロック図である。可変電圧基準回路１２０は、
バッファ１２２の出力およびバッファ１２３の出力にお
ける電圧範囲を狭めるための電圧を発生する。バッファ
１２２，１２３は、図４のチャージ・ポンプ回路４１内
のトランスミッション・ゲートのゲート端子に結合され
た、 バッファ４４，４５（図４）に対応する。
【００５９】可変電圧基準１２０は分圧回路１２１を含
む。分圧回路１２１は、チャージ・ポンプ回路の出力電
圧を受けるように結合された入力と、出力とを含む。分
圧回路１２１は、チャージ・ポンプ回路の出力に比例す
る電圧を、その出力に発生する。分圧器１２１の出力に
おける電圧は、チャージ・ポンプ回路の出力電圧が段階
的に上昇するにつれて、段階的に上昇する。
【００６０】バッファ１２２は入力１２４と出力１２６
とを含む。バッファ１２３は入力１２５と出力１２７と
を含む。入力１２４，１２５は、図４の制御論理回路４
２に対応する制御論理回路に結合する。出力１２６，１
２７は、図４のチャージ・ポンプ回路４１に対応するチ
ャージ・ポンプ回路のゲート端子に結合する。図示しな
いが、バッファ１２２，１２３は各々、チャージ・ポン
プ回路の出力に結合された電源端子を有する。チャージ
・ポンプ回路の出力電圧が上昇すると、バッファ１２
２，１２３は、分圧回路１２１を介して、狭められた電
圧範囲を有する論理信号を発生する。バッファ１２２，
１２３の論理レベルの電圧範囲を狭めることによって、
チャージ・ポンプ回路内のトランスミッション・ゲート
のゲート電圧が、トランスミッション・ゲートを形成す
る素子の信頼性に損傷を与えたり低下させ得る電圧に達
するのを防止する。
【００６１】可変電圧基準１２０は、チャージ・ポンプ
回路の出力電圧の一部をフィードバックする。この電圧
のフィードバックされる部分（分圧回路１２１の出力）
は、バッファ１２２，１２３によって発生される論理レ
ベルの電圧範囲を狭めるために用いられ、チャージ・ポ
ンプ回路内の素子に損傷を与え得る電圧を防止する。チ
ャージ・ポンプ回路の出力電圧の一部を供給して電圧範
囲を狭めることによっても、電圧検出回路の必要性をな
くすることができる。
【００６２】以上の説明から、チャージポンプ回路内の
トランスミッション・ゲートのゲート電圧を低下させる
回路が提供されたことが認められよう。トランスミッシ
ョン・ゲートは、電源電圧よりも高い電圧を発生するた
めのチャージ・ポンプ回路内のコンデンサに結合されて
いる。トランスミッション・ゲートを形成する素子のプ
ロセス仕様を越える電圧をトランスミッション・ゲート
が供給する前に、トランスミッション・ゲートをイネー
ブルおよびディゼーブルする論理１レベルおよび論理０
レベルの間の電圧範囲を、可変電圧基準が狭める。言い
換えれば、トランスミッション・ゲートのゲート電圧
は、チャージ・ポンプ回路の出力電圧が所定電圧を越え
る前に低下される。
【００６３】以上本発明の具体的な実施例について示し
かつ説明してきたが、それ以外の変更や改良も当業者に
は思い付くであろう。本発明は、ここに示した特定形状
に限定されるのではないことは理解すべきであり、本発
明の精神および範囲から逸脱しない全ての変更は、特許
請求の範囲に含まれることを意図するものである。
【図面の簡単な説明】
【図１】チャージ・ポンプ回路においてスイッチとして
一般的に用いられている三トランスミッション・ゲート
構成の回路図。
【図２】基本的なチャージ・ポンプ回路のブロック図。
【図３】起動中における、図２のチャージ・ポンプの出
力電圧における段階的上昇を示すグラフ。
【図４】本発明による供給電圧より高い電圧を発生する
回路のブロック図。
【図５】本発明による論理レベルを変換する変換回路の
回路図。
【図６】本発明による可変電圧基準回路のブロック図。
【図７】本発明による可変電圧基準回路の別の実施例を
示すブロック図。
【図８】本発明による可変電圧基準回路の別の実施例を
示すブロック図。
【符号の説明】
４０ 回路 ４１ チャージ・ポンプ回路 ４２ 制御論理回路 ４４，４５ バッファ ４３ 可変電圧基準 Ｇ１−Ｇ４ ゲート端子 ６０ 変換回路 ６１ 電流源 ６２−７１ トランジスタ ７２ 反転器 ９０ 可変電圧基準回路 ９１ 分圧器 ９２ 比較器 ９３ 制御論理回路 ９４，９７，９８ バッファ １１０ 可変電圧基準回路 １１１ タイマ回路 １１２，１１３，１１４ バッファ １２０ 可変電圧基準回路 １２１ 分圧回路 １２２，１２３ バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・エイチ・キグレイ アメリカ合衆国アリゾナ州フェニックス、 イースト・デザート・トランペット1442

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】チャージ・ポンプ回路（４１）内において
    コンデンサに結合されたトランスミッション・ゲートを
    動作させる方法であって、前記チャージ・ポンプ回路
    は、該チャージ・ポンプ回路の電源電圧の大きさよりも
    大きい出力電圧を供給し、：前記チャージ・ポンプ回路
    （４１）の出力電圧が所定電圧を越える前に、前記トラ
    ンスミッション・ゲートのゲート電圧を低下させる段階
    を含むことを特徴とする方法。
  2. 【請求項２】チャージ・ポンプ回路（４１）内において
    コンデンサに結合されたトランスミッション・ゲートを
    イネーブルおよびディゼーブルする回路であって、前記
    チャージ・ポンプ回路は、該チャージ・ポンプ回路の電
    源電圧より大きい出力電圧を供給し、前記回路は：入力
    と、出力と、電源端子とを有する前記トランスミッショ
    ン・ゲートに論理信号を供給するバッファ（４５，４
    ６）；および前記バッファ（４５，４６）の電源端子に
    結合された出力を有する可変電圧基準（４３）であっ
    て、前記バッファ（４５，４６）の出力における論理レ
    ベル間の電圧範囲を狭める前記可変電圧基準（４３）；
    から成ることを特徴とする回路。
  3. 【請求項３】チャージ・ポンプ回路（４１）内において
    コンデンサに結合されたトランスミッション・ゲートを
    作動させる方法であって、前記チャージ・ポンプは該チ
    ャージ・ポンプの電源電圧より大きい出力電圧を供給
    し、前記トランスミッション・ゲートは論理信号によっ
    てイネーブルおよびディゼーブルされ、前記方法は：前
    記チャージ・ポンプ回路（４１）の出力電圧を検出する
    段階；および前記チャージ・ポンプ回路（４１）の出力
    電圧が所定電圧を越えたとき、前記論理信号の論理１レ
    ベルと論理０レベルとの間の電圧範囲を狭める段階；か
    ら成ることを特徴とする方法。
  4. 【請求項４】チャージ・ポンプ回路（４１）内において
    コンデンサに結合されたトランスミッション・ゲートの
    ゲート電圧を低下させる回路であって、前記チャージ・
    ポンプ回路は、該チャージ・ポンプ回路の電源電圧の大
    きさより大きい出力電圧を供給し、前記回路は：前記チ
    ャージ・ポンプ回路の出力電圧に比例する電圧を受ける
    ように結合された第１入力と、第１基準電圧を受けるよ
    うに結合された第２入力と、出力とを有する比較器（９
    ２）；前記比較器（９２）の出力に結合された入力と、
    出力とを有する制御論理回路（９３）；第１電極と、前
    記制御論理回路の出力に結合された制御電極と、第２基
    準電圧を受けるように結合された第２電極とを有する第
    １トランジスタ（９６）；前記第１トランジスタ（９
    ６）の第１電極に結合された第１電極と、前記制御論理
    回路（９３）の出力に結合された制御電極と、第３基準
    電圧を受けるように結合された第２電極とを有する第２
    トランジスタ（９５）；および論理信号を受けるように
    結合された入力と、前記トランスミッション・ゲートの
    ゲートに結合された出力と、前記第１トランジスタ（９
    ６）の第１電極に結合された電源端子とを有するバッフ
    ァ（９７，９８）；から成り、 前記制御論理回路（９３）は、前記チャージ・ポンプ回
    路（４１）の出力電圧に比例する前記電圧の大きさが前
    記第１基準電圧の大きさより低いとき、前記第１トラン
    ジスタ（９６）をイネーブルして前記第２基準電圧を前
    記バッファ（９７，９８）の電源端子に結合し、前記制
    御論理回路（９３）は、前記チャージ・ポンプ回路（４
    １）の出力電圧に比例する前記電圧の大きさが前記第１
    基準電圧の大きさより高いとき、前記第２トランジスタ
    （９５）をイネーブルして前記第３基準電圧を前記バッ
    ファ（９７，９８）の電源端子に結合し、前記第３基準
    電圧は前記トランスミッション・ゲートのゲート電圧を
    低下させることを特徴とする回路。
  5. 【請求項５】チャージ・ポンプ回路（４１）内において
    コンデンサに結合されたトランスミッション・ゲートを
    動作させる方法であって、前記チャージ・ポンプ回路
    は、該チャージ・ポンプ回路の電源電圧より大きい出力
    電圧を供給し、前記方法は：前記トランスミッション・
    ゲートをイネーブルおよびディゼーブルするために前記
    トランスミッション・ゲートに論理信号を供給する段階
    であって、前記論理信号は第１論理レベルまたは第２論
    理レベルのいずれかであり、前記第１および第２論理レ
    ベルは、前記チャージ・ポンプ回路（４１）の出力電圧
    の大きさが所定電圧の大きさより低いとき、第１および
    第２電圧をそれぞれ有する、前記論理信号を前記トラン
    スミッション・ゲートに供給する段階；および前記チャ
    ージ・ポンプ回路（４１）の出力電圧の大きさが前記所
    定電圧の大きさより高いとき、前記第２論理レベルを前
    記第２電圧から第３電圧に変化させ、前記第１および第
    ２論理レベル間の電圧範囲を狭める段階；から成ること
    を特徴とする方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006217724A (ja) * 2005-02-03 2006-08-17 Matsushita Electric Ind Co Ltd 昇圧装置と流速または流量計測装置
JP2009296407A (ja) * 2008-06-06 2009-12-17 Sanyo Electric Co Ltd レベルシフト回路
JP2011061985A (ja) * 2009-09-10 2011-03-24 Rohm Co Ltd チャージポンプ回路の制御回路、制御方法およびそれらを利用した電源回路およびオーディオシステム
JP2020127360A (ja) * 2016-06-07 2020-08-20 ローム株式会社 電力供給装置、電力供給コントローラ、及び電力供給方法

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812230B2 (ja) * 1995-02-15 1998-10-22 日本電気株式会社 バイアス電圧発生回路
KR0145615B1 (ko) * 1995-03-13 1998-12-01 김광호 박막 트랜지스터 액정 표시장치의 구동장치
US5880622A (en) * 1996-12-17 1999-03-09 Intel Corporation Method and apparatus for controlling a charge pump for rapid initialization
KR100264959B1 (ko) * 1997-04-30 2000-10-02 윤종용 반도체 장치의 고전압발생회로
US6166585A (en) * 1998-08-31 2000-12-26 Conexant Systems, Inc. Methods and apparatus for a high efficiency charge pump that includes a MOSFET capacitor operating in an accumulation region
US6144330A (en) * 1998-09-03 2000-11-07 Intel Corporation Low power ramp generator for use in single slope A/D
FR2783617B1 (fr) * 1998-09-18 2000-12-22 St Microelectronics Sa Systeme de regulation d'une pompe de charge
DE10023524C2 (de) * 2000-05-13 2002-07-11 Micronas Gmbh Zweistufiger Verstärker
US20030016070A1 (en) * 2001-07-17 2003-01-23 Wenhua Yang Bootstrap module for multi-stage circuit
US7002381B1 (en) * 2001-12-11 2006-02-21 Advanced Micro Devices, Inc. Switched-capacitor controller to control the rise times of on-chip generated high voltages
US6731157B2 (en) * 2002-01-15 2004-05-04 Honeywell International Inc. Adaptive threshold voltage control with positive body bias for N and P-channel transistors
US7546097B2 (en) * 2002-03-06 2009-06-09 Qualcomm Incorporated Calibration techniques for frequency synthesizers
US7098707B2 (en) * 2004-03-09 2006-08-29 Altera Corporation Highly configurable PLL architecture for programmable logic
US8035148B2 (en) 2005-05-17 2011-10-11 Analog Devices, Inc. Micromachined transducer integrated with a charge pump
US8013664B2 (en) * 2006-08-28 2011-09-06 Semiconductor Components Industries, Llc Charge pump controller and method therefor
US7579902B2 (en) * 2006-12-11 2009-08-25 Atmel Corporation Charge pump for generation of multiple output-voltage levels
GB2452748A (en) * 2007-09-13 2009-03-18 Cambridge Silicon Radio Ltd Digital phase locked loop
CN101576754B (zh) * 2008-05-08 2013-10-30 三星电子株式会社 电荷泵电路以及控制该电路的方法
GB0821772D0 (en) * 2008-11-28 2009-01-07 Zarlink Semiconductor Inc Soft reference switch for phase locked loop
US8031008B2 (en) * 2009-04-21 2011-10-04 Mediatek Inc. PLL with loop bandwidth calibration circuit
US8169265B2 (en) * 2009-04-29 2012-05-01 Mediatek Inc. Phase lock loop circuits
US8368480B2 (en) * 2009-06-24 2013-02-05 Mediatek Inc. Phase locked loop circuits and gain calibration methods thereof
CN101964658B (zh) * 2009-07-23 2012-10-17 财团法人工业技术研究院 数字锁相回路与其数字相位频率侦测器
FR2951320B1 (fr) * 2009-10-08 2011-12-30 Vehicules Electr Soc D Batterie electrique comprenant une pluralite d'elements generateurs d'energie electrique
CN102045061B (zh) * 2009-10-16 2013-04-24 晨星软件研发(深圳)有限公司 锁相回路的回路频宽控制装置及回路频宽控制方法
CN102045064B (zh) * 2009-10-20 2013-03-13 群联电子股份有限公司 锁相回路及其压控振荡器
CN101789785B (zh) * 2010-01-11 2011-12-28 清华大学 全集成锁相环频率综合器
CN101800542B (zh) * 2010-03-11 2012-07-04 复旦大学 一种cmos超宽带预分频器
CN101924553B (zh) * 2010-09-15 2012-06-13 复旦大学 一种cmos超宽带二分频器结构
CN101986568B (zh) * 2010-10-22 2012-11-14 江苏锦丰电子有限公司 一种稳态锁相误差为零的锁相系统及锁相方法
CN102006064B (zh) * 2010-12-16 2012-05-30 电子科技大学 一种高调谐线性度的vco
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
CN102130682B (zh) * 2011-01-20 2012-07-11 中国计量学院 一种鉴相电路
CN102045062B (zh) * 2011-01-27 2013-02-06 中山大学 一种基于Cordic算法的数字锁相环
CN102130679B (zh) * 2011-04-12 2013-01-30 广州润芯信息技术有限公司 一种有源rc滤波器带宽校准方法
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9007046B2 (en) 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
US9083231B2 (en) * 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
CN104022641B (zh) * 2014-06-05 2016-09-07 辉芒微电子（深圳）有限公司 防过冲且快启动的电荷泵电路及其防过冲的快启动方法
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
US10734882B2 (en) * 2018-02-09 2020-08-04 Delta Electronics, Inc. Conversion circuit
TWI704438B (zh) 2018-07-12 2020-09-11 立積電子股份有限公司 電壓控制裝置
US11271566B2 (en) * 2018-12-14 2022-03-08 Integrated Device Technology, Inc. Digital logic compatible inputs in compound semiconductor circuits

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392205A (en) * 1991-11-07 1995-02-21 Motorola, Inc. Regulated charge pump and method therefor
JP3006320B2 (ja) * 1992-10-21 2000-02-07 モトローラ株式会社 高効率ドライバ−を有する電圧変換回路
JP2806717B2 (ja) * 1992-10-28 1998-09-30 日本電気アイシーマイコンシステム株式会社 チャージポンプ回路
EP0613246B1 (en) * 1993-02-25 1997-07-02 AT&T Corp. Wide-range variable delay line and ring oscillator
JP3165543B2 (ja) * 1993-03-03 2001-05-14 旭化成マイクロシステム株式会社 昇圧回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006217724A (ja) * 2005-02-03 2006-08-17 Matsushita Electric Ind Co Ltd 昇圧装置と流速または流量計測装置
JP4639830B2 (ja) * 2005-02-03 2011-02-23 パナソニック株式会社 昇圧装置と流速または流量計測装置
JP2009296407A (ja) * 2008-06-06 2009-12-17 Sanyo Electric Co Ltd レベルシフト回路
JP2011061985A (ja) * 2009-09-10 2011-03-24 Rohm Co Ltd チャージポンプ回路の制御回路、制御方法およびそれらを利用した電源回路およびオーディオシステム
JP2020127360A (ja) * 2016-06-07 2020-08-20 ローム株式会社 電力供給装置、電力供給コントローラ、及び電力供給方法

Also Published As

Publication number Publication date
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KR960019932A (ko) 1996-06-17

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