JPH08211859A

JPH08211859A - フレーム・バッファ・メモリ装置制御装置

Info

Publication number: JPH08211859A
Application number: JP7200249A
Authority: JP
Inventors: Stephen A Schlapp; スティーブン・エイ・シュラップ; Michael F Deering; マイケル・エフ・デアリング; Ewa M Kubalska; イーウァ・エム・クバルスカ; Michael G Lavelle; マイケル・ジイ・ラヴェル
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1994-07-18
Filing date: 1995-07-14
Publication date: 1996-08-20
Anticipated expiration: 2015-07-14
Also published as: EP0696023A3; US5579473A; EP0696023A2; KR100346817B1; JP3828184B2

Abstract

(57)【要約】【目的】レンダリングを早くしたＣＧ技術を提供す
る。【構成】フレーム・バッファ・メモリ装置に対するオ
ペレーションをスケジューリングして前記メモリ装置へ
ディスパッチするフレーム・バッファ・メモリ装置制御
装置を有する。それは、キャッシュ事前取出しオペレー
ションによって生じるタイミング・オーバヘッドを低減
させるキャッシュ制御オペレーションと、フレーム・バ
ッファ・メモリ装置中のダーティ・キャッシュ・ライン
を書き直し、キャッシュ・ラインをクリアするオペレー
ションをスケジューリングしてディスパッチする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ・グラフ
ィック・システムの分野に関する。詳細には、本発明
は、加速グラフィックス・レンダリング・オペレーショ
ン用のｗｒｉｔｅｍｏｓｔｌｙアーキテクチャを提供
するフレーム・バッファ・メモリ装置用のインタフェー
ス制御装置に関する。

【０００２】

【従来の技術】従来型のコンピュータ・グラフィックス
・システムは通常、ビデオ・ランダム・アクセス・メモ
リ（ＶＲＡＭ）チップから成るフレーム・バッファを使
用する。ＶＲＡＭチップは、表示装置上で表示すべきイ
メージを定義する１組のピクセル・データを記憶する。
通常、そのようなシステム中のレンダリング制御装置
は、イメージをレンダリングし、ピクセル・データをＶ
ＲＡＭチップに書き込む。そのようなシステムでは、ラ
ンダム・アクセス・メモリ・ディジタル・アナログ変換
装置（ＲＡＭＤＡＣ）は通常、ＶＲＡＭチップのピクセ
ル・データにアクセスし、カラー・ルックアップ・テー
ブル機能およびディジタル・アナログ変換機能をピクセ
ル・データに対して実行する。

【０００３】従来型のＶＲＡＭチップは通常、動的ラン
ダム・アクセス・メモリ（ＤＲＡＭ）をランダム・アク
セス・ポートおよび直列アクセス・ポートと共に含む。
通常、ＲＡＭＤＡＣは、直列アクセス・ポートを介して
ＶＲＡＭチップのＤＲＡＭアレイにアクセスし、レンダ
リング制御装置は、ＤＲＡＭページ・モード・アクセス
に従ってランダム・アクセス・ポートを介してＤＲＡＭ
アレイにアクセスする。残念なことに、そのような従来
型のＶＲＡＭチップのＤＲＡＭページ・モード機構で
は、レンダリング制御装置が、ラスタ走査の２行ないし
３行よりも多くの行を横切りながら線を描画する場合、
ピクセル・アクセス速度が大幅に減少する。さらに、一
般にレンダリング・オペレーション時に使用されるリー
ド・モディファイ・ライト・オペレーションは、そのよ
うな従来型のＶＲＡＭチップに対する書込みオペレーシ
ョンよりもはるかに低速である。

【０００４】コンピュータ・グラフィックス・システム
は、フレーム・バッファ・ランダム・アクセス・メモリ
（ＦＢＲＡＭ）チップから成るフレーム・バッファを使
用する。そのようなＦＢＲＡＭチップは、表示装置上で
表示すべきイメージを定義する１組のピクセル・データ
を記憶するＤＲＡＭコア領域を含む。通常、そのような
グラフィック・システム中のレンダリング制御装置は、
イメージをレンダリングし、対応するピクセル・データ
をＦＢＲＡＭチップに書き込む。

【０００５】そのようなＦＢＲＡＭチップは、２レベル
の二次元領域キャッシュを用意することによって、ＤＲ
ＡＭコアへのスループットを増大させる。たとえば、そ
のようなＦＢＲＡＭチップは、ＤＲＡＭコアの事前に選
択された領域を反映するレベル１（Ｌ１）ピクセル・キ
ャッシュを用意する。そのようなＦＢＲＡＭチップは、
ＦＢＲＡＭチップのＤＲＡＭコアに密結合されたレベル
２（Ｌ２）キャッシュも用意する。そのようなＦＢＲＡ
Ｍチップは、通常のリード・モディファイ・ライト・フ
レーム・バッファ・アクセス・サイクルをＦＢＲＡＭデ
バイスの入力ピンでｗｒｉｔｅｍｏｓｔｌｙトランザ
クションに変換することによって、改良されたレンダリ
ングを行う。

【０００６】

【発明が解決しようとする課題】しかし、ＦＢＲＡＭチ
ップを有するそのようなフレーム・バッファへのレンダ
リング・スループットは、結果的にＬ１キャッシュまた
はＬ２キャッシュ、あるいはその両方に対するキャッシ
ュ・ミスとなるピクセル・アクセスでは低減する。Ｌ１
キャッシュまたはＬ２キャッシュに存在しないＤＲＡＭ
コアの領域をターゲットとするそのようなシステムでの
ピクセル・アクセスでは、欠落キャッシュ・ブロックが
ＤＲＡＭコアから取り出される間、ピクセル・オペレー
ションを停止させる必要がある。欠落キャッシュ・ブロ
ックを取り出すためのＦＢＲＡＭチップ中のそのような
オペレーションは、ＦＢＲＡＭチップへのレンダリング
・パイプライン入力を停止させ、全体的なレンダリング
速度を低下させる。

【０００７】

【課題を解決するための手段】ピクセル・アクセス・オ
ペレーションがディスパッチされたとき、そのピクセル
・アクセス・オペレーションで必要なピクセル・データ
がフレーム・バッファ・メモリ装置のレベル１キャッシ
ュに存在するように、フレーム・バッファ・メモリ装置
に対するオペレーションをスケジューリングし、かつそ
のオペレーションを前記メモリ装置にディスパッチす
る、フレーム・バッファ・メモリ装置制御装置を開示す
る。フレーム・バッファ・メモリ装置制御装置は、ダー
ティ・キャッシュ・ラインを書き直すオペレーション
と、フレーム・バッファ・メモリ装置中のキャッシュ・
ラインをクリアするオペレーションによって生じるタイ
ミング・オーバヘッドを低減するキャッシュ制御オペレ
ーションを作成し、スケジューリングし、ディスパッチ
する。フレーム・バッファ・メモリ装置制御装置は、フ
レーム・バッファ・メモリ装置のビデオ出力ポートから
のビデオ・リフレッシュ・オペレーションによって生じ
るタイミング・オーバヘッドを低減させる制御オペレー
ションも作成し、スケジューリングし、ディスパッチす
る。

【０００８】フレーム・バッファ・メモリ装置制御装置
は、フレーム・バッファ・メモリ装置に記憶されている
ピクセル・データをターゲットとするピクセル・アクセ
ス・トランザクションを受け取るように結合される。一
実施例では、フレーム・バッファ・メモリ装置制御装置
は、アロケータ回路と、スケジューラ回路と、アービタ
回路とを含む。アロケータ回路は、前のピクセル・アク
セス・トランザクションに基づいてフレーム・バッファ
・メモリ装置のキャッシュ状態を判定し、必要なキャッ
シュ制御オペレーションを判定する。スケジューラ回路
は、ピクセル・アクセス・オペレーションおよびキャッ
シュ制御オペレーションをバッファし、適当なキャッシ
ュ制御オペレーションを対応するピクセル・アクセス・
トランザクションよりも前へプッシュする。アービタ回
路は、キャッシュ制御オペレーションとビデオ要求オペ
レーションの調停をはかり、フレーム・バッファ・メモ
リ装置の現状態に応じてキャッシュ制御オペレーション
をディスパッチする。アービタ回路は、フレーム・バッ
ファ・メモリ装置の現状態に応じてピクセル・アクセス
・トランザクションをディスパッチする。

【０００９】

【実施例】図１は、グラフィック・サブシステム８６を
示す。グラフィック・サブシステム８６は、１組のＦＢ
ＲＡＭチップ７１ないし８２と、レンダリング・プロセ
ッサ７０と、フレーム・バッファ・メモリ装置制御装置
８３と、ビデオ出力回路８４とを備える。

【００１０】各ＦＢＲＡＭチップ７１ないし８２は、内
部ＡＬＵと、レンダリング・プロセッサ７０からＦＢＲ
ＡＭへの「ｗｒｉｔｅ−ｍｏｓｔｌｙ」インタフェース
を提供するパイプライニング回路とを含む。ＦＢＲＡＭ
チップ７１ないし８２のｗｒｉｔｅｍｏｓｔｌｙアー
キテクチャは、レンダリング・プロセッサ７０によるレ
ンダリング・オペレーション中の平均メモリ・サイクル
時間を最小限に抑える。

【００１１】一実施例では、各ＦＢＲＡＭチップ７１な
いし８２は、３２０ｘ１０２４ｘ３２ビットの深さのフ
レーム・バッファをサポートする１０メガビットＤＲＡ
Ｍアレイを含む。各ＦＢＲＡＭチップ７１ないし８２中
のＤＲＡＭアレイは、インタリーブされた４つの独立Ｄ
ＲＡＭバンクを備える。

【００１２】各ＦＢＲＡＭチップ７１ないし８２は、ピ
クセルＡＬＵと静的ランダム・アクセス・メモリ（ＳＲ
ＡＭ）ピクセル・バッファも含む。各ＦＢＲＡＭチップ
７１ないし８２中のＳＲＡＭピクセル・バッファは、レ
ンダリング・プロセッサ７０がアクセスすべきピクセル
・キャッシュとして機能する。

【００１３】各ＦＢＲＡＭチップ７１ないし８２は、４
つのＤＲＡＭバンクとＳＲＡＭピクセル・バッファの間
の高帯域幅通信を可能にするグローバル・バスを含む。
各ＦＢＲＡＭチップ７１ないし８２は、表示装置のため
のＣＲＴリフレッシュ・オペレーションを実行する一対
のビデオ・バッファも含む。

【００１４】各ＦＢＲＡＭチップ７１ないし８２中のピ
クセルＡＬＵは、１組の４つのラスタ演算装置を含む。
各ラスタ演算装置は、対応するＳＲＡＭピクセル・バッ
ファに送るピクセル・データの各個別のバイトに対する
選択可能なラスタ演算を実行する。各ＦＢＲＡＭチップ
７１ないし８２中のピクセルＡＬＵは、１組の４つのピ
クセル・ブレンド装置を含む。各ピクセル・ブレンド装
置は、ピクセルＡＬＵに関する一連のパイプライン処理
段に従って、１バイトの古い内部ピクセル値と、レンダ
リング・プロセッサ７０から受け取った１バイトの新し
いピクセル値および関連情報を組み合わせる。

【００１５】各ＦＢＲＡＭチップ７１ないし８２は、Ｄ
ＲＡＭアレイ、ＳＲＡＭピクセル・バッファ、ピクセル
ＡＬＵ、および内部の１組のビデオ・バッファを使用す
る並行演算を可能にする回路を含む。各ＦＢＲＡＭチッ
プ７１ないし８２は、レンダリング・プロセッサ７０が
ピクセルＡＬＵを介してＳＲＡＭピクセル・バッファに
アクセスする間と、ビデオ出力回路８４がビデオ・バッ
ファからビデオ・データを読み取る間に、ＤＲＡＭアレ
イとＳＲＡＭピクセル・バッファの間のピクセル・デー
タ転送を可能にする回路を含む。

【００１６】ＦＢＲＡＭチップ７１ないし８２は、ビデ
オ・データをビデオ・バス１３４を介してビデオ出力回
路８４へ送る。ビデオ出力回路８４は、ＦＢＲＡＭチッ
プ７１ないし８２からのビデオ・データの転送の同期を
とる対応する１組のビデオ・クロックをビデオ・バス１
３４上で生成する。

【００１７】レンダリング・プロセッサ７０は、ピクセ
ル・データをフレーム・バッファ・メモリ装置制御装置
８３を通じレンダリング・バス９８を介してＦＢＲＡＭ
チップ７１ないし８２に書き込む。フレーム・バッファ
・メモリ装置制御装置８３は、フレーム・バッファ制御
信号およびフレーム・バッファ制御コマンドをＦＢＲＡ
Ｍチップ７１ないし８２に送り、ピクセルＡＬＵオペレ
ーション、ＳＲＡＭピクセル・バッファ・オペレーショ
ンおよびＤＲＡＭアレイ・オペレーション、ビデオ・バ
ッファ・オペレーションを含め、ＦＢＲＡＭチップ７１
ないし８２の内部オペレーションを制御する。

【００１８】レンダリング・プロセッサ７０は、システ
ム・バス１０２を介してホスト・プロセッサ（図示せ
ず）からグラフィックス・プリミティブを受け取る。レ
ンダリング・プロセッサ７０は、受け取ったグラフィッ
クス・プリミティブをレンダリングし、対応する一連の
ピクセル・アクセス・トランザクションをフレーム・バ
ッファ制御バス１０６を介してフレーム・バッファ・メ
モリ装置制御装置８３へ送る。

【００１９】フレーム・バッファ・メモリ装置制御装置
８３は、レンダリング・プロセッサ７０からピクセル・
アクセス・トランザクションを受け取り、対応する一連
のピクセル・アクセス・トランザクションをＦＢＲＡＭ
デバイス７１ないし８２へ発行する。フレーム・バッフ
ァ・メモリ装置制御装置８３は、ピクセル・アクセス・
トランザクション用のピクセル・データをレンダリング
・バス９８を介してＦＢＲＡＭチップ７１ないし８２と
の間で転送する。フレーム・バッファ・メモリ装置制御
装置８３は、ＤＲＡＭ操作バス１１０を介してＦＢＲＡ
Ｍチップ７１ないし８２のＤＲＡＭコア・オペレーショ
ンを制御するコマンドを発行する。フレーム・バッファ
・メモリ装置制御装置８３は、ピクセル・キャッシュ関
数およびピクセルＡＬＵ関数をピクセル操作バス１１２
を介してＦＢＲＡＭチップ７１ないし８２へ制御するコ
マンドを発行する。

【００２０】フレーム・バッファ・メモリ装置制御装置
８３は、各ＦＢＲＡＭチップ７１ないし８２中のＬ２ピ
クセル・キャッシュと、Ｌ１ピクセル・キャッシュ、ビ
デオ・バッファ、またはＤＲＡＭコアとの間のオペレー
ションを制御するコマンドをＤＲＡＭ操作バス１１０を
介して発行する。フレーム・バッファ・メモリ装置制御
装置８３は、各ＦＢＲＡＭチップ７１ないし８２中のピ
クセルＡＬＵとＬ１ピクセル・キャッシュとの間のオペ
レーションを制御するコマンドをピクセル操作バス１１
２を介して発行する。フレーム・バッファ・メモリ装置
制御装置８３は、フレーム・バッファ制御バス１０６を
介して受け取ったピクセル・アドレスおよびピクセル・
データならびに操作コマンドに応じ、ビデオ操作バス１
０８を介してビデオ出力回路８４によって指定されたビ
デオ・オペレーションに応じ、フレーム・バッファ・メ
モリ装置制御装置によって維持されるＦＢＲＡＭの現キ
ャッシュ状態に応じて、ＤＲＡＭ操作バス１１０および
ピクセル操作バス１１２を介して前記コマンドを発行す
る。

【００２１】図２は、一実施例のＦＢＲＡＭチップ７１
を示す。ＦＢＲＡＭチップ７１は、ＤＲＡＭアレイと、
一対のビデオ・バッファ５２および５４と、ピクセル・
バッファ５６と、ピクセルＡＬＵ５８とを備える。ＦＢ
ＲＡＭチップ７１は基本的に、各ＦＢＲＡＭチップ７２
ないし８２に類似している。

【００２２】ＦＢＲＡＭチップ７１中のＤＲＡＭアレイ
は、１組の４つのＤＲＡＭバンク（ＤＲＡＭバンクＡな
いしＤ）と、対応するページ・バッファＡないしＤとを
備える。一実施例では、各ＤＲＡＭバンクＡないしＤ
は、２５７ページとして構成された２．５メガビットＤ
ＲＡＭアレイを備える。各ページは３２０ワードを備
え、各ワードは３２ビットを備える。

【００２３】ページ・バッファＡないしＤは、対応する
ＤＲＡＭバンクＡないしＤのセンス増幅器を備える。一
実施例では、各ページ・バッファＡないしＤは、対応す
るＤＲＡＭバンクＡないしＤの３２０ワード・ページを
バッファする。

【００２４】ビデオ・バッファ５２および５４は、ビデ
オ・バス１３４を介してビデオ出力回路８４へ送るべき
ビデオ・データをバッファする。ビデオ・バッファ５２
は、ページ・バッファＡおよびＣからデータを受け取
る。ビデオ・バッファ５４は、ページ・バッファＢおよ
びＤからデータを受け取る。ビデオ・バッファ５２およ
び５４中のデータは、ビデオ・バス１３４を介しマルチ
プレクサ６２を通じてビデオ出力回路８４へシフトされ
る。

【００２５】ピクセル・バッファ５６は、高速の３ポー
ト静的ＲＡＭ（ＳＲＡＭ）であり、ＦＢＲＡＭチップ７
１用のレベル１（Ｌ１）ピクセル・キャッシュとして機
能する。Ｌ１ピクセル・キャッシュに関するアソシエイ
ティビティ・パラメータは、フレーム・バッファ・メモ
リ装置制御装置８３によって外部で決定され、フル・ア
ソシエーティブ・マッピングを含む。Ｌ１ピクセル・キ
ャッシュは、ライト・バック方式を使用する。Ｌ１ピク
セル・キャッシュは、１組のＬ１キャッシュ・ブロック
を備える。レンダリング・プロセッサ７０は、フレーム
・バッファ・メモリ装置制御装置８３を介して各Ｌ１キ
ャッシュ・ブロックへのデータ書込みを実行する。複数
の書込みが、後でレベル２（Ｌ２）ピクセル・キャッシ
ュを介してＤＲＡＭバンクＡないしＤへ送れるるよう
に、各Ｌ１キャッシュ・ブロックに累積される。

【００２６】ピクセル・バッファ５６は、ＡＬＵ読取り
ポート２０４およびＡＬＵ書込みポート２０２を有す
る。ＦＢＲＡＭチップ７１の入出力ピンからのピクセル
入力データ１６２は、ピクセルＡＬＵ５８用のソース・
データを提供する。ピクセルＡＬＵ５８は、選択された
ピクセル処理機能を実行し、ピクセル・バッファ５６の
ＡＬＵ書込みポートへ書込みポート・データ２０２を送
る。

【００２７】所望のピクセル処理機能がリード・モディ
ファイ・ライト・オペレーションを必要とする場合、ピ
クセルＡＬＵ５８は、読取りポート２０４から読取りデ
ータを得て、ソース・データ１６２を読取りデータ２０
４とマージすることによって修正を実行し、次いでピク
セル・バッファ書込みポート２０２に結果を書き込む。
ピクセル・バッファ５６の読取りポートおよび書込みポ
ートは、レンダリング・バス９８上で１クロック・パイ
プライン化書込みを行う同時１クロック読取り・書込み
オペレーションをイネーブルして、１クロック・パイプ
ライン化リード・モディファイ・ライト・サイクルを実
行する。

【００２８】レンダリング・プロセッサ７０は、フレー
ム・バッファ・メモリ装置制御装置８３を通じレンダリ
ング・バス９８を介してピクセル・バッファ５６の読取
りポートからデータを読み取る。ピクセル・バッファ５
６の読取りポート・データ２０４は、ＦＢＲＡＭチップ
７１の入出力ピンを介してレンダリング・バス９８上で
アクセスすることができる。

【００２９】ピクセル・バッファ５６は、グローバル・
バス６０を介したブロック転送オペレーション用のグロ
ーバル読取り／書込みポートを有する。レンダリング・
プロセッサ７０は、ピクセル・バッファ５６のＡＬＵ読
取りポート、ＡＬＵ書込みポート、およびグローバル読
取り／書込みポートを同時に活動化するオペレーション
をフレーム・バッファ・メモリ装置制御装置８３へ発行
することができる。

【００３０】一実施例では、ピクセル・バッファ５６
は、２０４８ビットＳＲＡＭバッファと、対応するダー
ティ・タグ・メモリとを含む。２０４８ビットＳＲＡＭ
バッファは、８つの２５６ビットＬ１キャッシュ・ブロ
ックとして構成される。各Ｌ１キャッシュ・ブロック
は、それぞれ、３２ビットを備える、８つのワードをバ
ッファする。各Ｌ１キャッシュ・ブロックは、幅２高さ
４の３２ビット・ピクセル矩形用のピクセル・データを
バッファする。また、８つのＬ１キャッシュ・ブロック
は、ダーティ・タグ・メモリ中の８組の３２ビット・ダ
ーティ・タグ・ビットに対応する。グローバル読取り／
書込みポートは、２５６ビット幅であり、ＡＬＵ読取り
ポートおよびＡＬＵ書込みポートはそれぞれ３２ビット
幅である。

【００３１】ピクセルＡＬＵ５８は、レンダリング・バ
ス９８を介してピクセル・バッファ５６へのパイプライ
ン化リード・モディファイ・ライト・オペレーションを
イネーブルする。パイプライン化リード・モディファイ
・ライト・オペレーションには、Ｚバッファ比較演算、
ＲＧＢアルファ・ブレンド演算、およびブール演算が含
まれる。ピクセル・バッファ５６のグローバル読取り／
書込みポートは、グローバル・バス６０を介したページ
・バッファＡないしＤとピクセル・バッファ５６の間の
Ｌ１キャッシュ・ブロック全体の並行転送をイネーブル
する。

【００３２】ページ・バッファＡないしＤはＬ２ピクセ
ル・キャッシュを備える。Ｌ２ピクセル・キャッシュ
は、ＤＲＡＭバンクＡないしＤに直接マップされる。各
ページ・バッファＡないしＤは、対応するＤＲＡＭバン
クＡないしＤの１ページにマップされる。一実施例で
は、Ｌ２ピクセル・キャッシュ項目は、各ワードごとに
３２ビットの３２０ワードを備える。各Ｌ２キャッシュ
項目は、幅２０高さ１６のピクセル矩形として構成され
る。Ｌ２ピクセル・キャッシュはライト・スルー方式を
使用する。グローバル・バス６０を介してＬ２ピクセル
・キャッシュ項目に書き込まれたピクセル・データはた
だちに、対応するＤＲＡＭバンクＡないしＤの対応する
ページに送られる。

【００３３】グローバル・バス６０は、Ｌ１ピクセル・
キャッシュとＬ２ピクセル・キャッシュの間の通信をイ
ネーブルする。一実施例では、グローバル・バス６０
は、２５６ビット幅であり、Ｌ１ピクセル・キャッシュ
とＬ２ピクセル・キャッシュの間の２×４ピクセル・ブ
ロックの並行転送をイネーブルする。

【００３４】各ＤＲＡＭバンクＡないしＤは、１組のビ
ット線を備えるセンス増幅器バスを含む。センス増幅器
バスは、ページ・バッファＡないしＤをＤＲＡＭバンク
ＡないしＤに結合する。一実施例では、各センス増幅器
バスは、ＤＲＡＭバンクＡないしＤから対応するＬ２ピ
クセル・キャッシュへの２０×１６（３２ビット・ピク
セルを含む）ピクセル矩形の並行転送をイネーブルす
る。

【００３５】フレーム・バッファ・メモリ装置制御装置
８３は、ＤＲＡＭ操作バス１１０およびピクセル操作バ
ス１１２の制御信号およびアドレス信号を介してＤＲＡ
ＭバンクＡないしＤへのアクセスをインタリーブする。
フレーム・バッファ・メモリ装置制御装置８３は、１つ
のページ・バッファＡないしＤのセンス増幅器上のプレ
チャージ・オペレーションを他のＤＲＡＭバンクＡない
しＤへのレンダリング・オペレーションとオーバラップ
させる。フレーム・バッファ・メモリ装置制御装置８３
は、１つのＤＲＡＭバンクＡないしＤへのアクセス・ペ
ージ・オペレーションを、他のＤＲＡＭバンクＡないし
Ｄへのレンダリング・オペレーションとインタリーブす
る。

【００３６】ＦＢＲＡＭチップ７１は、ＡＬＵ５８なら
びに読取りポート２０４および書込みポート２０２を介
してピクセル・バッファ５６にアクセスするための１組
のピクセル・ポート制御入出力インタフェース・ピンお
よびピクセル・ポートアドレス入出力インタフェース・
ピンをピクセル操作バス１１２上で提供し、グローバル
・バス６０を介してＤＲＡＭバンクＡないしＤにアクセ
スし、あるいはビデオ・バッファ５２および５４にアク
セスするための独立の１組のＤＲＡＭポート制御入出力
インタフェース・ピンおよびＤＲＡＭポート・アドレス
入出力インタフェース・ピンをＤＲＡＭ操作バス１１０
上で提供する。独立の数組の制御ピンおよびアドレス・
ピンによって、ＤＲＡＭバンクＡないしＤに対するオペ
レーションは、ピクセル・バッファ５６へのＡＬＵオペ
レーションと並行して進行することができる。ＦＢＲＡ
Ｍチップ７１は、ビデオ・バッファ５２および２４なら
びに直列出力１３４を使用するビデオ・オペレーション
に関する他の独立の１組のビデオ・ポート制御インタフ
ェース・ピンをビデオ操作バス１３４上で提供する。

【００３７】ＦＢＲＡＭチップ７１用の入出力インタフ
ェースは、ピクセル・ポート・オペレーション用のピク
セル・ポート制御インタフェース１１８と、ビデオ・オ
ペレーション用のビデオ・ポート制御インタフェース１
１４と、ＦＢＲＡＭチップ７１中のＤＲＡＭオペレーシ
ョン用のＤＲＡＭ制御インタフェース１１６とを備え
る。ピクセルＡＬＵ５８およびピクセルバッファ５６に
対するピクセル・ポート・アクセス・オペレーション
は、１組のピクセル・ポート・アドレス信号およびピク
セル・ポート制御信号によって制御される。ＤＲＡＭバ
ンクＡないしＤに対するオペレーションは、１組のＤＲ
ＡＭ制御信号によって制御される。ビデオ・バッファ５
２および５４の機能は、１組のビデオ制御信号によって
制御される。この３組の別々の制御信号は、４方向イン
タリーブ済みＤＲＡＭバンクと共に、ＦＢＲＡＭチップ
７１に対する６つの同時オペレーションをイネーブルす
る。

【００３８】表１は、一実施例のピクセル・ポート・ア
ドレス信号およびピクセル・ポート制御信号をリストし
たものである。フレーム・バッファ・メモリ装置制御装
置８３は、ピクセル操作バス１１２上のピクセル・ポー
ト・アドレス信号およびピクセル・ポート制御信号を介
してピクセルＡＬＵ５８ならびにピクセル・バッファの
読取りポート２０４および書込みポート２０２に対する
ピクセル・ポート・オペレーションを制御する。フレー
ム・バッファ・メモリ装置制御装置８３は、ＰＡ＿ＥＮ
Ａ［１．．０］信号をアサートして、ピクセルＡＬＵ５
８ならびにピクセル・バッファ・ポート２０４および２
０２に対するオペレーションを開始する。いずれかのＰ
Ａ＿ＥＮＡ信号がアサート解除された場合、残りのピク
セル・ポート制御信号は無視される。

【００３９】

【００４０】フレーム・バッファ・メモリ装置制御装置
８３は、ＰＡ＿ＷＥ信号をアサートして書込みオペレー
ションを示す。ＰＡ＿ＷＥ信号は、アサート解除された
場合に読取りオペレーションを示す。フレーム・バッフ
ァ・メモリ装置制御装置８３は、ＰＡ＿ＯＰ［２．．
０］信号をＰＡ＿ＷＥ信号と共にドライブしてピクセル
ＡＬＵ５８に対するオペレーションを指定する。フレー
ム・バッファ・メモリ装置制御装置８３は、ＰＡ＿ＡＤ
ＤＲ［５．．０］信号を使用して、ピクセルＡＬＵ５８
オペレーションに関するピクセル・バッファ読取りポー
ト２０４およびピクセル・ポート書込みポート２０２を
指定する。

【００４１】フレーム・バッファ・メモリ装置制御装置
８３は、レジスタ書込みおよびダーティ・タグ書込みを
含め、読取りオペレーションおよび書込みオペレーショ
ン時に、信号ＰＡ＿ＢＥ［３．．０］信号をドライブす
る。読取りオペレーション時には、ＰＡ＿ＷＥがアサー
ト解除され、ＰＡ＿ＢＥ信号が、ｏｕｔｐｕｔｂｙｔ
ｅｅｎａｂｌｅ信号を提供する。書込みオペレーショ
ン時には、ＰＡ＿ＷＥがアサートされ、ＰＡ＿ＢＥ信号
がｗｒｉｔｅｂｙｔｅｅｎａｂｌｅ信号を提供す
る。ＰＡ＿ＢＥ［０］信号はＰＡ＿ＤＱ［７．．０］デ
ータ・バイトを制御し、ＰＡ＿ＢＥ［１］信号はＰＡ＿
ＤＱ［１５．．８］データ・バイトを制御し、ＰＡ＿Ｂ
Ｅ［２］信号はＰＡ＿ＤＱ［２３．．１６］データ・バ
イトを制御し、ＰＡ＿ＢＥ［３］信号はＰＡ＿ＤＱ［３
１．．２４］データ・バイトを制御する。

【００４２】フレーム・バッファ・メモリ装置制御装置
８３は、レンダリング・バス９８を介したＦＢＲＡＭチ
ップ７１に対する読取りオペレーションおよび書込みオ
ペレーション時にＰＡ＿ＤＱ［３１．．０］信号を使用
する。書込みオペレーション時には、ＰＡ＿ＤＱ信号が
ピクセルＡＬＵ５８に送られる。読取りオペレーション
時には、ピクセル・バッファ５６の読取りポートによっ
てＰＡ＿ＤＱ信号が提供される。内部コピー・オペレー
ションおよび垂直スクロール・オペレーション時には、
フレーム・バッファ・メモリ装置制御装置８３が、ＰＡ
＿ＤＱ［２９．．２４］信号によって書込みアドレスを
供給する。

【００４３】ブレンドを実行するＡＬＵ書込み時には、
フレーム・バッファ・メモリ装置制御装置８３がＰＡ＿
ＤＸ［３．．０］信号を使用して、ＰＡ＿ＤＱ信号を介
して送られるデータ・バイト用の余分の高位データ・ビ
ットを提供する。ＰＡ＿ＤＸ［０］信号は、ＰＡ＿ＤＱ
［７．．０］バイト用の高位ビットを提供する。同様
に、ＰＡ＿ＤＸ［１］信号は、ＰＡ＿ＤＱ［１５．．
８］バイト用の高位ビットであり、ＰＡ＿ＤＸ［２］信
号は、ＰＡ＿ＤＱ［２３．．１６］用の高位ビットであ
り、ＰＡ＿ＤＸ［３］信号は、ＰＡ＿ＤＱ［３１．．２
４］バイト用の高位ビットである。

【００４４】ＰＡ＿ＰＡＳＳ＿ＩＮ信号およびＰＡ＿Ｐ
ＡＳＳ＿ＯＵＴ信号は、ＦＢＲＡＭチップ７１ないし８
２間の合格／不合格比較装置の結果の調整をイネーブル
する。ＦＢＲＡＭチップ７１の内部比較装置からの比較
結果は、ＰＡ＿ＰＡＳＳ＿ＯＵＴ信号を介して送られ
る。ＰＡ＿ＰＡＳＳ＿ＯＵＴ信号は、ピクセル・バッフ
ァ５６へのｓｔａｔｅｆｕｌ書込みオペレーション時に
内部比較試験の結果が不合格であったかどうかを示す。
ｓｔａｔｅｆｕｌ書込みオペレーション時に、ＰＡ＿Ｐ
ＡＳＳ＿ＩＮ信号が合格を示し、ＰＡ＿ＰＡＳＳ＿ＯＵ
Ｔ信号が合格を示す場合、データはピクセル・バッファ
５６に書き込まれる。

【００４５】表２は、一実施例のＤＲＡＭアドレス信号
およびＤＲＡＭ制御信号について説明したものである。
フレーム・バッファ・メモリ装置制御装置８３は、ＤＲ
ＡＭ操作バス１１０上のＤＲＡＭアドレス信号およびＤ
ＲＡＭ制御信号を介して、ＤＲＡＭバンクＡないしＤ、
グローバル・バス６０、ピクセル・バッファ・グローバ
ル・バス・ポート、ビデオ・バッファ５２および５４に
対するアクセス・オペレーションを開始する。フレーム
・バッファ・メモリ装置制御装置８３は、ＤＲＡＭ＿Ｏ
Ｐ［２．．０］信号を介してＤＲＡＭオペレーションを
指定する。フレーム・バッファ・メモリ装置制御装置８
３は、マスタ・クロックＣＬＫの立上りエッジ上でＤＲ
ＡＭ＿ＥＮＡをアサートして、次のＣＬＫサイクル中に
１つのＤＲＡＭバンクＡないしＤに対するオペレーショ
ンを開始する。

【００４６】

【表２】

【００４７】フレーム・バッファ・メモリ装置制御装置
８３は、ＤＲＡＭ＿ＢＡＮＫ［１．．０］信号によって
１つのＤＲＡＭ信号ＡないしＤを選択する。フレーム・
バッファ・メモリ装置制御装置８３は、ＤＲＡＭ＿ＡＤ
ＤＲ［８．．０］信号を介して、選択されたＤＲＡＭバ
ンクＡないしＤ中のページを選択する。また、フレーム
・バッファ・メモリ装置制御装置８３は、ＤＲＡＭ＿Ａ
ＤＤＲ［８．．０］信号を使用して、グローバル・バス
６０を介したブロック転送オペレーション時のピクセル
・バッファ・グローバル・バス・ポート・アドレスを指
定し、かつＤＲＡＭページからビデオ・バッファ５２お
よび５４のうちの一方へのビデオ・データの転送を指定
する。

【００４８】表３は、一実施例のビデオ制御信号をリス
トしたものである。ビデオ制御信号は、ビデオ・データ
をビデオ・バス１３４を介してビデオ出力回路８４へ送
るために使用される。ビデオ・バス１３４を介して送ら
れるビデオ・データは、ＶＩＤ＿ＣＬＫ信号によって同
期をとられる。ＶＩＤ＿ＣＬＫ信号は、ゲート・ビデオ
・シフト・クロックまたは自走ビデオ・シフト・クロッ
クである。ＶＩＤ＿ＣＭ（上バー）信号は、次のＶＩＤ
＿ＣＬＫサイクルをマスクし、ビデオ・バッファ５２お
よび５４をドライブするＦＢＲＡＭチップ７１中のビデ
オ・カウンタをディスエーブルするために使用される。
ＶＩＤ＿ＯＥ信号は、ＶＩＤ＿ＤＡＴＡ信号によって提
供されるビデオ・データに対する非同期ビデオ出力イネ
ーブル信号である。ＶＩＤ＿ＤＡＴＡ［１５．．０］信
号によって提供される１６ビット幅ビデオ・データバス
は、１サイクル中の２バイトのビデオ・データの転送を
イネーブルする。ＶＩＤ＿ＱＳＦ信号は、ビデオ・バッ
ファ５２またはビデオ・バッファ５４が、ＶＩＤ＿ＤＡ
ＴＡ［１５．．０］信号を介して送られるビデオ・デー
タをドライブしているかどうかを示す。

【００４９】

【表３】

【００５０】表４は、一実施例のＦＢＲＡＭチップ７１
のピクセル・ポート・オペレーションについて説明した
ものである。ピクセル・ポート・オペレーションは、ピ
クセル・バッファ５６からデータを読み取るオペレーシ
ョン、４つの異なるモードでピクセル・バッファ５６に
データを書き込むオペレーション、ダーティ・タグ・メ
モリ１９４中のダーティ・タグ・ビットを置換し修正す
るオペレーション、ＦＢＲＡＭチップ７１の制御レジス
タに書き込むオペレーションが含まれる。

【００５１】

【表４】

【００５２】フレーム・バッファ・メモリ装置制御装置
８３は、ＰＡ＿ＡＤＤＲ［５．．０］信号を介してピク
セル・ポート・オペレーション用のブロック・アドレス
およびワード・アドレスを指定する。レンダリング・プ
ロセッサ７０は、ＰＡ＿ＡＤＤＲ［５．．３］信号を介
してピクセルＡＬＵオペレーション用のブロック・アド
レスを指定する。レンダリング・プロセッサ７０は、Ｐ
Ａ＿ＡＤＤＲ［２．．０］信号を介してピクセルＡＬＵ
オペレーション用のワード・アドレスを指定する。レン
ダリング・プロセッサ７０は、ＰＡ＿ＡＤＤＲ［５．．
０］信号を介して制御レジスタ書込みオペレーション時
の制御レジスタを指定する。

【００５３】フレーム・バッファ・メモリ装置制御装置
８３は、ピクセル・ポート読取りオペレーションを発行
して、ピクセル・バッファ５０から３２ビット・データ
を読み取る。ピクセル・バッファ５６中のブロック・ア
ドレスおよびワード・アドレスは、ＰＡ＿ＡＤＤＲ
［５．．０］信号によって指定される。

【００５４】フレーム・バッファ・メモリ装置制御装置
８３は、ｓｔａｔｅｌｅｓｓ初期データ書込みオペレー
ションを発行して、ＰＡ＿ＡＤＤＲ［５．．０］信号に
よって指定されたピクセル・バッファ５６中のブロック
およびワードに３２ビット・データを書き込む。ｓｔａ
ｔｅｌｅｓｓ初期データ書込みオペレーションは、ＰＡ
＿ＤＱ［３１．．０］によって提供された３２ビット・
データに対応するアドレスされたブロック中のダーティ
・タグをセットし、ＰＡ＿ＤＱ［３１．．０］によって
提供された３２ビット・データに対応しないアドレスさ
れたブロック中のダーティ・タグをクリアする。ｓｔａ
ｔｅｌｅｓｓ初期データ書込みオペレーションは、ＦＢ
ＲＡＭチップ７１中の制御レジスタの内容の影響を受け
ない。ｓｔａｔｅｌｅｓｓ通常データ書込みオペレーシ
ョンも、ＦＢＲＡＭチップ７１中の制御レジスタの内容
の影響を受けない。フレーム・バッファ・メモリ装置制
御装置８３は、ｓｔａｔｅｌｅｓｓ通常データ書込みオ
ペレーションを発行して、ＰＡ＿ＡＤＤＲ［５．．０］
信号によって指定されたピクセル・バッファ５６中のブ
ロックおよびワードに、ＰＡ＿ＤＱ［３１．．０］信号
によって提供された３２ビット・データを書き込む。ｓ
ｔａｔｅｌｅｓｓ通常データ書込みオペレーションは、
ＰＡ＿ＤＱ［３１．．０］によって提供された３２ビッ
ト・データに対応するダーティ・タグをセットする。

【００５５】フレーム・バッファ・メモリ装置制御装置
８３は、ｓｔａｔｅｆｕｌ初期データ書込みオペレーシ
ョンを発行して、ＦＢＲＡＭチップ７１中の制御レジス
タの内容に応じてピクセル・バッファ５６に３２ビット
・データを書き込む。ｓｔａｔｅｆｕｌ初期データ書込
みオペレーションも、ｓｔａｔｅｌｅｓｓ初期データ書
込みオペレーションと同様にダーティ・タグをセットし
クリアする。フレーム・バッファ・メモリ装置制御装置
８３は、ｓｔａｔｅｆｕｌ通常データ書込みオペレーシ
ョンを発行して、ＦＢＲＡＭチップ７１中の制御レジス
タの内容に応じてピクセル・バッファ５６に３２ビット
・データを書き込む。ｓｔａｔｅｆｕｌ通常データ書込
みオペレーションは、ｓｔａｔｅｌｅｓｓ通常データ書
込みオペレーションと同様にダーティ・タグをセットす
る。フレーム・バッファ・メモリ装置制御装置８３は、
ＰＡ＿ＡＤＤＲ［５．．０］信号を介してピクセル・バ
ッファ５６中のブロックおよびワードを指定し、ＰＡ＿
ＤＱ［３１．．０］信号を介して新しいデータを指定す
る。ピクセルＡＬＵオペレーションを制御するＦＢＲＡ
Ｍチップ７１中のレジスタの内容に応じて、アドレスさ
れたブロックおよびワード中の既存のデータと新しいデ
ータを組み合わせることができる。

【００５６】フレーム・バッファ・メモリ装置制御装置
８３は、ダーティ・タグ置換オペレーションを発行し、
ＰＡ＿ＤＱ［３１．．０］信号を介してダーティ・タグ
・データをダーティ・タグ・メモリ１９４へ送る。フレ
ーム・バッファ・メモリ装置制御装置８３は、ＯＲダー
ティ・タグ・オペレーションを発行して、新しいタグ・
データとダーティ・タグ・メモリ中の既存のタグ・デー
タに対する排他的ＯＲ関数を実行する。フレーム・バッ
ファ・メモリ装置制御装置８３は、制御レジスタ書込み
オペレーションを発行して、ＦＢＲＡＭチップ７１の内
部制御レジスタへ新しいデータを送る。

【００５７】表５は、一実施例のＦＢＲＡＭチップ７１
によって提供されるＤＲＡＭアクセス・オペレーション
をリストしたものである。ＤＲＡＭアクセス・オペレー
ションには、ページ・アクセス・オペレーション、ブロ
ック・アクセス・オペレーション、ビデオ・バッファ・
ロード・オペレーションが含まれる。ページ・アクセス
・オペレーションには、ページ・アクセス・オペレーシ
ョン、プレチャージ・オペレーション、ページ重複オペ
レーションが含まれる。ブロック・アクセス・オペレー
ションには、ブロック読取りオペレーション、マスクさ
れないブロック書込みオペレーション、マスクされたブ
ロック書込みオペレーションが含まれる。フレーム・バ
ッファ・メモリ装置制御装置８３は、ＤＲＡＭ操作バス
１１０上で各サイクルごとにＤＲＡＭアクセス・オペレ
ーションを開始することができる。

【００５８】

【表５】

【００５９】フレーム・バッファ・メモリ装置制御装置
８３は、ページ・アクセス・オペレーションを開始し
て、ＤＲＡＭバンクＡないしＤのページを選択する。フ
レーム・バッファ・メモリ装置制御装置８３は、ＤＲＡ
Ｍ＿ＢＡＮＫ信号を介してＤＲＡＭバンクＡないしＤを
指定し、ＤＲＡＭ＿ＡＤＤＲ［８．．０］信号を介し
て、アクセスされるページを指定する。

【００６０】フレーム・バッファ・メモリ装置制御装置
８３は、ブロック・アクセス・オペレーションを開始し
て、ページ・バッファＡないしＤとピクセル・バッファ
５６の間でデータ・ブロックを送る。フレーム・バッフ
ァ・メモリ装置制御装置８３は、ＤＲＡＭ＿ＢＡＮＫ信
号を介してＤＲＡＭバンクＡないしＤおよびページ・バ
ッファＡないしＤを指定する。フレーム・バッファ・メ
モリ装置制御装置８３は、ＤＲＡＭ＿ＡＤＤＲ［８．．
６］信号を介してピクセル・バッファ５６中のピクセル
・キャッシュ・ブロックを指定し、ＤＲＡＭ＿ＡＤＤＲ
［５．．０］信号を介して、指定されたページ・バッフ
ァＡないしＤのブロックを選択する。

【００６１】フレーム・バッファ・メモリ装置制御装置
８３は、マスクされないブロック書込みオペレーション
を発行して、グローバル・バス６０を介して、指定され
たピクセル・バッファ５６ブロックから、指定されたペ
ージ・バッファＡないしＤの指定されたブロックへ、デ
ータ・ブロックを送る。ピクセル・バッファ５６の指定
されたブロックに対応するダーティ・タグ・メモリ中の
ダーティ・タグ・ビットは、指定されたページ・バッフ
ァＡないしＤへの書込みをビットごとに制御する。

【００６２】フレーム・バッファ・メモリ装置制御装置
８３は、マスクされたブロック書込みオペレーションを
発行し、グローバル・バス６０を介して、ピクセル・バ
ッファ５６の指定されたピクセル・キャッシュ・ブロッ
クから、指定されたページ・バッファＡないしＤの指定
されたブロックへ、データ・ブロックを送る。プレーン
・マスク・レジスタと、ピクセル・バッファ５６の指定
されたピクセル・キャッシュ・ブロック用のダーティ・
タグ・ビットは、指定されたＤＲＡＭバンクＡないしＤ
のページ・バッファＡないしＤへの書込みをビットごと
に制御する。

【００６３】フレーム・バッファ・メモリ装置制御装置
８３は、バンク・プレチャージ・オペレーションを発行
して、指定されたＤＲＡＭバンクＡないしＤ中のセンス
増幅器をプレチャージする。フレーム・バッファ・メモ
リ装置制御装置８３は、以後のページ・アクセス・オペ
レーションに備えてバンク・プレチャージ・オペレーシ
ョンを行う。

【００６４】フレーム・バッファ・メモリ装置制御装置
８３は、ビデオ転送オペレーションを発行して、指定さ
れたページ・バッファＡないしＤから対応するビデオ・
バッファ５２または５４へセンス増幅器データの６４０
ビット・ラインを送る。レンダリング・プロセッサ７０
は、ＤＲＡＭ＿ＡＤＤＲ［３．．０］信号を使用して、
ページ・バッファＡないしＤのラインを指定する。

【００６５】フレーム・バッファ・メモリ装置制御装置
８３は、ページ重複オペレーションを発行して、指定さ
れたページ・バッファＡないしＤ中のセンス増幅器デー
タを、対応するＤＲＡＭバンクＡないしＤ中の指定され
たページへ送る。フレーム・バッファ・メモリ装置制御
装置８３は、ブロック読取りオペレーションを発行し
て、グローバル・バス６０を介して、指定されたページ
・バッファＡないしＤの指定されたブロックから、ピク
セル・バッファ５６の指定されたピクセル・キャッシュ
・ブロックへデータ・ブロックを送る。ブロック読取り
オペレーションは、ピクセル・バッファ５６の指定され
たピクセル・キャッシュ・ブロック用のダーティ・タグ
・ビットをクリアする。

【００６６】フレーム・バッファ・メモリ装置制御装置
８３は、ページ・アクセス・オペレーションを発行し
て、指定されたＤＲＡＭバンクＡないしＤ中の指定され
たページから、ページ・バッファＡないしＤ中の対応す
るセンス増幅器へデータを送る。フレーム・バッファ・
メモリ装置制御装置８３は、特定のＤＲＡＭバンクＡな
いしＤへのページ・アクセス・オペレーションの前に、
そのＤＲＡＭバンクへのプレチャージオペレーションを
実行する。

【００６７】ＦＢＲＡＭチップ７１などＦＢＲＡＭチッ
プの例に関する他の情報に関しては、１９９４年５月３
日に出願され、「ＦｒａｍｅＢｕｆｆｅｒＲａｎｄ
ｏｍＡｃｃｅｓｓＭｅｍｏｒｙａｎｄＳｙｓｔｅ
ｍ」と題する、米国特許出願第０８／２３７２８９号を
参照されたい。

【００６８】図３は、一実施例のフレーム・バッファ・
メモリ装置制御装置８３を示す。フレーム・バッファ・
メモリ装置制御装置８３は、トランスレータ回路３００
と、アロケータ回路３１０と、スケジューラ回路３２０
と、アービタ回路３３０と、ビデオ要求ジェネレータ３
４０とを備える。なお、図において＄はキャッシュを意
味している。

【００６９】フレーム・バッファ・メモリ装置制御装置
８３がフレーム・バッファ制御バス１０６を介して受け
取ったピクセル・アクセス・トランザクションによっ
て、最終的にピクセル操作バス１１２およびレンダリン
グ・バス９８を介してオペレーションが発行される。フ
レーム・バッファ・メモリ装置制御装置８３は、ＤＲＡ
Ｍ操作バス１１０を介してＤＲＡＭオペレーションを発
行して、ピクセル・オペレーションをサポートするＦＢ
ＲＡＭチップ７１ないし８２のＬ２ピクセル・キャッシ
ュを介して、ＤＲＡＭコアとＬ１ピクセル・キャッシュ
の間でデータを送る。

【００７０】フレーム・バッファ・メモリ装置制御装置
８３は、フレーム・バッファ制御バス１０６を介して受
け取ったピクセル・アクセス・トランザクションのシー
ケンスに応じて、ＤＲＡＭ操作バス１１０上へ発行する
ＤＲＡＭオペレーションを決定する。たとえば、フレー
ム・バッファ制御バス１０６を介して受け取ったピクセ
ル・アクセス・トランザクションによって指定されたピ
クセル・データが、ＦＢＲＡＭチップ７１ないし８２の
Ｌ１ピクセル・キャッシュに記憶されていない場合、Ｆ
ＢＲＡＭチップ７１ないし８２のＬ１ピクセル・キャッ
シュへ適当なブロックを送らなければならない。また、
フレーム・バッファ制御バス１０６上でピクセル・アク
セス・トランザクションによって指定されたピクセルが
Ｌ２ピクセル・キャッシュに含まれていない場合、指定
されたブロックをＬ２ピクセル・キャッシュからＦＢＲ
ＡＭチップ７１ないし８２のＬ１ピクセル・キャッシュ
へ送る前に、Ｌ２ピクセル・キャッシュへ適当なページ
を送っておかなければならない。

【００７１】フレーム・バッファ・メモリ装置制御装置
８３は、Ｌ１ピクセル・キャッシュ中の修正済みブロッ
クが、ＦＢＲＡＭチップ７１ないし８２のグローバル・
バスを介してＬ２ピクセル・キャッシュに適切に書き直
されるようにする。また、フレーム・バッファ・メモリ
装置制御装置８３は、Ｌ２ピクセル・キャッシュ中のペ
ージが適宜、ＦＢＲＡＭチップ７１ないし８２のＤＲＡ
Ｍコアに返されるようにする。

【００７２】フレーム・バッファ・メモリ装置制御装置
８３は、ＡＣＰオペレーション、ＶＤＸオペレーショ
ン、ＰＲＥオペレーションを含めビデオ転送シーケンス
を発行して、ＦＢＲＡＭチップ７１ないし８２中のＤＲ
ＡＭバンクＡないしＤおよび対応するビデオ・バッファ
からビデオ・データを送る。

【００７３】トランスレータ回路３００は、フレーム・
バッファ制御バス１０６を介してピクセル・アクセス・
トランザクションを受け取る。フレーム・バッファ制御
バス１０６上の各ピクセル・アクセス・トランザクショ
ンは、ＸアドレスおよびＹアドレスと、命令コード（Ｏ
Ｐ）と、ピクセル・データとを備える。命令コードは、
ＦＢＲＡＭチップ７１ないし８２のためのピクセル書込
みサイクル、ピクセル・リード・モディファイ・ライト
・サイクル、ピクセル読取りサイクル、レジスタ書込み
サイクル、レジスタ読取りサイクル、およびブロック転
送機能を指定する。ＸアドレスおよびＹアドレスは、対
応するピクセル・データ用の表示装置の座標を指定す
る。

【００７４】トランスレータ回路３００は、受け取った
ＸアドレスおよびＹアドレスをＦＢＲＡＭチップ７１な
いし８２用のアクセス・パラメータに変換する。ＦＢＲ
ＡＭチップ７１ないし８２用のアクセス・パラメータ
は、バンクと、ページと、列（ＣＯＬ）と、ワードとを
備える。バンクは、ＦＢＲＡＭチップ７１ないし８２の
１つのバンクＡないしＤを指定する。ページは、選択さ
れたバンク内のページを指定し、列は、選択されたペー
ジの一部を指定し、ワードは、選択された列のピクセル
部分を指定する。

【００７５】アロケータ回路３１０は、ＦＢＲＡＭチッ
プ７１ないし８２の内部Ｌ１ピクセル・キャッシュおよ
び内部Ｌ２ピクセル・キャッシュの状態に影響を及ぼす
スケジューラのすべての要求の累積状態を追跡する。ア
ロケータ回路３１０は、Ｌ２ピクセル・キャッシュにマ
ップされたＤＲＡＭページのログ、ＦＢＲＡＭチップ７
１ないし８２のＬ１ピクセル・キャッシュ中の各項目ご
とのバンク、ページ、および列のログを維持する。

【００７６】アロケータ回路３１０は、バンク、ペー
ジ、列、ワード、および命令コードをトランスレータ回
路３００から受け取り、指定されたピクセル・アクセス
・トランザクションを実行するのにＦＢＲＡＭチップ７
１ないし８２中のＬ１ピクセル・キャッシュおよびＬ２
ピクセル・キャッシュの状態を変更する必要があるかど
うかを判定する。アロケータ回路３１０は、トランスレ
ータ回路３００からのバンク・パラメータ、ページ・パ
ラメータ、および列パラメータを使用して、Ｌ１ピクセ
ル・キャッシュおよびＬ２ピクセル・キャッシュに、指
定されたピクセルが含まれているかどうかを判定する。

【００７７】アロケータ回路３１０は、トランスレータ
回路３００から受け取ったバンク・パラメータ、ページ
・パラメータ、列パラメータ、ワード・パラメータ、お
よび命令（ＯＰ）コードを、ブロック・パラメータと共
にスケジューラ３２０に渡す。また、アロケータ回路３
１０は、指定されたピクセル・アクセス・トランザクシ
ョンで、ＦＢＲＡＭチップ７１ないし８２のＬ１ピクセ
ル・キャッシュの状態をさらに変更する必要がある場
合、対応するＬ１キャッシュ要求（Ｌ１＄Ｒｅｑ）をス
ケジューラ回路３２０へ送る。また、アロケータ回路３
１０は、指定されたピクセル・アクセス・トランザクシ
ョンで、ＦＢＲＡＭチップ７１ないし８２のＬ２ピクセ
ル・キャッシュの状態をさらに変更する必要がある場
合、対応するＬ２キャッシュ要求（Ｌ２＄Ｒｅｑ）をス
ケジューラ回路３２０へ送る。

【００７８】アロケータ回路３１０からのＬ１キャッシ
ュ要求は、ＦＢＲＡＭチップ７１ないし８２中のＬ１ピ
クセル・キャッシュとＬ２ピクセル・キャッシュの間の
転送を指定する。たとえば、Ｌ１キャッシュ要求は、Ｌ
２ピクセル・キャッシュからＬ１ピクセル・キャッシュ
へデータを転送する（ＲＤＢ）事前取出しオペレーショ
ンを指定することも、あるいはＦＢＲＡＭチップ７１な
いし８２中のグローバル・バスを介してＬ１ピクセル・
キャッシュからＬ２ピクセル・キャッシュへダーティ・
ピクセル・データを書き直す（ＵＷＢ，ＭＷＢ）書直し
オペレーションを指定することもできる。単一のピクセ
ル・オペレーションは、事前取出しオペレーションの後
に書直しオペレーションを生成することができる。他の
実施例では、書直しと事前取出しをスケジューラ回路３
２０への１つの要求として組み合わせる。

【００７９】Ｌ２キャッシュ要求は、各ＦＢＲＡＭチッ
プ７１ないし８２中のＤＲＡＭコアに対するオペレーシ
ョンを指定する。たとえば、アロケータ回路３１０から
のＬ２キャッシュ要求は、ＤＲＡＭコアに対するページ
・アクセス（ＡＣＰ）オペレーションを指定すること
も、あるいはＤＲＡＭコアに対するプレチャージ（ＰＲ
Ｅ）オペレーションを指定することもできる。他の実施
例では、アロケータ回路３１０が、スケジューラ回路３
２０へのページ・アクセス・オペレーションを指定し、
アービタ回路３３０が、この要求をページ・アクセス
と、（必要に応じて）その後に続くプレチャージとして
拡張する。

【００８０】スケジューラ回路３２０は、ピクセル・ア
クセス・ブロック・パラメータ、バンク・パラメータ、
ページ・パラメータ、列パラメータ、および命令コード
を、Ｌ１キャッシュ要求およびＬ２キャッシュ要求と共
に、アロケータ回路３１０から受け取る。スケジューラ
回路３２０は、ピクセル・アクセス・パラメータ、Ｌ１
キャッシュ要求、およびＬ２キャッシュ要求を別々の内
部先入れ先出し（ＦＩＦＯ）メモリ待ち行列にバッファ
する。この別々のメモリ待ち行列は、独立にオペレーシ
ョンし、したがって、Ｌ２キャッシュ要求をＬ１キャッ
シュ要求よりも先へ「プッシュ」することができ、Ｌ１
キャッシュ要求をピクセル・アクセス・パラメータより
も先へプッシュすることができる。

【００８１】アービタ回路３３０は、それぞれＤＲＡＭ
操作バス１１０およびピクセル操作バス１１２を介して
前にディスパッチされたＤＲＡＭオペレーションおよび
ピクセル・オペレーションに応じてＦＢＲＡＭ７１ない
し８２の現内部状態のログを維持する。アービタ回路３
３０は、ＦＢＲＡＭチップ７１ないし８２中のＬ１ピク
セル・キャッシュおよびＬ２ピクセル・キャッシュの現
状態を追跡する。アービタ回路３３０は、ピクセル操作
バス１１２を介して最も新しく発行された５つのピクセ
ル・オペレーションを示すスコアボードも維持する。

【００８２】アービタ回路３３０は、ＦＢＲＡＭチップ
７１ないし８２中の内部タイミング・オペレーションを
実行する内部の１組のインタロック回路を維持する。ア
ービタ回路３３０は、読取りサイクルと書込みサイクル
の間の遷移時に回線反転がうまく行われるように、レン
ダリング・バス９８上でサイクルを追跡する状態マシン
も含む。アービタ回路３３０は、ＦＢＲＡＭチップ７１
ないし８２中のグローバル・バスの内部状態も追跡す
る。

【００８３】アービタ回路３３０は、ビデオ要求ジェネ
レータ３４０からビデオ転送要求を受け取る。ビデオ要
求ジェネレータ３４０からのビデオ転送要求は、ビデオ
操作バス１０６を介してビデオ出力回路８４から受け取
ったタイミング信号によって決定される。各ビデオ・ア
クセス要求も、１つのＦＢＲＡＭチップ７１ないし８２
のＱＳＦフラグの遷移によって決定される。各ビデオ・
アクセス要求は、ＦＢＲＡＭチップ７１ないし８２中の
ビデオ転送シーケンスが必要であるかどうかを示す。

【００８４】アービタ回路３３０は、Ｌ１キャッシュ要
求、Ｌ２キャッシュ要求、およびビデオ転送オペレーシ
ョン要求をＤＲＡＭ操作バス１１０を介してＦＢＲＡＭ
チップ７１ないし８２へ発行する。アービタ回路３３０
は、ＦＢＲＡＭチップ７１ないし８２がＤＲＡＭオペレ
ーションを受け取る準備ができている場合にＤＲＡＭ操
作バス１１２上でＤＲＡＭオペレーションとして発行さ
れる、スケジューラ回路３２０からのＬ１キャッシュ要
求およびＬ２キャッシュ要求と、ビデオ要求ジェネレー
タ３４０からのビデオ・アクセス要求の調停をはかる。
アービタ回路３３０は、ＦＢＲＡＭチップ７１ないし８
２がピクセル・アクセス・トランザクションを受け取る
準備ができている場合、ピクセル操作バス１１０を介す
るピクセル・ポート・オペレーションおよびレンダリン
グ・バス９８を介するデータとしてピクセル・アクセス
・トランザクションを発行する。

【００８５】各ＦＢＲＡＭチップ７１ないし８２は、Ｄ
ＲＡＭ操作バス１１０およびピクセル操作バス１１２に
結合された独立の数組の制御ピンおよびアドレスピンを
提供する。ピクセル操作バス１１２は、ＦＢＲＡＭチッ
プ７１ないし８２中のＬ１ピクセル・キャッシュとの間
の読取りポート２０４および書込みポート２０２を介し
たピクセルの読取りおよび書込みを制御する。ＤＲＡＭ
操作バス１１０は、ＤＲＡＭコアとＬ２ピクセル・キャ
ッシュの間のデータ転送、Ｌ２ピクセル・キャッシュと
Ｌ１ピクセル・キャッシュの間のグローバル・バス６０
転送、およびＬ２ピクセル・キャッシュからＦＢＲＡＭ
チップ７１ないし８２中の対応するビデオ・バッファへ
のビデオ転送を制御する。

【００８６】図４は、トランスレータ回路３００によ
る、フレーム・バッファ制御バス１０６を介して受け取
ったＸピクセル・アドレスおよびＹピクセル・アドレス
の、ＦＢＲＡＭチップ７１ないし８２用のバンク・パラ
メータ、ページ・パラメータ、ブロック・パラメータ、
およびワード・パラメータへのマッピングを示す。図の
例は、１２８０×１０２４解像度のディスプレイでの画
面マッピングを示す。バンクＡないしＤをマップするた
めに二次元パターンが使用され、そのため、近隣のペー
ジのレンダリングでは常に、異なるバンクが使用され、
新しいバンクを事前に取り出して古いバンクを削除する
時間が与えられることに留意されたい。トランスレータ
回路３００は、以下で表１に記載した変換関数を実行す
る１組の組合せ論理を備える。

【００８７】

【表６】表Ｉ：アドレス変換ＶＥＲＩＬＯＧコード入力Ｘ［１１］；／／０＜＝Ｘ＜１２８０入力Ｙ［１１］；／／０＜＝Ｙ＜１０２４出力ＢＡＮＫ［２］；／／４つのバンクのうちの１つを選択する。出力ＲＯＷ［８］；／／バンク中の２５６ページのうちの１ページを選択する。出力ＣＯＬ［６］；／／ページ中の４０個のブロックのうちの１つを選択する。出力ＷＯＲＤ［３］；／／ブロック中の８個のワードのうちの１つを選択する。出力ＩＮＴＬＶ［２］；／／ワード中の４つのピクセルのうちの１つを選択する。レジスタＸｄｉｖＰＷ［４］；／／ｘをページの幅で除した値レジスタＸｍｏｄＰＷ［３］；／／モジュロｘ（ページの幅）ＸｄｉｖＰＷ［３．．０］＝Ｘ［１０．．４］／５；ＸｍｏｄＰＷ［２．．０］＝Ｘ［１０．．４］％５；ＢＡＮＫ［１］＝ＸｄｉｖＰＷ［１］＾Ｙ［４］；ＢＡＮＫ［０］＝ＸｄｉｖＰＷ［０］；ＲＯＷ［７．．２］＝Ｙ［９．．４］；ＲＯＷ［１．．０］＝ＸｄｉｖＰＷ［３．．２］；ＣＯＬ［５．．３］＝ＸｍｏｄＰＷ［２．．０］；ＣＯＬ［２］＝Ｘ［３］；ＣＯＬ［１．．０］＝Ｙ［３．．２］；ＷＯＲＤ［２．．１］＝Ｙ［１．．０］；ＷＯＲＤ［０］＝Ｘ｛２］；ＩＮＴＬＶ［１．．０］＝Ｘ［１．．０］；

【００８８】図５は、一実施例のアロケータ回路３１０
を示す。アロケータ回路３１０は、トランスレータ回路
３００からの着信ピクセル・アクセスにＬ１キャッシュ
要求およびＬ２キャッシュ要求が必要であるかどうかを
判定する。アロケータ回路３１０は、Ｌ１キャッシュ・
テーブル（Ｌ１＄テーブル）、Ｌ２キャッシュ・テーブ
ル（Ｌ２＄テーブル）、および最古の割振りブロック・
レジスタ４００を維持する。

【００８９】Ｌ２キャッシュ・テーブルは、ＦＢＲＡＭ
チップ７１ないし８２の各バンクＡないしＤごとの項目
を提供し、ここで、バンクＡないしＤはバンク０ないし
バンク３に対応する。Ｌ２キャッシュ・テーブル中の各
項目は、有効ビットとページ・フィールドとを含む。有
効ビットは、対応するバンクＡないしＤのページがＬ２
ピクセル・キャッシュにマップされているかどうかを示
し、ページ・フィールドは、マップすべきＤＲＡＭバン
クのページを指定する。

【００９０】一実施例では、アロケータ回路３１０は、
トランスレータ回路３００から着信したピクセル・アク
セス・パラメータの各組ごとにＬ２キャッシュ・テーブ
ルにインデックス付けする。アロケータ回路３１０は、
トランスレータ回路３００からのバンク・パラメータで
Ｌ２キャッシュ・テーブルにインデックス付けする。ア
ロケータ回路３１０は、指定されたＬ２キャッシュ・テ
ーブル項目のページ・フィールドを、トランスレータ回
路３００から着信したページ・パラメータと比較する。
着信ページ・パラメータが、指定されたＬ２キャッシュ
・テーブル項目のページ・フィールドに一致し、対応す
る有効ビットがセットされている場合、アロケータ回路
３１０は、ピクセル・アクセス・パラメータがスケジュ
ーラ回路３２０に渡されたときにＬ２キャッシュ要求を
発行しない。そうでない場合、アロケータ回路３１０
は、適当なＬ２キャッシュ要求をスケジューラ回路３２
０へ発行し、適当なＬ２キャッシュ・テーブル項目をト
ランスレータ回路３００から着信したページ・パラメー
タにセットする。

【００９１】他の実施例では、Ｌ２キャッシュ・テーブ
ルでミスしたが、Ｌ１キャッシュ・テーブルではヒット
したトランスレータからの着信要求によってアロケータ
がＬ２キャッシュ要求をスケジューリングすることはな
い。その代わり、Ｌ１キャッシュの削除を必要とするト
ランスレータへの以後の要求ではまず、ブロックを削除
するＬ１要求を生成する前にページをスケジューリング
するＬ２要求が生成される。

【００９２】Ｌ１キャッシュ・テーブル中の各項目は、
有効ビット（Ｖ）と、ダーティ・ビット（Ｄ）と、書込
み専用ビット（Ｗ）と、ｓｔａｔｅｆｕｌビット（Ｓ）
と、バンク・フィールドと、ページ・フィールドと、列
フィールドとを含む。ダーティ・ビットは、Ｌ１ピクセ
ル・キャッシュの対応するブロックが、Ｌ１ブロックを
再割り振りできるようにするためにＬ２ピクセル・キャ
ッシュに書き直しておかなければならない更新済みピク
セルを含むことを示す。有効ビットは、Ｌ２＄のブロッ
クが対応するＬ１＄ブロックにマップされているかどう
かを示す。ｓｔａｔｅｆｕｌビットは、Ｌ１ピクセル・
キャッシュの対応するブロックにはｓｔａｔｅｆｕｌ書
込みオペレーションが必要か、それともｓｔａｔｅｌｅ
ｓｓ書込みオペレーションが必要かを示す。書込み専用
ビットは、Ｌ１ピクセル・キャッシュの対応するブロッ
クにはグローバル・バス読取りトランザクションが必要
とされないことを示す。

【００９３】一実施例では、アロケータ回路３１０は、
Ｌ１ピクセル・キャッシュが常にＬ２ピクセル・キャッ
シュのサブセットとなるようにする。Ｌ１キャッシュ・
テーブルはフル・アソシエーティブである。アロケータ
回路３１０は、トランスレータ回路３００から着信した
バンク・パラメータ、ページ・パラメータ、および列パ
ラメータを同時にＬ１キャッシュ・テーブル中のすべて
の６つの項目と比較する。着信ピクセル・アクセス・パ
ラメータがＬ１キャッシュ・テーブル中の項目に対応し
ていない場合、最古の割振りカウンタ４００によって示
されたＬ１キャッシュ・テーブル中の項目がアロケータ
回路３１０によって削除される。次いで、指定されたＬ
１キャッシュ・テーブル項目の３ビット・インデックス
が、トランスレータ回路３００から受け取った残りのピ
クセル・アクセス・パラメータと共に、スケジューラ回
路３２０へＬ１キャッシュ要求として送られる。次い
で、最古割振りカウンタ４００がモジュロ６だけ増分さ
れる。最古割振りカウンタ４００によって指定されたＬ
１キャッシュ・テーブル中の項目がダーティである場
合、アロケータ回路３１０は、スケジューラ回路３２０
へＬ１キャッシュ要求を発行して、ダーティ・ブロック
を書き直す。また、Ｌ１キャッシュ・テーブルの指定さ
れた項目はクリーンにセットされる。

【００９４】他の実施例では、Ｌ１ピクセル・キャッシ
ュは常にＬ２ピクセル・キャッシュのサブセットである
とは限らない。この場合も、Ｌ１キャッシュ・テーブル
はフル・アソシエーティブである。アロケータ回路３１
０は、トランスレータ回路３００から着信したバンク・
パラメータ、ページ・パラメータ、および列パラメータ
を同時に、Ｌ１キャッシュ・テーブル中のすべての６つ
の項目と比較する。着信ピクセル・アクセス・パラメー
タがＬ１キャッシュ・テーブル中の項目に対応するもの
でない場合、最古割振りカウンタ４００で示されたＬ１
キャッシュ・テーブル中の項目は、アロケータ回路３１
０によって割り振り解除される。最古の割振りカウンタ
４００によって指定されたＬ１キャッシュ・テーブル中
の項目がダーティである場合、アロケータ回路３１０
は、Ｌ１キャッシュ要求をスケジューラ回路３２０へ発
行して、ダーティ・ブロックを書き直す。削除されるＬ
１ブロックによって使用されているＬ２ページがＬ２テ
ーブル中で有効でない場合、古いページを削除して、必
要なページを取り出すことを求めるＬ２要求は、スケジ
ューラに送られる。また、Ｌ１キャッシュ・テーブルの
指定された項目はクリーンにセットされる。割り振り解
除されたブロックが削除された後、指定されたＬ１キャ
ッシュ・テーブル項目の３ビット・インデックスが、ト
ランスレータ回路３００から受け取った残りのピクセル
・アクセス・パラメータと共に、スケジューラ回路３２
０へＬ１キャッシュ取出し要求として送られる。次い
で、最古の割振りカウンタ４００がモジュロ６だけ増分
される。Ｌ１キャッシュ取出し要求によって使用される
ページがＬ２テーブル中で有効でない場合、必要なペー
ジを取り出すことを求めるＬ２要求もスケジューラ回路
３２０へ送られる。

【００９５】他の実施例は、最古割振りブロック・レジ
スタの代わりにＬＲＵブロック・レジスタを使用するこ
とができる。

【００９６】他の代替実施例では、トランスレータ回路
３００からアロケータ回路３１０への要求が待機する。
どのキャッシュ項目が削除するのに最も適しているかを
判定する選択では、実行に関してすでにスケジューリン
グされているのはどのオペレーションかを調べるだけで
なく、後で着信ピクセルが必要とするブロックを削除す
ることを避けるために着信ピクセル・オペレーションの
待ち行列を調べることもできる。

【００９７】アロケータ回路３１０は、Ｌ１キャッシュ
・テーブル中の指定された項目のダーティ・ビットを検
査して、Ｌ２ピクセル・キャッシュからの書直しオペレ
ーションが必要であるかどうかを判定する。対応するＳ
ビットは、Ｌ１ピクセル・キャッシュからＬ２ピクセル
・キャッシュへの書直しに、マスクされないブロック書
込みを使用するか、マスクされたブロック書込みを使用
するかを示す。

【００９８】図６は、一実施例のスケジューラ回路３２
０を示す。スケジューラ回路３２０は、ブロック・パラ
メータ、バンク・パラメータ、ページ・パラメータ、列
パラメータ、命令コード・パラメータ、ピクセル・デー
タ・パラメータを含めピクセル・アクセス・パラメータ
をアロケータ回路３１０から受け取り、そのピクセル・
アクセス・パラメータをピクセル待ち行列に置く。スケ
ジューラ回路３２０は、Ｌ１キャッシュ要求を、アロケ
ータ回路３１０から受け取り、Ｌ１キャッシュ待ち行列
（Ｌ１＄待ち行列）に置く。スケジューラ回路３２０
は、Ｌ２キャッシュ要求を、アロケータ回路３１０から
受け取り、Ｌ２キャッシュ待ち行列（Ｌ２＄待ち行列）
に置く。ピクセル待ち行列、Ｌ１キャッシュ待ち行列、
およびＬ２キャッシュ待ち行列はそれぞれ、先入れ先出
しバッファ・メモリを備える。

【００９９】スケジューラ回路３２０は、Ｌ２キャッシ
ュ要求とは異なるバンクに対する無関係のＬ１キャッシ
ュ要求よりも先へＬ２キャッシュ要求をプッシュし、Ｌ
１キャッシュ要求とは異なるブロックに対する無関係の
ピクセル・アクセス要求よりも先へＬ１キャッシュ要求
をプッシュする。対応する要求を先へプッシュするため
に、ピクセル待ち行列は、Ｌ１キャッシュ待ち行列より
も深く、Ｌ１キャッシュ待ち行列は、Ｌ２キャッシュ待
ち行列よりも深い。ピクセル待ち行列、Ｌ１待ち行列、
およびＬ２待ち行列は独立にオペレーションし、それに
よって、Ｌ２キャッシュ要求は、前に受け取ったＬ１キ
ャッシュ要求およびピクセル・アクセス要求よりも先へ
移動することができる。同様に、Ｌ１キャッシュ要求
は、ピクセル待ち行列中の前に受け取ったピクセル・ア
クセス要求よりも先へ移動することができる。

【０１００】この「プッシュ・アヘッド」方式は、大部
分のＬ２オペレーションが完了するのにかかる時間が、
Ｌ１オペレーションが完了するのにかかる時間よりも長
く、大部分のＬ１オペレーションが完了するのにかかる
時間が、ピクセル・オペレーションが完了するのにかか
る時間よりも長いため、非常に有利である。一方、Ｌ２
ページ領域はＬ１ブロック領域よりも大きく、Ｌ１ブロ
ック領域はピクセル領域よりも大きい。その結果、通
常、Ｌ１要求ごとに複数のピクセル要求があり、Ｌ２要
求ごとに複数のＬ１要求がある。より遅いＬ２要求およ
びＬ１要求をより数の多いＬ１要求およびピクセル要求
よりも先へプッシュすることによって、より遅い要求
が、より数の多いピクセル要求をサポートするために必
要とされる前に完了する機会が大幅に増大し、したがっ
てピクセル要求を停止する必要がなくなる。

【０１０１】スケジューラ回路３２０は、Ｌ２キャッシ
ュ要求が、それと同じバンクおよびページへの関連Ｌ１
キャッシュ要求よりも先へプッシュされるのを妨げる。
スケジューラ回路３２０は、アロケータ回路３１０から
着信した各Ｌ２キャッシュ要求のバンク・パラメータを
各Ｌ１待ち行列項目のバンク・フィールドと比較する。
バンク・フィールドが有効なＬ１キャッシュ待ち行列項
目に一致する場合、着信Ｌ２キャッシュ要求はスケジュ
ーラ回路３２０によって停止される。スケジューラ回路
３２０は、Ｌ２キャッシュ要求のバンク・フィールドが
有効なＬ１＄待ち行列項目のバンク・フィールドに一致
する場合、Ｌ２キャッシュ要求を停止させ、対応するす
べてのＬ１＄待ち行列項目が書き直される前にＬ２＄項
目が変更されるのを妨げる。

【０１０２】スケジューラ回路３２０は、Ｌ１キャッシ
ュ要求が、それと同じブロックへの関連ピクセル・アク
セス要求よりも先へプッシュされるのを妨げる。スケジ
ューラ回路３２０は、アロケータ回路３１０から着信し
た各Ｌ１キャッシュ要求のブロック・パラメータをピク
セル待ち行列中の各項目のブロック・フィールドと比較
する。着信ブロック・パラメータがピクセル待ち行列中
の項目に一致する場合、着信Ｌ１キャッシュ要求はスケ
ジューラ回路３２０によって遅延させられる。

【０１０３】図７は、一実施例のアービタ回路３３０を
示す。アービタ回路３３０は、１組のＬ２キャッシュ・
タグ（Ｌ２＄タグ）、１組のＬ１キャッシュ・タグ（Ｌ
１＄タグ）、スコアボード、１組のインタロックを維持
し、インタフェース状態マシンを含む。アービタ回路３
３０は、各サイクル中に操作バス１１０および１１２上
でＦＢＲＡＭチップ７１ないし８２へ転送すべき１つの
ＤＲＡＭオペレーションおよび１つのピクセル・オペレ
ーションを選択する。アービタ回路３３０は、ＦＢＲＡ
Ｍチップ７１ないし８２の内部状態の詳細なモデルを維
持して、ＤＲＡＭオペレーションおよびピクセル・オペ
レーションが適切に発行されるようにする。

【０１０４】Ｌ１キャッシュ・タグおよびＬ２キャッシ
ュ・タグは、ＦＢＲＡＭチップ７１ないし８２中のＬ１
ピクセル・キャッシュおよびＬ２ピクセル・キャッシュ
の状態を示す。スコアボードは、ＦＢＲＡＭチップ７１
ないし８２内部のピクセルＡＬＵパイプラインの状態を
追跡する。インタロックは、ＤＲＡＭオペレーションに
関するＦＢＲＡＭチップ７１ないし８２のハードウェア
・タイミング要件を追跡する。インタフェース状態マシ
ンは、適切な回線反転を維持し、ＦＢＲＡＭチップ７１
ないし８２のデータ・ピンへの拡張読取りサイクルをサ
ポートする。

【０１０５】アービタ回路３３０は、スケジューラ回路
３２０から着信したピクセル・アクセス・パラメータを
スコアボード中の情報と比較する。スコアボード中の情
報は、ＦＢＲＡＭチップ７１ないし８２のピクセルＡＬ
Ｕで現在実行中のオペレーションが、着信ピクセル・ア
クセス要求に干渉しないようにする。また、着信ピクセ
ル・アクセス・パラメータは、ＦＢＲＡＭチップ７１な
いし８２のＬ１ピクセル・キャッシュで、指定されたピ
クセル・データが利用できるように、Ｌ１キャッシュ・
タグと比較される。着信ピクセル・アクセス・オペレー
ションフィールドは、インタフェース状態マシンの現状
態と比較されて、データ・バスが使用できるかどうかが
判定される。スコアボードとの競合、Ｌ１キャッシュ・
タグとの競合、またはインタフェース状態マシン中の競
合がアービタ回路３３０によって検出された場合、スケ
ジューラ回路３２０から着信したピクセル・アクセス・
パラメータは停止される。

【０１０６】アービタ回路３３０は、Ｌ２ピクセル・キ
ャッシュで、必要なＤＲＡＭページが利用できるよう
に、スケジューラ回路３２０から着信したＬ１キャッシ
ュ要求をＬ２キャッシュ・タグと比較する。アービタ回
路３３０は、Ｌ１キャッシュ・ブロックがＬ２ピクセル
・キャッシュへ転送される前に、指定されたＬ１キャッ
シュ・ブロックへのすべての未処理ピクセル書込みが完
了するように、着信Ｌ１キャッシュ書込み要求をスコア
ボードと比較する。アービタ回路３３０は、ＦＢＲＡＭ
チップ７１ないし８２のグローバル・バスがビジーでな
くなるように、すべての着信Ｌ１キャッシュ要求をイン
タロックと比較する。さらにアービタ回路３３０は、ス
ケジューラ回路３２０から着信したＬ２キャッシュ要求
をインタロックと比較する。

【０１０７】図８は、アービタ回路３３０中のＬ２キャ
ッシュ・タグを示す。Ｌ２キャッシュ・タグの各項目
は、対応するＤＲＡＭバンクＡないしＤの状態を示すビ
ットを含む。このビットは、ＤＲＡＭバンクＡないしＤ
にアクセスするか、それとも前記バンクをプレチャージ
するかを示す。Ｌ２キャッシュ・タグの各項目はページ
・フィールドも含む。各Ｌ２キャッシュ・タグ項目の状
態ビットは、ＦＢＲＡＭチップ７１ないし８２でのＤＲ
ＡＭオペレーションの指定されたサブセットを実行でき
ることを示す（Ａ）に、アクセス・ページ・オペレーシ
ョンによってセットされる。指定される１組のＤＲＡＭ
オペレーションには、ページ重複、ブロック読取り、マ
スク・ブロック書込み、マスクされないブロック書込
み、ビデオ転送、プレチャージが含まれる。状態ビット
は、プレチャージ・オペレーションによってクリアさ
れ、ページ・アクセス・オペレーションまたはプレチャ
ージ・オペレーションを実行できることを示す。

【０１０８】図９は、一実施例のアービタ回路３３０中
のＬ１キャッシュ・タグのフォーマットを示す。Ｌ１キ
ャッシュ・タグは、アロケータ回路３１０中のＬ１キャ
ッシュ・テーブルに類似しているが、ＦＢＲＡＭチップ
７１ないし８２に関するより新しい状態情報を提供す
る。

【０１０９】図１０は、アービタ回路中のスコアボード
のフォーマットを示す。スコアボードは、ＦＢＲＡＭチ
ップ７１ないし８２中のパイプライン化ピクセルＡＬＵ
を通過するピクセル・アクセス・オペレーションを追跡
する。スコアボードは、前の５サイクル中にレンダリン
グ・バス９８を介してＦＢＲＡＭチップ７１ないし８２
へ発行されたピクセル・オペレーションのブロック・ア
ドレスおよびワード・アドレスを追跡する。アービタ回
路３３０は、スコアボードに示されたように、同じブロ
ックおよびワードへの前にディスパッチされたピクセル
書込みが依然として、ピクセルＡＬＵのパイプラインを
介して伝搬している場合、Ｌ１ピクセル・キャッシュか
らの読取りを行うピクセル・アクセス・オペレーション
を停止させる。

【０１１０】また、スコアボードは、ＦＢＲＡＭチップ
７１ないし８２中のピクセルＡＬＵオペレーションとＬ
１キャッシュとＬ２キャッシュの間の転送（書直しまた
はＵＷＢ、ＭＷＢ）の調和をはかる。Ｌ１キャッシュと
Ｌ２キャッシュの間の転送は、スコアボードに示された
ように、指定されたＬ１キャッシュ・ブロックへのピク
セル書込みオペレーションがピクセルＡＬＵのパイプラ
インを介して伝搬している場合、アービタ回路３３０に
よって停止される。

【０１１１】各スコアボード項目は、有効ビットと、ブ
ロック・フィールドと、ワード・フィールドとを含む。
アービタ回路３３０は、ピクセル書込みオペレーション
がＦＢＲＡＭチップ７１ないし８２に発行されたときに
項目の有効ビットをセットする。対応する項目のブロッ
ク・アドレスおよびワード・アドレスは、スケジューラ
回路３２０から受け取った対応するピクセル・アクセス
・オペレーション用のパラメータからコピーされる。ア
ービタ回路３３０は、あらゆるサイクルでスコアボード
項目を先へ進める。

【０１１２】アービタ回路３３０は、スケジューラ回路
３２０から着信した各ピクセル・アクセス・オペレーシ
ョンをスコアボード中のすべての５つの項目と比較す
る。着信ピクセル・アクセス・オペレーションがスコア
ボード中のＬ１キャッシュ・ブロックからの読取りを指
定するものであり、対応する有効ビットがセットされて
おり、スコアボードの対応するブロック・フィールドお
よびワード・フィールドが一致する場合、着信ピクセル
・アクセス・オペレーションが停止される。スコアボー
ドは、Ｌ１ピクセル・キャッシュからの読取りを必要と
しない着信ピクセル・アクセス・オペレーションに関し
ては無視される。また、アービタ回路３３０は、Ｌ１ピ
クセル・キャッシュからＬ２ピクセル・キャッシュへの
転送を指定する各着信Ｌ１＄キャッシュ要求を、スコア
ボードの各項目の有効フィールドおよびブロック・フィ
ールドと比較する。そのようなオペレーションには、マ
スクされないブロック書込みオペレーションとマスクさ
れたブロック書込みオペレーションが含まれる。スコア
ボード中の項目のブロック・フィールドが着信要求に一
致し、対応する有効ビットがセットされている場合、Ｌ
１キャッシュ要求はアービタ回路３３０によって停止さ
れる。

【０１１３】ＦＢＲＡＭデバイスのタイミング仕様を実
施するためにインタロックが提供されている。アービタ
中のインタロックは、１組のカウンタを備える。このよ
うなカウンタには、各ＤＲＡＭバンクＡないしＤごとの
２つのバンク内カウンタ、すなわち１つのバンク間カウ
ンタと１つのグローバル・バス・カウンタが含まれる。
対応するＤＲＡＭオペレーションが、ＦＢＲＡＭへ発行
され、次いであらゆるサイクルでカウント・ダウンされ
るとき、これらのカウンタにはある種の値が値がロード
される。ある種のＤＲＡＭオペレーションは、対応する
カウンタがゼロでないときには停止される。

【０１１４】バンク内継続時間カウンタはＤＲＡＭオペ
レーションがカウンタのバンクへ発行されたときに必ず
ロードされる。バンク内継続時間カウンタにロードされ
る値は、ＤＲＡＭオペレーションのタイプに依存する。
バンクへのＤＲＡＭオペレーションは、バンクのバンク
内継続時間カウンタがゼロでない場合は停止される。

【０１１５】バンク内プレチャージ・カウンタはＡＣＰ
オペレーションがカウンタのバンクへ発行されたときに
ロードされる。バンクへのプレチャージ・オペレーショ
ンは、バンクのバンク内プレチャージ・カウンタがゼロ
でない場合には停止される。

【０１１６】バンク間カウンタは、ＡＣＰＤＲＡＭオ
ペレーション、ＤＵＰＤＲＡＭオペレーション、また
はＶＤＸＤＲＡＭオペレーションがＦＢＲＡＭへ発行
されたときに必ずロードされる。ＡＣＰＤＲＡＭオペ
レーション、ＤＵＰＤＲＡＭオペレーション、ＶＣＸ
ＤＲＡＭオペレーション、およびＰＲＥＤＲＡＭオ
ペレーションは、バンク間カウンタがゼロでない場合に
は停止される。

【０１１７】グローバル・バス・カウンタは、ＲＤＢ
ＤＲＡＭオペレーション、ＵＷＢＤＲＡＭオペレーショ
ン、またはＭＷＢＤＲＡＭオペレーションがＦＢＲＡ
Ｍへ発行されたときに必ずロードされる。ＲＤＢＤＲ
ＡＭオペレーション、ＵＷＢＤＲＡＭオペレーショ
ン、またはＭＷＢＤＲＡＭオペレーションは、グロー
バル・バス・カウンタがゼロでない場合には停止され
る。

【０１１８】他のインタロックは、グローバル・バス上
で転送されているＬ１キャッシュ・ブロックに対するピ
クセル・オペレーションを停止する。

【０１１９】図１１は、アービタ回路３３０中のインタ
フェース状態マシンを示す。インタフェース状態マシン
は、フレーム・バッファ・メモリ装置制御装置８３とＦ
ＢＲＡＭチップ７１ないし８２の間の双方向バス９８の
オペレーションを制御する。インタフェース状態マシン
は、レンダリング・バス９８の書込みトランザクション
が１サイクルを必要とするようにする責任を負う。レン
ダリング・バス９８を介した読取りトランザクションに
は２サイクルが必要である。また、インタフェース状態
マシンは、レンダリング・バス９８を介する読取りオペ
レーションとその後の書込みオペレーションの間に２つ
のアイドル・サイクルが挿入されるようにする。

【０１２０】ビデオ要求ジェネレータ３４０は、ビデオ
操作バス１０８を介してビデオ出力回路８４からタイミ
ング信号を受け取る。ビデオ要求ジェネレータは、１つ
のＦＢＲＡＭチップ７１ないし８２からＱＳＦ信号も受
け取る。ビデオ操作バス１０８上のタイミング信号は、
ビデオ出力回路８４によって１組のビデオ線１０４を介
して駆動される表示装置に関する各フレームおよび各走
査線の始めを示す。ＱＳＦ信号は、ビデオ転送オペレー
ションをいつＦＢＲＡＭチップ７１ないし８２へ発行す
べきかを示す。

【０１２１】ビデオ要求ジェネレータ３４０は、モード
・フィールドと、バンク・フィールドと、ページ・フィ
ールドと、アービタ回路３３０への走査線アドレス・フ
ィールドとを備えるビデオ転送要求を発行する。アービ
タ回路３３０は、ビデオ転送要求を使用して、ＦＢＲＡ
Ｍチップ７１ないし８２に対するＤＲＡＭオペレーショ
ンのシーケンスを生成する。ＤＲＡＭオペレーションに
は、指定されたバンクおよびページへのページ・アクセ
ス・オペレーションと、指定されたバンクおよび走査線
へのビデオ転送オペレーションと、指定されたバンクの
へのプレチャージ・オペレーションが含まれる。

【０１２２】前記明細では、特定の実施例に関して本発
明を説明したが、添付の特許請求の範囲に記載した本発
明の広範囲な趣旨および範囲から逸脱せずに様々な修正
および変更を本発明に加えられることが明らかになろ
う。したがって、明細および図面は、制限的なものでは
なく例示的なものとみなすべきである。

【図面の簡単な説明】

【図１】１組のＦＢＲＡＭチップと、レンダリング・
プロセッサと、フレーム・バッファ・メモリ装置制御装
置と、ビデオ出力回路とを備えるグラフィック・サブシ
ステムを示す図である。

【図２】ＤＲＡＭアレイと、一対のビデオ・バッファ
と、ピクセル・バッファと、ピクセルＡＬＵとを備え
る、一実施例のＦＢＲＡＭチップを示す図である。

【図３】トランスレータ回路と、アロケータ回路と、
スケジューラ回路と、アービタ回路と、ビデオ要求ジェ
ネレータとを備える、一実施例のフレーム・バッファ・
メモリ装置制御装置を示す図である。

【図４】トランスレータ回路によって、フレーム・バ
ッファ制御バスを介して受け取ったＸピクセル・アドレ
スおよびＹピクセル・アドレスをＦＢＲＡＭチップ用の
バンク・パラメータ、ページ・パラメータ、ブロック・
パラメータ、ワード・パラメータとしてマッピングする
ことを示す図である。

【図５】トランスレータ回路からの着信ピクセル・ア
クセスにＬ１キャッシュ要求およびＬ２キャッシュ要求
が必要であるかどうかを判定するアロケータ回路を示す
図である。

【図６】ピクセル・アクセス・パラメータをピクセル
待ち行列に置き、Ｌ１キャッシュ要求をＬ１キャッシュ
待ち行列（Ｌ１＄待ち行列）に置き、Ｌ２キャッシュ要
求をＬ２キャッシュ待ち行列（Ｌ２＄待ち行列）に置
く、スケジューラ回路を示す図である。

【図７】１組のＬ２キャッシュ・タグ（Ｌ２＄タ
グ）、１組のＬ１キャッシュ・タグ（Ｌ１＄タグ）、ス
コアボード、１組のインタロックを維持し、インタフェ
ース状態マシンを含む、アービタ回路を示す図である。

【図８】ＤＲＡＭバンクがアクセスされるか、それと
もプレチャージされるかを示す対応するＤＲＡＭの状態
を示すビットを含むアービタ回路中のＬ２キャッシュ・
タグを示す図である。

【図９】一実施例のアービタ回路のＬ１キャッシュ・
タグのフォーマットを示す図である。

【図１０】ＦＢＲＡＭチップ中のパイプライン化ピク
セルＡＬＵを通過するピクセル・アクセス・オペレーシ
ョンを追跡するアービタ回路中のスコアボードのフォー
マットを示す図である。

【図１１】フレーム・バッファ・メモリ装置制御装置
とＦＢＲＡＭチップの間の双方向バスのオペレーション
を制御するアービタ回路中のインタフェース状態マシン
を示す図である。

【符号の説明】

５２ビデオ・バッファ、５６ピクセル・バッフ
ァ、５８ピクセルＡＬＵ、６０グローバル・バ
ス、７０レンダリング・プロセッサ、７１ＦＢＲ
ＡＭチップ、８３フレーム・バッファ・メモリ装置
制御装置、８４ビデオ出力回路、９８レンダリ
ング・バス、１０２システム・バス、１１０Ｄ
ＲＡＭ操作バス、１１２ピクセル操作バス、１１
４ビデオ・ポート制御インタフェース、１１６Ｄ
ＲＡＭ制御インタフェース、１１８ピクセル・ポー
ト制御インタフェース、１３４ビデオ・バス、１
６２ピクセル入力データ、１９４ダーティ・タグ
・メモリ、２０２ＡＬＵポート、２０４読取り
ポート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｔ 11/00 (72)発明者マイケル・エフ・デアリングアメリカ合衆国 94024 カリフォルニア州・ロスアルトス・クエスタドライブ・657 (72)発明者イーウァ・エム・クバルスカアメリカ合衆国 95132 カリフォルニア州・サンホゼ・ランチコート・1431 (72)発明者マイケル・ジイ・ラヴェルアメリカ合衆国 95070 カリフォルニア州・サラトガ・アーゴンドライブ・ 13443

Claims

【特許請求の範囲】

【請求項１】少なくとも１つのフレーム・バッファ・
メモリ装置にマップされたピクセル・データをターゲッ
トとするピクセル・アクセス・トランザクションを受け
取るように結合され、前のピクセル・アクセス・トラン
ザクションに基づいてフレーム・バッファ・メモリ装置
のキャッシュ状態を判定する回路と、キャッシュ転送オ
ペレーションをスケジューリングして、ピクセル・アク
セス・トランザクションをフレーム・バッファ・メモリ
装置へディスパッチする前にキャッシュ転送オペレーシ
ョンをフレーム・バッファ・メモリ装置へディスパッチ
しておく回路とを有することを特徴とするフレーム・バ
ッファ・メモリ装置制御装置。
【請求項２】少なくとも１つのフレーム・バッファ・
メモリ装置にマップされたピクセル・データをターゲッ
トとするピクセル・アクセス・トランザクションを受け
取るように結合され、ピクセル・アクセス・トランザク
ションのシーケンスを調べる回路と、ピクセル・アクセ
ストランザクションのシーケンスに適応するようにフレ
ーム・バッファ・メモリ装置中の一連のキャッシュ転送
オペレーションをスケジューリングする回路と、フレー
ム・バッファ・メモリ装置へのキャッシュ転送オペレー
ションが、フレーム・バッファ・メモリ装置へのピクセ
ル・アクセス・トランザクションのシーケンスの停止を
妨げるように、キャッシュ転送オペレーションをピクセ
ル・アクセス・トランザクションよりも前にディスパッ
チする回路とを有することを特徴とするフレーム・バッ
ファ・メモリ装置制御装置。