JPH08211849A

JPH08211849A - 表示制御装置

Info

Publication number: JPH08211849A
Application number: JP7015863A
Authority: JP
Inventors: Satoshi Kato; 智加藤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1995-02-02
Filing date: 1995-02-02
Publication date: 1996-08-20

Abstract

(57)【要約】（修正有）【目的】複数の表示パネルによって一画面が構成され
る表示装置のスクリーン上の任意の位置にハードウィン
ドウを表示できるようにする。【構成】フレームメモリ２０と液晶表示装置１０との
間にラインバッファ部３０を設ける。該液晶表示装置１
０は、２つの上画面・下画面用液晶表示パネル１０Ｕ、
１０Ｌによって構成される。ラインバッファ部３０は、
入力ポート３１にはフレームメモリ２０のシリアルポー
トが、また各出力ポート３６Ｕ、３６Ｌにはそれぞれ上
画面用液晶表示パネル１０Ｕ、下画面用液晶表示パネル
１０Ｌの入力端子が接続される。フレームメモリ２０の
シリアルポートから読み出される画像データは４つのラ
インバッファ３４Ｕ、３５Ｕ、３４Ｌ、３５Ｌに順次、
格納され、２つのラインバッファに格納された画像デー
タが画面用液晶表示パネル１０Ｕ及び１０Ｌへ夫々入力
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像メモリ（フレーム
メモリまたはビデオＲＡＭ）から画像データを読み出し
て、表示装置に画像を表示させる制御を行う表示制御装
置に関する。

【０００２】

【従来の技術】近年、液晶表示装置などに代表されるフ
ラットパネル・ディスプレイの需要が、ノート・パソコ
ンやサブノート・パソコンの普及に伴い急速に増大して
いる。また、壁掛けテレビやワイド・スクリーンの大型
ディスプレイを薄型化により実現するための研究・開発
が盛んに進められている。

【０００３】図３７は、ＣＲＴディスプレイにおける画
面表示の一般的な方式を説明する図である。同図に示す
例は、インタレース方式の走査方法により画面表示を行
う例を示す図である。

【０００４】表示装置の表示画面（スクリーン）１００
上には、蛍光体が塗布されており、図中、Ａ→Ｂ、Ｃ→
Ｄ、・・・Ｉ→Ｊの矢印で示す走査線１０１により、蛍
光面の一点（画素）に、順次、電子ビームを照射させな
がら画像を表示していく。ある走査線１０１から次の走
査線１０１に移る電子ビームの軌跡は水平帰線１０２
（破線の矢印Ｂ→Ｃ、Ｄ→Ｅ、・・・Ｈ→Ｉ）と呼ば
れ、一画面の表示が終了して次の画面の先頭に戻るまで
の電子ビームの移動軌跡は垂直帰線１０３（細かい破線
の矢印Ｊ→Ａ）と呼ばれる。

【０００５】また、該表示において画素に照射する電子
ビームの強度を変調することによって、画素の輝度が変
調されるが、これはフレームメモリ２００に格納されて
いる画像データ（輝度データ）を読み出すことによって
行われる。

【０００６】図３８は、フレームメモリ２００の構成図
である。フレームメモリ２００は、ビットマップメモリ
とも呼ばれ、表示画面１００の各画素に対応する画像デ
ータを１対１対応で記憶している表示データ領域２１０
を有している。図３８において、例えば、図３７に示す
表示画面１００の画素Ａに対応する画像データは該表示
データ領域２１０のアドレスＡ′に格納され、画素Ｈに
対応する画像データは該表示データ領域２１０のアドレ
スＨ′に格納される。そして、上述した走査線１０１に
従って、表示対象の画像データが該表示データ領域２１
０から読み出され、表示画面１００に画像が表示され
る。

【０００７】ところで、情報処理装置におけるウィンド
ウの表示方式の一概念として“ハードウィンドウ”が知
られている。図３９及び図４０は、該ハードウィンドウ
３１０の概念及びそのフレームメモリ２００内での格納
方法を説明する図である。

【０００８】ハードウィンドウ３１０は、図３９に示す
ように表示画面１００全体に表示されるベース画面３０
０内に一ウィンドウとして表示される論理画面である。
フレームメモリ２００内においては、図４０に示すよう
に、上記ベース画面３００の画像データと上記ハードウ
ィンドウ３１０の画像データは、それぞれ別々の領域２
３０、２４０に格納される。ハードウィンドウ３１０の
内容は、ハードウェア回路によりベース画面３００の一
部（または全体）にマッピングされ、表示画面１００の
画像が書き換えられる。すなわち、ベース画面３００の
内容（画像データ）を書き換えることなく、ハードウィ
ンドウ３１０をベース画面３００にマッピングすること
により画像を書き換えることができる。

【０００９】次に、図４１及び図４２を参照しながら、
ハードウィンドウ３１０の表示方法を説明する。図４１
において、表示画面１００のベース画面３００の一部に
ハードウィンドウ３１０が表示されている。また、同図
において、走査線１０１はａ→ｂ、ｃ→ｄ、・・・ｗ→
ｘの矢印で示されている。また、特に、ハードウィンド
ウ３１０を表示させる走査線１０１′をｈ→ｉ、ｌ→
ｍ、・・・ｔ→ｕで示している。

【００１０】上記表示画面１００に対応して、図４２に
示すようにフレームメモリ２００内には、上記ベース画
面３００の画像データと上記ハードウィンドウ３１０の
画像データが、それぞれ領域２３０、２４０に格納され
ている。また、図４２中では上記図４１に示す走査線１
０１に対応して読み出されるベース画面３００の画像デ
ータの格納位置をａ→ｂ、ｃ→ｄ、・・・ｗ→ｘの矢印
の走査線１０１に対応させてａ′→ｂ′、ｃ′→ｄ′、
・・・ｗ′→ｘ′の矢印で示している。また、ｈ→ｊ、
ｌ→ｍ、・・・ｔ→ｕの走査線１０１′に対応して読み
出されるハードウィンドウ３１０の画像データの格納位
置を、それらの走査線１０１′に対応させてｈ′→
ｊ′、ｌ′→ｍ′、・・・ｔ′→ｕ′の矢印で示してい
る。

【００１１】すなわち、図４１に示す表示画面１００の
表示に際しては、フレームメモリ２００からの画像デー
タの読み出しは、最初、ベース画面３００の表示の走査
に対応して領域２３０からａ′→ｂ′、ｃ′→ｄ′、
ｅ′→ｆ′の順序で行われる。そしてｇ′→ｈ′にまで
進んだところで、ハードウィンドウ３１０の画像データ
の読み出しに移行するために、領域２４０に画像データ
の読み出し位置が移る。すなわち、ｇ→ｊ、ｋ→ｎ、ｏ
→ｒ、ｓ→ｖの走査線１０１中では、領域２４０のｈ′
→ｉ′、ｌ′→ｍ′、ｐ′→ｑ′、ｌ′→ｎ′から画像
データが読み出される。そして、ｗ→ｋの走査線中で
は、再び、ベース画面３００の画像データの格納域２３
０から画像データの読み出しが開始される（ｗ′→
ｘ′）。

【００１２】このようにして、実際の画面には全体の表
示画面の一部（または全部）にベース画面３００とは別
の論理画面をハードウィンドウ３００として表示するこ
とができる。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
たようなハードウィンドウの表示方法は、情報処理装置
のディスプレイとして使用される大型画面の液晶表示装
置には適用できないという問題があった。

【００１４】この理由を、以下に説明する。図４３は、
現在、一般に情報処理装置のディスプレイとして用いら
れている液晶表示装置の構成及びこれに対応するフレー
ムメモリの構成を示す図である。

【００１５】液晶ディスプレイパネルは、まだ大型画面
用の製造歩留まりが低いので、同図に示すように上画面
用と下画面用の２つのパネル（液晶表示パネル）３１
０、３２０で一画面のディスプレイパネル３００を構成
している。また、このパネル構成に対応して、上記各パ
ネル３１０、３２０の個々に１対１に対応してフレーム
メモリ４１０、４２０が設けられている。これらのメモ
リ４１０、４２０は、例えば、デュアルポートＲＡＭか
ら成り、各メモリ４１０、４２０に描画された画像デー
タはそれらのシリアルポートから対応するパネル３１
０、３２０に出力される。

【００１６】このように、フレームメモリは上画面用と
下画面用に完全に分離されているため上画面用のパネル
３１０は上画面用フレームメモリ４１０の内容しか表示
できず、下画面用のパネル３２０は下画面用フレームメ
モリ４２０の内容しか表示できない仕組みになってい
る。

【００１７】図４４の左側に、上記上画面用および下画
面用のフレームメモリ４１０、４２０の内部構成を示
す。同図において、上画面用フレームメモリ４１０の領
域ａは上画面パネル３１０のベース画面の画像データの
描画域であり、下画面用フレームメモリ４２０の領域ｂ
は下画面パネル３２０のベース画面の画像データの描画
域である。また、フレームメモリ４１０の領域ｃは上画
面のベース画面に貼り付けられるウィンドウなどの描画
域などに用いられる。同様に、フレームメモリ４２０の
領域ｄは下画面のベース画面に貼り付けられるウィンド
ウなどの描画域に用いられる。

【００１８】したがって、液晶ディスプレイパネル３０
０のベース画面の表示は、上画面用フレームメモリ４１
０の領域ａと下画面用フレームメモリ４２０の領域ｂか
ら画像データを読み出すことにより行われる。フレーム
メモリ４１０、４２０の物理的メモリマップは、図４４
の左側に示すようになっているが、これでは、ＣＰＵが
液晶ディスプレイ３００に画面を表示させる際のフレー
ムメモリ４１０、４２０へのアクセスが非常に効率に悪
いものとなってしまいＣＰＵの処理能力を低下させる。
このため、ＣＰＵとフレームメモリ４１０並びに４２０
との間に、不図示のＡＴＢ（Addres Transfer Buffer)
やＭＭＵ（Memory Management Unit) などの論理アドレ
スを物理アドレスに変換する機構（ハードウェア）を設
けて、ＣＰＵが物理的には分離されているこれら２つの
フレームメモリ４１０及び４２０を、図４４の右側に示
された連続的な論理アドレス空間（論理的メモリ空間）
５００によりアクセスできるようにしている。アドレス
空間ａ′、ｂ′、ｃ′、及びｄ′は、それぞれ、フレー
ムメモリ４１０及び４２０の領域ａ、ｂ、ｃ、及びｄに
対応している。これにより、ＣＰＵは、フレームメモリ
４１０の領域ａとフレームメモリ４１０の領域ｂを、論
理アドレスａ′、ｂ′をアクセスすることにより連続的
に効率良く高速にアクセスできる。

【００１９】次に、上記にようなアドレス変換機構を用
いたシステムで、ハードウィンドウを表示する場合を考
えてみる。図４５は、上画面のパネル３１０にハードウ
ィンドウｈを表示する場合の例であり、この場合、ハー
ドウィンドウの画像データは上画面用のフレームメモリ
４１０の領域ｃの一部に描画される。この例において
は、同図の下側に示すように、ハードウィンドウｈの画
像データは、上画面用のフレームメモリ４１０の領域ｃ
から読み出されて上画面のパネル３１０に入力されるこ
とになる。そして、該上画面のパネル３１０にハードウ
ィンドウｈが表示される。したがって、この場合、ハー
ドウィンドウｈの表示は可能である。

【００２０】次に、図４６は上記と同様に、上画面のパ
ネル３１０にハードウィンドウｈを表示する場合の例で
あるが、ハードウィンドウｈの画像データは同図の下側
に示されるように下画面用のフレームメモリ４１０の領
域ｄに格納されている。上述したように、該フレームメ
モリ４１０からの画像データ出力は下画面のパネル３２
０に対してのみ可能であり、同図の下側に破線で示され
たような上画面のパネル３１０への出力は不可能であ
る。したがって、この場合、ハードウィンドウｈの表示
は不可能となる。

【００２１】同様に、下画面のパネル３２０に上画面用
のフレームメモリ４１０の領域ｃに描画されたハードウ
ィンドウｈの画像を表示させることは不可能である。ま
た、、上、下のパネル３１０、３２０にまたがらせてハ
ードウィンドウを表示させることも不可能である。

【００２２】このように、従来は、上、下に二分離され
たパネルにより一画面を表示する構成の液晶表示装置３
００においては、ハードウィンドウの表示を完全に実現
することはできなかった。

【００２３】本発明の課題は、上、下に二分割された表
示パネルから成る液晶表示装置において、ハードウィン
ドウの表示を完全に実現できるようにすることである。

【００２４】

【発明を解決するための手段】本発明は、複数の表示パ
ネルによって一画面が構成される表示装置の画面にハー
ドウィンドウを表示させる表示制御装置を前提とする。
そして以下の各手段を備える。

【００２５】フレームメモリは、ベース画面の画像デー
タとハードウィンドウの画像データを格納する。複数の
ラインバッファは、各表示パネルに対応し設けられ、そ
れぞれのラインバッファには、該フレームメモリから読
み出される前記ベース画面または前記ハードウィンドウ
の画像データが格納される。

【００２６】制御手段は、前記表示装置の画面上での走
査順次に従って、前記フレームメモリから前記ベース画
面または前記ハードウィンドウの当該画像データを読み
出し、該画像データを当該ラインバッファに入力させる
と共に、上記走査順序に従って前記複数のラインバッフ
ァに格納されている画像データを当該表示パネルに入力
させる。

【００２７】上記構成において、前記ラインバッファ
は、各表示パネル毎に２個づつ設けられ、前記制御手段
は、該２個のラインバッファを前記フレームメモリから
の画像データの読み出し用と当該液晶表示パネルへの画
像データを出力用に交互に切り換えて使用するような構
成としてもよい。

【００２８】また、前記表示パネルは、例えば、液晶表
示パネルである。

【００２９】

【作用】ＣＰＵ等によって、前記表示装置のスクリーン
上に表示される画像データが各フレーム単位でフレーム
メモリに書き込まれる。この画像データには、ベース画
面用のものとハードウィンドウ用のものが含まれる。

【００３０】制御手段は、前記表示装置の画面上での走
査順序に従って、前記フレームメモリからあるフレーム
における前記ベース画面または前記ハードウィンドウの
当該画像データを読み出し、該画像データを当該ライン
バッファに入力させると共に、上記走査順序に従って前
記複数のラインバッファに格納されている画像データを
当該表示パネルに入力させる。

【００３１】したがって、該制御手段をハードウェアに
より構成することにより、前記複数の表示パネルによっ
て一画面が構成される表示装置のスクリーン上に表示さ
れるベース画面の中の任意に位置のハードウィンドウを
高速で表示することが可能となる。

【００３２】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１は、本発明の一実施例の液晶表示制御装
置の回路構成を示すブロック図である。

【００３３】液晶表示装置１０は、２枚の液晶表示パネ
ル１０Ｕ、１０Ｌにより一つの表示画面（スクリーン）
を構成しており、該液晶表示パネル１０Ｕ、１０Ｌを表
示駆動するための水平駆動回路や垂直駆動回路がその周
辺に設けられている。尚、第１の液晶表示パネル（上画
面液晶表示パネル）１０Ｕは画面全体の上画面の画像を
表示し、第２の液晶表示パネル（下画面液晶表示パネ
ル）１０Ｌは画面全体の下画面の画像を表示する。これ
ら２つの液晶表示パネル１０Ｕ、１０Ｌの走査ライン数
は等しくなっている。

【００３４】フレームメモリ２０は、デュアルポート・
メモリから成り、そのシリアルポート出力ａは、後述す
るラインバッファ部３０の入力端子３１に接続されてい
る。フレームメモリ２０は、液晶表示装置１０のスクリ
ーン全体に表示されるベース画面の画像データを格納す
るベース画面表示エリア２２と、該ベース画面上に表示
されるハードウィンドウの論理画面の画像データを格納
するハードウィンドウ・バッファエリア２４とから成っ
ている。一般的には、論理画面は複数有り、必要に応じ
て当該論理画面の画像データが読み出されて液晶表示訴
追１０上に表示される。

【００３５】ラインバッファ部３０は、上記上画面の一
ライン（一走査線）分の画像データが格納される２個の
第１及び第２の上画面用（上側）ラインバッファ３４
Ｕ、３５Ｕと、上記下画面の一ライン（一走査線）分の
画像データが格納される２個の第１及び第２の下画面用
（下側）ラインバッファ３４Ｌ、３５Ｌの計４個のライ
ンメモリを有している。これらのラインバッファ３４
Ｕ、３４Ｌ、３５Ｌは、ＦＩＦＯ（先入れ先出し：Firs
t In First Out) メモリとなっている。ラインバッファ
部３０には１個の入力ポート３１と２個の出力ポート３
６Ｕ、３６Ｌが設けられており、該入力ポート３１には
フレームメモリ２０のシリアルポートから出力される画
像データが入力される。また、上画面用出力ポート３６
Ｕから上画面液晶表示パネル１０Ｕへの画像データが、
下画面用出力ポート３６Ｌから下画面液晶表示パネル１
０Ｌへの画像データが出力される。

【００３６】上画面用の２個の第１及び第２ラインバッ
ファ３４Ｕ、３５Ｕの入力端子は、後述詳しく説明する
タイミングで交互にフレームメモリ２０のシリアルポー
トに接続される。同様に、下画面用の２個の第１及び第
２のラインバッファ３４Ｌ、３５Ｌの入力端子も、後述
詳しく説明するタイミングで交互にフレームメモリ２０
のシリアルポートに接続される。また、上画面用の２個
のラインバッファ３４Ｕ、３５Ｕの出力端子は、後述詳
しく説明するタイミングで交互に上画面液晶表示パネル
１０Ｕ用の出力ポート３６Ｕに接続される。同様に、下
画面用の２個のラインバッファ３４Ｌ、３５Ｌ用の出力
端子も、後述、詳しく説明するタイミングで交互に下画
面液晶表示パネル１０Ｌ用の出力ポート３６Ｌに接続さ
れる。これらの接続切替えは、例えば不図示のデマルチ
プレクサを介して行われる。

【００３７】図２は、ラインバッファ部３０の一構成例
を示す図である。第１のデマルチプレクサ３２は、その
入力端子Ｉ（入力ポート３１）からフレームメモリ２０
のシリアルポートから出力される画像データを入力す
る。また、一種のセレクト信号として後述するラインカ
ウンタ５０からカレントナンバＣＬＮをそのセレクト信
号入力端子Ｓに入力する。このカレントナンバＣＬＮ
は、後述するように、現在、フレームメモリ２０のシリ
アルポートから出力されている画像データが液晶表示装
置１０に表示される画面のどの走査ラインに表示される
ものであるかを示すものである。そして、該カレントナ
ンバＣＬＮの値に応じて、上記入力端子Ｉに入力される
画像データを４個の出力端子Ｙ_u1、Ｙ_u2、Ｙ_l1またはＹ
_l2のいずれか一つから出力する。該出力端子Ｙ_u1、
Ｙ_u2、Ｙ_l1、Ｙ_l2はそれぞれ、第１の上画面用ラインバ
ッファ３４Ｕ、第２の上画面用ラインバッファ３５Ｕ、
第１の下画面用ラインバッファ３４Ｌ、第２の下画面用
ラインバッファ３５Ｌの入力ポートに接続されている。

【００３８】該第１のデマルチプレクサ３２の機能は、
以下の通りである。ＣＬＮ＝２ｎ（ｎ＝０、１、２・・・ｍａｘ₁）の
ときは、出力端子Ｙ_u1から第１の上画面用ラインバッフ
ァ３４Ｕへ入力画像データを出力。尚ｍａｘ₁は、上画
面のライン数の１／２の値である（但し、上画面のライ
ン数は偶数ラインとし、第０ラインから始まるものとす
る）。ＣＬＮ＝２ｎ＋１のときは、出力端子Ｙ_u2から第２
の上画面用ラインバッファ３５Ｕへ入力画像データを出
力。ＣＬＮ＝２ｍ（ｍ＝Ｓ、Ｓ＋１、・・・ｅ）のとき
は、出力端子Ｙ_l1から第１の下画面用ラインバッファ３
４Ｌへ入力画像データを出力。但し、Ｓは下画面の先頭
ラインの１／２の値、ｅは下画面の（最終ライン−１）
の１／２の値。この場合も、下画面のライン数は偶数と
する）ＣＬＮ＝２ｍ＋１のときは、出力端子Ｙ_l2から第２
の下画面用ラインバッファ３５Ｌへ入力画像データを出
力したがって、上画面の第０ラインの画像データは第１の
上画面用ラインバッファ３４Ｕに格納される。また、上
画面の第１ラインの画像データは第２の上画面用ライン
バッファ３５Ｕに格納される。以後、同様にして上画面
の第２ライン以降の画像データが、第１の上画面用ライ
ンバッファ３４Ｕと第２の上画面用ラインバッファ３５
Ｕに交互に格納されていく。

【００３９】また、第２ｍライン（下画面の第０ライ
ン）の画像データは第１の下画面用ラインバッファ３４
Ｌに格納される。また、第（２ｍ＋１）ライン（下画面
の第２ライン）の画像データは第２の下画面用ラインバ
ッファ３５Ｌに格納される。以後、同様にして、下画面
の第２ライン以降の画像データが、第１の下画面用ライ
ンバッファ３４Ｌと第２の下画面用ラインバッファ３５
Ｌに交互に格納されていく。

【００４０】また、第２のデマルチプレクサ３３は、そ
れぞれ第１及び第２の上画面用ラインバッファ３４Ｕ、
３５Ｕ、第１及び第２の下画面用ラインバッファ３４
Ｌ、３５Ｌの出力ポートに接続された４個の入力端子Ｉ
_U1、Ｉ_U2、Ｉ_L1、Ｉ_L2を有する。そして、そのセレクト
信号入力端子Ｓに前記ラインカウンタ５０から出力され
るカレントラインナンバＣＬＮを入力し、このカレント
ラインナンバＣＬＮに応じて上記入力端子Ｉ_U1またはＩ
_U2に入力される画像データを上画面用液晶表示パネル１
０Ｕへ、上記入力端子Ｉ_L1またはＩ_L2に入力される画像
データを下画面用液晶表示パネル１０Ｌへ出力する。

【００４１】この第２のデマルチプレクサ３３の機能を
まとめると、以下のようである。ＣＬＮ＝２ｎ＋１または２ｍ＋１のとき、入力端子
Ｉ_U1から入力される第１の上画面用画像バッファ３４Ｕ
に格納されている画像データを出力端子Ｙ_u（上画面用
出力ポート３６Ｕ）を介して上画面用液晶表示パネル１
０Ｕへ、入力端子Ｉ_L1から入力される第１の下画面用画
像バッファ３４Ｌに格納されている画像データを出力端
子Ｙ_L（下画面用出力ポート３６Ｌ）を介してした画面
用液晶表示パネル１０Ｌへ出力する。ＣＬＮ＝２ｎまたは２ｍのとき、入力端子Ｉ_U2から
入力される第２の上画面用画像バッファ３５Ｕに格納さ
れている画像データを出力端子Ｙ_uを介して上画面用液
晶表示パネル１０Ｕへ、入力端子Ｉ_L2から入力される第
２の下画面用画像バッフ３５Ｌに格納されている画像デ
ータを下画面用液晶表示パネル１０Ｌへ出力する。

【００４２】これにより、ラインバッファ部３０から
は、上画面と下画面の同一ラインの画像データが、同時
に、それぞれ上画面用表示パネル１０Ｕと下画面用表示
パネル１０Ｌへ入力される。

【００４３】液晶表示装置タイミング信号生成回路４０
は、図１に示すシステム全体の動作タイミングを生成す
るためのタイミング信号を生成するシーケンサーであ
り、不図示の内蔵または外部の水晶発振器によって生成
される基準クロックから、各種タイミング信号を作成・
出力する。

【００４４】これらのタイミング信号には、以下のよう
なものがある。液晶表示装置１０に出力される信号ＣＬ１・・・液晶表示装置１０内部に設けられたシフト
レジスタに読み込まれているＩライン分の表示データを
液晶画面に書き込むタイミングを決定する信号。どのラ
インに書き込まれるかはラインセレクタによって指定す
る。また、該書き込みが終了したあと、ラインセレクタ
の内容をインクリメントして次に書き込むラインを指定
させる。

【００４５】尚、上記ラインセレクタは、液晶表示装置
１０の内部に設けられている。ＣＬ２・・・前記ラインバッファ部３０から送られて来
る表示データを１ビットずつ前記シフトレジスタに書き
込むタイミング信号。データが書き込まれると、シフト
レジスタに格納されていた表示データは、新たな表示デ
ータが１ビットずつシリアル入力されると、順送りにそ
れぞれの後段のレジスタに送られる。（シフトレジスタ
の段数は液晶表示装置の横方向のドット数に等しくなっ
ており、全シフトレジスタにより液晶表示装置の１ライ
ン分のデータを読み込むことが可能となっている。ＦＬＭ・・・ファーストラインマーカーと呼ばれ、この
信号が出力されている間にＣＬ１が出力されると、ライ
ンセレクタはリセットされて、液晶表示装置の１番目の
ライン（すなわち１番上のライン）を指すようになる。フレームメモリ２０へ出力される信号ＲＡＳ（行アドレス・ストロープ信号）・・・アドレス
バス上の行アドレス信号をフレームメモリ２０に取り込
ませるための信号。ＣＡＳ（列アドレス・ストローブ信号）・・・アドレス
バス上の列アドレス信号をフレームメモリ２０に取り込
ませるための信号。ＤＴ／ＯＥ・・・デュアルポートメモリであるフレーム
メモリ２０のランダムポートのデータ出力制御と、フレ
ームメモリ２０内部におけるデータレジスタとメモリセ
ル間のデータ転送制御を行う信号。ＳＣ・・・フレームメモリ２０内部のシリアルデータの
入・出力用データバッファからシリアルポートを介して
データをシリアル入・出力させるためのクロック信号
（フレームメモリシリアル読み出しクロックを兼ね
る）。ラインカウンタ５０に出力される信号ラインカウンタ５０の内容をインクリメントさせる信号
（第１のインクリメント信号）と、リセットさせる信号
（第１のリセット信号）。これらの信号は、それぞれ、
上記ＣＬ１、ＦＬＭと同一の信号である。横ｄｏｔカウンタ６０に出力される信号横ｄｏｔカウンタ６０の内容をインクリメントさせる信
号（第２のインクリメント信号）と、リセットさせる信
号（第２のリセット信号）。

【００４６】該第２のインクリメント信号は前記ＣＬ
２、該第２のリセット信号は前記ＣＬ１と同一の信号で
ある。ラインカウンタ５０は、フレームメモリ２０から
読み出すべき画像データの液晶表示装置１０の表示画面
上での走査ライン位置ＣＬＮを計数するカウンタであ
り、上記タイミング信号生成回路４０から前記第１のイ
ンクリメント信号が加わる毎に“１”インクリメントさ
れる。また、上記タイミング信号生成回路４０から前記
第１のリセット信号ＦＬＭが加わると“０”にリセット
される。

【００４７】横ドットカウンタ６０は、液晶表示装置１
０の各ラスタ走査時の現在の表示ドット位置（表示画素
位置）を計数するカウンタであり、上記タイミング信号
生成から前記第１のインクリメント信号が加わる毎に
“１”インクリメントされる。また、上記タイミング信
号生成回路４０から前記第２のリセット信号ＣＬ１が加
わると“０”にリセットされる。

【００４８】上画面ハードウィンドウレジスタ・セット
７０Ｕは、図３に示すように、ハードウィンドウ開始ラ
インレジスタＲＳＬ、ハードウィンドウ終了レジスタＲ
ＥＬ、ハードウィンドウ開始横ドット（ｄｏｔ）レジス
タＲＳＤ、及びハードウィンドウ終了横ドット（ｄｏ
ｔ）レジスタＲＥＤから成る。

【００４９】ハードウィンドウ開始ラインレジスタＲＳ
Ｌ・・・上画面に表示するハードウィンドウの先頭ライ
ンのラスタ走査位置が格納されるレジスタ。ハードウィンドウ終了ラインレジスタＲＥＬ・・・上画
面に表示するハードウィンドウの最終ラインのラスタ走
査位置を格納するレジスタ。ハードウィンドウ開始横ドットレジスタＲＳＤ・・・上
記ハードウィンドウの各ラスタ走査における最初の画素
位置を格納するレジスタ。ハードウィンドウ終了横ドットレジスタＲＥＤ・・・上
記ハードウィンドウの各ラスタ走査における最初の画素
位置を格納するレジスタ。下画面ハードウィンドウレジスタ・セット７０Ｌも、上
記上画面ハードウィンドウレジスタ７０Ｕと同様な構成
となっており、各レジスタに設定される値が下画面のハ
ードウィンドウに関する値である点のみが異なる。

【００５０】上記上画面ハードウィンドウレジスタセッ
ト７０Ｕと下画面ハードウィンドウレジスタセット７０
Ｄは、共に、不図示のＣＰＵのバス１００と接続されて
おり、これらの上・下画面レジスタセット７０Ｕ、７０
Ｄ内の各レジスタへのデータのセットは該ＣＰＵによっ
て行われる。

【００５１】上画面コンパレータ８０Ｕは、ラインカウ
ンタ５０から現在のラスタ走査インクリメントを示す信
号（カレント・ライン・ナンバー）を、横ドットカウン
タ６０から現在の表示画素位置を示す信号（カレント・
横ドット・ナンバー）ＣＤＮを入力する。また、上画面
ハードウィンドウレジスタ・セット７０Ｕから各レジス
タ値を入力する。そして、これらの信号及びレジスタ値
からフレームメモリ２０から上画面に表示すべきハード
ウィンドウの画像データを読み出すべき開始タイミング
を指示する第１のハードウィンドウ開始アドレス出力許
可信号と、フレームメモリ２０から該ハードウィンドウ
の画像データの読み出しを終了して、再びベース画面の
上画面の画像データを読み出すべき開始タイミングを指
示する第１のベース画面復活アドレス出力許可信号ＢＯ
Ｅを上画面アドレス生成回路９０Ｕに出力する。

【００５２】下画面コンパレータ８０Ｌは、上記上画面
コンパレータ８０Ｕと同様、ラインカウンタ５０から現
在のラスタ走査位置（カレント・ライン・ナンバー）を
示す信号を、横ドットカウンタ６０から現在の表示画素
位置（カレント・横ドット・ナンバー）を示す信号を入
力する。また、下画面ハードウィンドウレジスタ・セッ
ト７０Ｄから各レジスタ値を入力する。そしてこれらの
信号及び各レジスタ値からフレームメモリ２０から下画
面に表示すべきハードウィンドウの画像データを読み出
すべき開始タイミングを指示する第２のハードウィンド
ウ開始アドレス出力許可信号と、フレームメモリ２０か
ら該ハードウィンドウの画像データの読み出しを終了し
て、再びベース画面の下画面の画像データを読み出すべ
き開始タイミングを指示する第２のベース画面復活アド
レス出力許可信号を下画面アドレス生成回路９０Ｄに出
力する。

【００５３】図４は、上画面コンパレータ８０Ｕ及び下
画面コンパレータ８０Ｌの一構成例を示すブロック図で
ある。ラインナンバー比較器８０１は、前記ラインカウ
ンタ５０から出力されるカレントナンバーＣＬＮとハー
ドウィンドウ開始ラインレジスタＲＳＬ及びハードウィ
ンドウ終了ラインレジスタＲＥＬにセットされているデ
ータを入力する。そして、該カレントラインナンバーＣ
ＬＮの値ＶＡＬＣＬＮが該レジスタＲＳＬに設定され
ている値ＶＡＬＲＳＬと該レジスタＲＥＬの値ＶＡＬ
ＲＥＬの範囲内にある期間（ＶＡＬＲＳＬ≦ＶＡＬ
ＣＬＮ≦ＶＡＬＲＥＬの期間）、ドット（ｄｏｔ）
コンパレータ出力許可信号をアクティブにして第１のド
ットコンパレータ８０３と第２のドットコンパレータ８
０５に出力する。

【００５４】第１のドットコンパレータ８０３は、上記
ドットコンパレータ出力許可信号以外に、前記横ドット
カウンタ６０から出力されるカレント横ドットナンバー
ＣＤＮとハードウィンドウ開始横ドットレジスタＲＳＤ
の設定値を入力する。そして、該カレント横ドットナン
バーＣＤＮの値とハードウィンドウ開始横ドットレジス
タＲＳＤの値ＶＡＬＲＳＤとを比較して、上記ドット
コンパレータ出力許可信号がアクティブになっている期
間中、上記２つの値が等しくなった時点で前記ハードウ
ィンドウ開始アドレス許可信号を出力する。この信号
は、フレームメモリ２０からの画像データの読み出し
を、ベース画面の画像データからハードウィンドウの論
理画面の画像データへと切り替えるタイミングを指示す
る信号である。

【００５５】第２のドットコンパレータ８０５は、上記
ドットコンパレータ出力許可信号以外に、横ドットカウ
ンタ６０から出力されるカレント横ドットナンバーＣＤ
Ｎとハードウィンドウ終了横ドットレジスタＲＥＤの設
定値を入力する。そして、該カレント横ドットナンバー
ＣＤＮとハードウィンドウ終了横ドットレジスタＲＥＤ
の値ＶＡＬＲＥＤと比較して、上記ドットコンパレー
タ出力許可信号がアクティブになっている期間中、上記
両者の値が等しくなった時点でベース画面復活アドレス
出力許可信号を出力する。この信号は、フレームメモリ
２０からの画像データの読み出しを、ハードウィンドウ
の論理画面の画像データからベース画面への画像データ
へ切り替えるタイミングを指示する信号である。

【００５６】図５は、上画面アドレス生成回路９０Ｕの
一構成例を示すブロック図である。論理画面開始アドレ
スレジスタＲＬＰＳは、フレームメモリ２０のハードウ
ィンドウ・バッファエリア２４内に格納されている液晶
表示装置１０の上画面にハードウィンドウとして表示さ
れる論理画面の先頭の画素のアドレスが設定される。

【００５７】ベース画面Ｔｏｐアドレス生成回路９０１
は、前記ラインカウンタ５０からカレントラインナンバ
ＣＬＮが入力されると共に、前記上画面コンパレータ８
０Ｕからベース画面開始アドレス出力許可信号が入力さ
れる。そして、該ベース画面出力許可信号がアクティブ
のときに、フレームメモリ２０内のベース画面表示エリ
ア２２内に格納されている液晶表示装置１０の上画面に
表示されるベース画面の上記カレントラインナンバＣＬ
Ｎによって指定される走査線上の先頭の画素のアドレス
を生成してフレームメモリ２０に出力する。

【００５８】ハードライン開始ラインレジスタＭは、液
晶表示装置１０の上画面に表示されるハードウィンドウ
の先頭の走査ラインが設定されるレジスタである。ハー
ドウィンドウＴｏｐアドレス生成回路９０２は、前記ハ
ードウィンドウ開始アドレス出力許可信号がアクティブ
になる毎に、論理画面開始アドレスレジスタＲＬＰＳに
設定されるアドレスとカレントラインナンバＣＬＮ、及
びハードライン開始ラインレジスタＭに設定されるライ
ン情報とを基に、ハードウィンドウの論理画面の各ライ
ンの先頭アドレスを生成して、フレームめもり２０に出
力する。

【００５９】ハードウィンドウ終了横ドットレジスタ
（β−１）は、液晶表示装置１０の上画面に表示される
ハードウィンドウの最終画素の横ドット位置が設定され
るレジスタである。

【００６０】ベース画面復活アドレス生成回路９０３
は、ベース画面復活アドレス出力許可信号がアクティブ
になったときに、カレントラインナンバＣＬＮとハード
ウィンドウ終了横ｄｏｔレジスタ（β−１）に設定され
ている上記ハードウィンドウの最終画素の横ドット位置
情報とを基に、前記上画面にハードウィンドウが表示さ
れる各走査ラインにおいて該ハードウィンドウの最終画
素に続いて表示されるベース画面の画素が格納されてい
るフレームメモリ２０のベース画面表示エリア２２内の
アドレスを生成してフレームメモリ２０に出力する。ま
た、図４では、特に図示していないが、ベース画面の各
ラインの先頭画素のベース画面表示エリア２２内での格
納アドレスの出力を、上画面アドレス生成かいろ９０Ｕ
に対して指示するベース画面開始アドレス出力許可信号
も生成する。

【００６１】下画面アドレス生成回路９０Ｌも、上記上
画面アドレス生成回路９０Ｌと同様な構成となってお
り、論理画面開始アドレスレジスタＲＬＰＳとハードウ
ィンドウ開始ラインレジスタＭに設定される値だけが異
なる。

【００６２】次に、上記構成の実施例の動作を説明す
る。図６及び図７は、ハードウィンドウの各種表示形態
と、該表示形態に対応するフレームメモリ２０のハード
ウィンドウ・バッファエリア２４内でのハードウィンド
ウの表示データ（画像データ）の格納方法を示す図であ
る。

【００６３】図６は、２つのハードウィンドウ２０１
Ｕ、２０１Ｌがそれぞれ液晶表示装置１０の上画面液晶
パネル１０Ｕ及び下画面液晶表示パネル１０Ｌに別々に
表示される例を示す図である。すなわち、この場合に
は、上画面と下画面に２つのハードウィンドウ２０１
Ｕ、２０１Ｌが分離して表示される。この場合、上画面
に表示されるハードウィンドウ２０１Ｕを上画面液晶表
示パネル１０Ｕ上に表示させるために必要なパラメータ
は、以下の４つである。

【００６４】上側ハードウィンドウ開始ライン上側ハードウィンドウ終了ライン上側ハードウィンドウ開始横ドットアドレス上側ハードウィンドウ終了横ドットアドレスまた、下画面に表示されるハードウィンドウ２０１Ｌを
下画面用液晶パネル１０Ｌ上に表示させるために必要な
パラメータは、以下の４つである。

【００６５】下側ハードウィンドウ開始ライン下側ハードウィンドウ終了ライン下側ハードウィンドウ開始横ドットアドレス下側ハードウィンドウ終了横ドットアドレスまた、図６(b) に示すようなハードウィンドウ表示を実
現するために必要となるフレームメモリ２０のアドレス
情報は、以下の２つである。

【００６６】ａ．フレームメモリ２０のハードウィンド
ウ・バッファエリア２４内に格納されている上側ハード
ウィンドウの論理画面の表示データの格納開始アドレスｂ．上記ハードウィンドウ・バッファエリア２４内に格
納されている下側ハードウィンドウの論理画面の表示デ
ータの格納開始アドレス次に、図７は、一つのハードウィンドウが上画面液晶パ
ネル１０Ｕと下画面液晶ぱねる１０Ｌにまたがって連続
した一画面として表示される例を示す図である。

【００６７】この場合にも、上記〜およびａ．ｂ．
のパラメータが必要になる。但し、この場合には上記
とのパラメータの値は一致する。図８は、以後の説明
で使用するフレームメモリ２０の具体的な一構成例を示
す図である。このフレームメモリ２０は、同図(a) に示
すように横幅が１０２４ドット構成となっている。そし
て、その先頭には、６４０ドット×４８０ラインの容量
のベース画面表示エリア２２が設けられている。また、
フレームメモリ２０のハードウィンドウ・バッファエリ
ア２４には、同図(b) に示すような縦方向においては上
画面上で第Ｍラインから第２３９ライン（最終ライン）
に、下画面上で第０ライン（最初のライン）から第Ｎラ
インに表示され、また、横方向においてはαドットから
（β−１）ドット目に表示される矩形状のハードウィン
ドウの論理画面の画像データが格納される（尚、ここで
は、Ｍ＜Ｎ、α＜３２０、β＞３２０であり、かつＭは
偶数であると仮定する）。この画像データは、上記ハー
ドウィンドウ・バッファエリア２４内にフレームメモリ
２０のアドレスＵから同図(b) に示す画面イメージと同
一イメージでビット・マッピングされて格納されてい
る。したがって、同図(a) に示すように、ハードウィン
ドウの上画面の論理画面の先頭アドレスはフレームメモ
リ２０上ではアドレスＵとなり、下画面の論理画面の先
頭アドレスはフレームメモリ２０上ではアドレス｛Ｕ＋
（２４０−Ｍ）×１０２４｝となる。これは、ハードウ
ィンドウの上画面と下画面の論理画面の先頭ラインのラ
イン差が（２４０−Ｍ）であり、かつライン１つ分のア
ドレスの差がフレームメモリの横の幅と同じ１０２４ビ
ットだからである。

【００６８】次に、上記図８に示すモデルを用いて、本
実施例の表示制御動作を説明する。図９は、液晶表示装
置１０に表示される最初のフレーム（第１フレーム）の
第０ライン（液晶表示装置１０上では上画面の第０ライ
ン）の画像データがフレームメモリ２０から読み出され
るときの状態を示したものである。また、図１０は、図
９に示す動作を説明するタイミングチャートである。

【００６９】図１０(a) は、液晶表示装置タイミング信
号生成回路４０からフレームメモリ２０のシリアル・コ
ントロール端子ＳＣに加わるシリアル読み出しクロック
のタイミングチャートである。また、同図(b) は、上画
面アドレス生成回路９０Ｕからフレームメモリ２０に加
わるアドレス信号のタイミングチャートである。

【００７０】また、同図(c) 、(d) は、それぞれ上画面
コンパレータ８０Ｕから上画面アドレス生成回路９０Ｕ
に加わるハードウィンドウ開始アドレス出力許可信号と
ベース画面復活アドレス出力許可信号のタイミングチャ
ートである。さらに、同図(e) は、同図(a) に示すシリ
アル読み出しクロックに同期してフレームメモリ２０の
シリアルポートからシリアルに読み出されてラインバッ
ファ部３０の入力ポート３１にシリアル入力される第０
ラインの画像データの出力タイミングチャートである。
さらに、同図(f) は、液晶表示装置タイミング信号生成
回路４０から液晶表示装置１０に加わる、該液晶表示装
置１０がラインバッファ部３０から画像データを入力す
るために用いられるクロックのタイミングチャートであ
る。また、同図(g) は、ラインバッファ部３０の上画面
用ラインバッファ３４Ｕまたは３５Ｕから液晶表示装置
１０の上画面液晶表示パネル１０Ｕに入力されるデータ
のタイミングチャートである。そして、同図(h) はライ
ンバッファ部３０の下画面用ラインバッファ３４Ｌまた
は３５Ｌから液晶表示装置１０の下画面液晶表示パネル
１０Ｌに入力される画像データのタイミングチャートで
ある。

【００７１】図１０(a) に示すフレームメモリシリアル
読み出しクロックに先立って同図(b) に示すように上画
面アドレス生成回路９０Ｕから第０ラインの先頭のアド
レスがフレームメモリ２０に入力される。そして、同図
(a) に示すフレームメモリシリアル読み出しクロックが
フレームメモリ２０に入力されると、同図(c) に示すよ
うに該フレームメモリ２０のベース画面表示エリア２２
から第０ラインの画像データが順次、そのシリアルポー
トからラインバッファ部３０へ出力される。この出力さ
れた画像データは直ちにラインバッファ部３０の第１の
上画面用ラインバッファ３４Ｕに格納される。この時、
同図(g) 、(h) に示すように、上下画面用の第２のライ
ンバッファ（奇数ライン用のバッファ）３４Ｌ、３５Ｌ
からは液晶表示装置１０に対して、その格納データが同
時に出力される。この格納データの内容はまだ確定した
ものではなく、表示されるべき画像データではないがす
ぐに次のラインの画像データが出力されるので実用上問
題は無い（確定していないデータが出力されるのは数１
０〜数１００μ秒にすぎない）。この第０ラインにはハ
ードウィンドウは表示されないので、フレームメモリ２
０にアドレスが入力されるのは最初の１回のみであり、
以降はフレームメモリ読み出しクロックに同期して、フ
レームメモリ２０内部で読み出しアドレスが自動的にイ
ンクリメントされ、フレームメモリ２０からは第０ライ
ンの最後の６３９ドット目の画像データまで、連続して
シリアル出力される。

【００７２】続いて、フレームメモリ２０へのアドレス
出力が、上画面アドレス生成回路９０Ｕから下画面アド
レス生成回路９０Ｌに切り換わり、図１１に示されるよ
うにフレームメモリ２０から液晶表示装置１０の表示画
面の第２４０ライン（下画面の第０ライン）に表示され
る画像データがラインバッファ部３０の第１の下画面用
ラインバッファ３４Ｌに出力される。図１２は、この画
像データ出力の動作を説明するタイミングチャートであ
り、同図(a) 〜(h）は図９(a) 〜(h）と同様である。

【００７３】このラインはハードウィンドウを表示する
エリアに含まれているので（α−１）ドット目まではベ
ース画面の画像データが出力されるが、αドット目から
（β−１）ドット目まではハードウィンドウとして表示
される論理画面の画像データを出力しなければならない
（図１２(a) 、(e) 参照）。このため、下画面アドレス
生成回路９０Ｌは、図１２(b) に示すように下画面コン
パレータ８０Ｌから出力されるハードウィンドウ開始ア
ドレス許可信号に同期して、フレームメモリ２０に対し
てベース画面の第２４０ラインの（α−１）ドット目の
画像データの格納アドレスを出力した後、第２４０ライ
ンに表示されるハードウィンドウの論理画面の先頭画素
の画像データの格納アドレス、すなわち｛Ｕ＋（２４０
−Ｍ）×１０２４｝のアドレス値をフレームメモリ２０
へ出力する（図１２(b) 、(c) 参照）。これ以降、フレ
ームメモリ２０は、図１２(a) に示すフレームメモリシ
リアル読み出しクロックに同期して、上記アドレス値を
インクリメントして図１２(e) に示すように第２４０ラ
インのαドット目から（β−１）ドット目までのハード
ウィンドウの論理画面の画像データをラインバッファ部
３０の第１の下画面用ラインバッファ３４Ｌに出力す
る。

【００７４】上述のようにして、フレームメモリ第２４
０ラインの（β−１）ドット目までに表示されるハード
ウィンドウの論理画面の画像データが出力された後、図
１２(d) に示すように下画面コンパレータ８０Ｄからベ
ース画面復活アドレス出力許可信号が出力される。下画
面アドレス生成回路９０Ｄは、この信号が加わると、図
１２(b) に示すようにベース画面の第２４０ラインのβ
ドット目の画像データの格納アドレスをフレームメモリ
２０へ出力する。これにより、図１２(e) に示すよう
に、フレームメモリ２０は、図１２(b) に示すようにフ
レームメモリ読み出しクロックに同期してそのシリアル
ポートからベース画面表示エリア２２に格納されている
第２４０ラインのβドット目から１０２３ドット目まで
のベース画面の画像データを上記第１の下画面用ライン
バッファ３４Ｕに出力する。

【００７５】以上の動作により、図１０に示すようにラ
インバッファ部３０には液晶表示装置１０の上・下液晶
表示パネル１０Ｕ、１０Ｄの第０ラインに表示されるべ
き画像データが全て格納される。この状態において、こ
れらの画像データは、まだ液晶表示装置１０へは出力さ
れない。したがって、図１２(g) 、(h) に示すように、
該液晶表示パネル１０Ｕ、１０Ｌにはまだ確定していな
いでたらめなデータが出力される。

【００７６】そして、このようにして、ラインバッファ
部３０に液晶表示装置１０の上・下画面の第１ラインに
表示されるべき画像データが全て格納されると、同図
(f）に示す液晶表示部タイミング信号生成回路４０から
加わる液晶表示装置データ入力クロックに同期して、液
晶表示装置１０の２つの液晶表示パネル１０Ｕ、１０Ｌ
は、それぞれ、ラインバッファ部３０の第１の上画面用
ラインバッファ３４Ｕと、第１の下画面用ラインバッフ
ァ３４Ｌから画像データをシリアル入力し、それぞれの
表示画面の第０ラインにそれらの画像データを表示させ
る。

【００７７】このように、フレームメモリ２０からライ
ンバッファ部３０に上・下液晶表示パネル１０Ｕ、１０
Ｌの同一ラインに表示される画像データが揃った時点
で、ラインバッファ部３０から該上・下液晶表示パネル
１０Ｕ、１０Ｌに同時に当該画像データが出力される。
このため、１つのシリアルポートした持たないフレーム
メモリ２０はラインバッファ部３０が液晶表示装置１０
に画像データを出力する２倍の速度でラインバッファ部
３０に対して画像データを出力する。すなわち、図１２
(a) 、(f) に示すように、フレームメモリ２０のシリア
ル読み出しクロックは、液晶表示装置１０のデータ入力
クロックの２倍の周波数となっている。

【００７８】図１３と図１４は、フレームメモリ２０か
ら液晶表示装置１０の第１ライン（上画面の第１ライ
ン）の画像データがラインバッファ部３０に読み込まれ
る動作を説明する図である。また、図１５と図１６は、
フレームメモリ２０から液晶表示装置１０の第２４１ラ
イン（下画面の第１ライン）の画像データがラインバッ
ファ部３０に読み込まれる動作を説明する図である。

【００７９】上記第１ラインと上記第２４１ラインの画
像データの読み込み動作は、基本的には上述した第０ラ
インと第２４０ラインの画像データのときと同様である
が、上記第１ラインと上記第２４１ラインの画像データ
は、今度は、それぞれ第２の上画面用ラインバッファ３
５Ｕと第２の下画面用ラインバッファ３５Ｄに格納され
る。また、この画像データの読み込みと並行して、ライ
ンバッファ部３０の第１の上画面用ラインバッファ３４
Ｕと第１の下画面用ラインバッファ３４Ｄから、それぞ
れ液晶表示装置１０の上画面用液晶表示パネル１０Ｕと
下画面表示用パネル１０Ｄへ第０ラインと第２４０ライ
ンの画像データがシリアル出力される（図１４(g) 、
(h) 及び図１６(g) 、(h) 参照) 。

【００８０】続いて、図１７に示すようにフレームメモ
リ２０から第２ラインの画像データが読み出されて、該
画像データが第１の上画面用ラインバッファ３４Ｕに格
納されると同時に、第２の上画面用ラインバッファ３５
Ｌと第２の下画面用ラインバッファ３５Ｄから、それぞ
れ第１ライン及び第２４１ラインの前半の画像データが
上画面用表示パネル１０Ｌと下画面用表示パネル１０Ｄ
に入力されて、それらの画面上に表示される。このとき
の、各ブロックの動作を説明するタイミングチャートが
図１８である。

【００８１】次に、図１９に示すように、フレームメモ
リ２０から第２４２ラインの画像データが読み出され
て、該画像データが第１の下画面用ラインバッファ３４
Ｌに格納されると同時に、第２の上画面用ラインバッフ
ァ３５Ｕと第２の下画面用ラインバッファ３５Ｌから、
それぞれ第１ライン及び第２４１ラインの後半の画像デ
ータが上画面用表示パネル１０Ｕと下画面用表示パネル
１０Ｌに入力されて、それらの画面上に表示される。こ
のときの、各ブロックの動作を説明するタイミングチャ
ートが図２０である。

【００８２】以後、同様にして、ラインバッファ部３０
内において、画像データが格納されるラインバッファが
交互に切り換えられながら、フレームメモリ２０から第
３ライン以降及び第２４３ライン（下画面の第３ライ
ン）以降の画像データがラインバッファ部３０に入力さ
れる。また、該画像データの入力と同時に、ラインバッ
ファ部３０から第２ライン以降及び第２４２ライン（下
画面の第２ライン）以降の画像データが、それぞれ上画
面用表示パネル１０Ｕと下画面用表示パネル１０Ｌに入
力され、それらの画面上に表示される。

【００８３】このようにして、第０ラインから第（Ｍ−
１）ラインまでの画像表示においては、フレームメモリ
２０からラインバッファ部３０の上画面用ラインバッフ
ァ３４Ｕ、３５Ｕへの画像データ読み出しは、ベース画
面表示エリア２２からのみなされる。

【００８４】しかし、第Ｍラインからは上画面用液晶表
示パネル１０Ｕにおいてもハードウィンドウ論理画面の
表示が開始される（図８参照）。したがって、次に、図
２１乃至図２４を参照しながら、フレームメモリ２０か
ら第Ｍラインの画像データがラインバッファ部３０に読
み込まれ、さらに、その画像データが該ラインバッファ
部３０から上画面用液晶表示パネル１０Ｕに転送されて
表示されるまでの動作を説明する。

【００８５】この場合の基本的な動作は、上述した下画
面用液晶表示パネル１０Ｌに第０ラインから第Ｎライン
までの画像が表示される場合と同様である。すなわち、
図２１及び図２２に示すように、まず、ベース画面表示
エリア２２から第Ｍラインの第０ドット目から（α−
１）ドット目までの画像データが読み出され、これが第
１の上画面用ラインバッファ３４Ｕに格納される（図２
２(e) 参照）。続いて、上画面コンパレータ８０Ｕから
図２２(c) に示すように、ハードウィンドウ開始アドレ
ス出力許可信号が上画面アドレス生成回路９０Ｕに出力
され、該上画面アドレス生成回路９０Ｕは該信号の入力
を受けて、フレームメモリ２０へハードウィンドウ・バ
ッファメモリ２４の第Ｍラインのαドット目の画像デー
タの格納アドレスＵを出力する（図２２(b) 、(c) 参
照）。これにより、フレームメモリ２０は、図２２(a)
に示すフレームメモリシリアル読み出しクロックに同期
して上記アドレスＵを内部で順次インクリメントして、
そのシリアルポートからハードウィンドウ・バッファメ
モリ２４に格納されている第Ｍラインのαドット目から
（β−１）ドット目までのハードウィンドウの論理画面
の画像データをラインバッファ部３０の第１の上画面用
ラインバッファ３４Ｕへ出力する（図２２(e) 参照）。
続いて、上画面コンパレータ８０Ｕからベース画面復活
アドレス出力許可信号が上画面アドレス生成回路９０Ｕ
に対して出力され（図２２(d) 参照）、該上画面アドレ
ス生成回路９０Ｕはフレームメモリ２０に対してそのベ
ース画面表示エリア２２内のベース画面の第Ｍラインの
βドット目の画像データの格納アドレスを出力する（図
２２(b) 参照）。これにより、フレームメモリ２０は、
フレームメモリシリアル読み出しクロックに同期して該
格納アドレスを順次インクリメントして、そのシリアル
ポートから第Ｍラインのβドット目から６３９ドット目
までのベース画面の画像データを上記第１の上画面用ラ
インバッファ３４Ｕへ出力する（図２１(e) 参照）。以
上の動作により、ラインバッファ部３０の第１の上画面
用ラインバッファ３４Ｕに上画面用表示パネル１０Ｕの
第Ｍラインに表示されるべき画像データが格納される。

【００８６】以上のようにして、第Ｍラインの画像デー
タが第１の上画面用ラインバッファ３４Ｕへ格納されて
いる間、図２１に示すように、ラインバッファ部３０か
らは第２の上画面用ラインバッファ３５Ｕと第２の下画
面用ラインバッファ３５Ｌからそれぞれ第（Ｍ−１）ラ
インの画像データと｛２４０＋（Ｍ−１）｝ラインの画
像データの前半部分が、上画面用液晶表示パネル１０Ｕ
と下画面用液晶表示パネル１０Ｌへ出力されて画面表示
される。

【００８７】図２３と図２４は、フレームメモリ２０か
らラインバッファ部３０の第２の下画面用ラインバッフ
ァ部３５Ｌに第（２４０＋Ｍ）ラインの画像データが読
み出される動作を説明する図である。この第（２４０＋
Ｍ）ラインの画像データは、ベース画面の画像データで
あるため、図２４(c) 、(d) に示すように下画面コンパ
レータ８０Ｄからはハードウィンドウ開始アドレス許可
信号及びベース画面復活アドレス出力許可信号は出力さ
れない。したがって、フレームメモリ２０は下画面アド
レス生成回路９０Ｄからベース画面表示エリア２２内の
第（２４０＋Ｍ）ラインの先頭画素の画像データの格納
アドレスが入力されると（図２４(b) 参照）、該格納ア
ドレスを図２４(a) に示すフレームメモリシリアル読み
出しクロックに同期して順次インクリメントし、そのシ
リアルポートからラインバッファ部３０の第１の下画面
用ラインバッファ３４Ｌへ第（２４０＋Ｍ）ラインのベ
ース画面の画像データを出力する（図２４(e) 参照）。
これにより、該第１の下画面用ラインバッファ３４Ｌに
は、下画面用表示パネル１０Ｌに表示されるべき第（２
４０＋Ｍ）ラインのベース画面の画像データが格納され
る。また、これと同時に、第２の上画面用ラインバッフ
ァ３５Ｕと第２の下画面用ラインバッファ３５Ｌから
は、それぞれ第（Ｍ−１）ラインの画像データと第｛２
４０＋（Ｍ−１）｝ラインの画像データの後半部分が上
画面用液晶表示パネル１０Ｕと下画面用表示パネル１０
Ｌへ出力され、それらの画面上に表示される（図２３と
図２４(g) 、(h) 参照）。

【００８８】続いて、フレームメモリ２０からラインバ
ッファ部３０に対して第（Ｍ＋１）ラインの画像デー
タ、及び第｛２４０＋（Ｍ＋１）｝ラインの画像データ
が順次出力されると共に、ラインバッファ部３０から液
晶表示装置１０へ第Ｍラインの画像データと第（２４０
＋Ｍ）ラインの画像データが出力される。これらの動作
を示したのが図２５乃至図２８である。この場合の動作
は、上画面アドレス生成回路９０１Ｕと下画面アドレス
生成回路９０Ｌからフレームメモリ２０に対して出力さ
れるアドレスが異なるだけで、それ以外は、上述した図
２１乃至図２４に示された動作とほぼ同じである。

【００８９】以後同様にして、上画面においては、第
（Ｍ＋２）ラインから第２３８ラインまでの画像データ
の読み出しと第（Ｍ＋１）ラインから第２３７ラインま
での画面表示がなされ、下画面においては第｛２４０＋
（Ｍ＋２）｝ラインから第｛２４０＋（Ｍ＋２３８）｝
ラインまでの画像データの読み出しと第｛２４０＋（Ｍ
＋１）｝ラインから第（２４０＋２３７）ラインまでの
画面表示がなされる。

【００９０】続いて、図２９に示すようにフレームメモ
リ２０から第２３９ラインの画像データが該ラインバッ
ファ部３０の第２の上画面用ラインバッファ３５Ｕに入
力される。そして、これと同時に第１の上画面用ライン
バッファ３４Ｕから第２３８ラインの前半部分の画像デ
ータが液晶表示装置１０の上画面用液晶表示パネル１０
Ｕへ、第１の下画面用ラインバッファ３４Ｌから第４７
７ラインの前半部分の画像データが下画面用液晶表示パ
ネル１０Ｌへ入力される。このときの各ブロックの動作
タイミングチャートが図３０である。同図に示すよう
に、このときの動作は上述した図２６を用いて説明した
ときと同様である。

【００９１】次に、図３１に示すようにフレームメモリ
２０から第４７９ラインの画像データがラインバッファ
部３０の第２の下画面用ラインバッファ３５Ｌに入力さ
れる。そして、これと同時に第１の上画面用ラインバッ
ファ３４Ｕから第２３８ラインの後半部分の画像データ
が液晶表示装置１０の上画面用液晶表示パネル１０Ｕ
へ、第１の下画面用ラインバッファ３４Ｌから第４７８
ラインの後半部分の画像データが下画面用液晶表示パネ
ル１０Ｌへ入力される。このときの各ブロックの動作タ
イミングチャートが図３２である。同図に示すように、
このときの動作は上述した図２８を用いて説明したとき
と同様である。

【００９２】以上のようにして、フレームメモリ２０か
ら上画面と下画面の第２３９ラインの画像データが読み
出され、該画像データがラインバッファ部３０に格納さ
れる。また、これと同時に液晶表示装置１０上では上画
面と下画面にそれぞれ、第２３７ラインと第４７８ライ
ンの画像が表示される。

【００９３】以上のようにして、液晶表示装置１０のハ
ードウィンドウとして表示される論理画面を含む第１フ
レームの全画像データがフレームメモリ２０からライン
バッファ部３０へ読み出される。そして、この時点でフ
レームメモリ２０のベース画面表示エリア２２とハード
ウィンドウ・バッファエリア２４には、既に第２フレー
ムの画像データが書き込まれている。そして、再び、上
記と同様にして、該第２フレームについても、フレーム
メモリ２０からラインバッファ部３０への画像データの
読み出しが第０ラインから開始される。

【００９４】このときの動作を説明する図が、図３３と
図３４である。すなわち、この場合の動作は、前述した
図９と図１０に示されたときとほぼ同様であるが、ライ
ンバッファ部３０の第２の上画面用ラインバッファ３５
Ｕと第２の下画面用ラインバッファ３５Ｌには未確定デ
ータの代わりに、それぞれ、第フレームの第２４０ライ
ンと第４７９ラインの画像データが格納されている。そ
して、図３４(e) 、(g) 、(h) に示すようにフレームメ
モリ２０から第１の下画面用ラインバッファ３４Ｕに第
２フレームの第０ラインの画像データが格納されると同
時に、第２の上画面用ラインバッファ３５Ｕと第２の下
画面用ラインバッファ３５Ｌからそれぞれ第２４０ライ
ンと第４７９ラインの前半部分の画像データが読み出さ
れて、これらの画像データが液晶表示装置１０の上画面
用表示パネル１０Ｕと下画面用表示パネル１０Ｌに表示
される。

【００９５】次に、図３５に示すように、フレームメモ
リ２０から第２フレームの第２４０ラインの画像データ
が読み出されて、ラインバッファ部３０の第１の下画面
用ラインバッファ３５Ｕに格納されると同時に、第２の
上画面用ラインバッファ３４Ｌと第２の下画面用ライン
バッファ３５Ｌから、それぞれ第１フレームの第２３９
ラインの後半部分の画像データと第４７９ラインの後半
部分の画像データが上画面用表示パネル１０Ｌと下画面
用表示パネル１０Ｄに入力されて、液晶表示装置１０に
は第１フレームの画像全体が表示される。このときの、
各ブロックの動作を説明するタイミングチャートが図３
６である。

【００９６】尚、上記実施例では２枚の液晶表示パネル
１０Ｕ、１０Ｌにより一画面を構成するようにしている
が、本発明はこれに限定されることなくさらに多数の液
晶表示パネルによって一画面が構成される液晶表示装置
にも適用可能なものである。この場合には、例えば、各
液晶表示パネルに対応して第１及び第２のラインバッフ
ァを設けるようにすればよい。また、本実施例では、各
液晶表示パネル１０Ｕ、１０Ｌ毎に２つのラインバッフ
ァを設けるようにしているが、該２つのラインバッファ
を１つのラインバッファで代用するようにすることも可
能である。この場合、例えば、該ラインバッファの容量
を一走査ラインよりも大きくとり、該ラインバッファに
おいて画像データの入力と出力を非同期で行うようにす
ればよい。さらに、本発明は、必ずしも、液晶表示装置
にのみ限定されるものではなく、その他の形態の複数の
表示パネルによって一画面が構成される表示装置全てに
適用可能なものである。また、さらに、一画面上に表示
されるハードウィンドウの数も１つに限定されるもので
はなく、ベース画面の中に複数のハードウィンドウが同
時に表示される表示装置にも適用可能なものである。

【００９７】

【発明の効果】本発明によれば、フレームメモリから読
み出される画像データを、ラインバッファを介して複数
の表示パネルの中の任意の表示パネルに入力させること
が可能となるので、複数の表示パネルによって一画面が
構成される表示装置においてハードウィンドウを画面上
のあらゆる位置に表示することが可能になる。また、上
記ハードウィンドウの表示をハードウェア制御により行
えるので、ハードウィンドウを表示するアプリケーショ
ンソフトウェアを高速化することが可能となる。また、
これにより、ハードウィンドウを表示する表示装置を使
用するコンピュータシステムの高速化も可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例の液晶表示制御装置の回路構
成を示すブロック図である。

【図２】ラインバッファ部の一構成例を示す図である。

【図３】上画面及び下画面ハードウィンドウレジスタ・
セットの構成を示す図である。

【図４】上画面コンパレータ及び下画面コンパレータの
一構成例を示すブロック図である。

【図５】上画面及び下画面アドレス生成回路の一構成例
を示すブロック図である。

【図６】２つのハードウィンドウがそれぞれ液晶表示装
置の上画面液晶パネル及び下画面液晶表示パネルに別々
に表示される例を示す図である。

【図７】一つのハードウィンドウが上画面液晶パネルと
下画面液晶パネルにまたがって連続した一画面として表
示される例を示す図である。

【図８】本実施例で使用するフレームメモリ２０の具体
的な一構成例を示す図である。

【図９】液晶表示装置に表示される最初のフレームの第
０ラインの画像データがフレームメモリ２０から読み出
されるときの状態を示す図である。

【図１０】図９に示す動作を説明するタイミングチャー
トである。

【図１１】フレームメモリから液晶表示装置の表示画面
の第２４０ラインに表示される画像データがラインバッ
ファ部の第１の下画面用ラインバッファに出力される状
態を説明する図である。

【図１２】図１１に示す動作を説明するタイミングチャ
ートである。

【図１３】フレームメモリから液晶表示装置の第１ライ
ンの画像データがラインバッファ部に読み込まれる動作
を説明する図である。

【図１４】図１３に示す動作を説明するタイミングチャ
ートである。

【図１５】フレームメモリから液晶表示装置の第２４１
ラインの画像データがラインバッファ部に読み込まれる
動作を説明する図である。

【図１６】図１５に示す動作を説明するタイミングチャ
ートである。

【図１７】フレームメモリから第２ラインの画像データ
が読み出されて、該画像データが第１の上画面用ライン
バッファに格納される動作を説明する図である。

【図１８】図１７に示す動作を説明するタイミングチャ
ートである。

【図１９】フレームメモリから第２４２ラインの画像デ
ータが読み出されて、該画像データが第１の下画面用ラ
インバッファに格納される動作を示す図である。

【図２０】図１９に示す動作を説明するタイミングチャ
ートである。

【図２１】フレームメモリから第Ｍラインの画像データ
が読み出されて、これが第１の上画面用ラインバッファ
に格納される動作を示す図である。

【図２２】図２１に示す動作を説明するタイミングチャ
ートである。

【図２３】フレームメモリからラインバッファ部の第２
の下画面用ラインバッファ部に第（２４０＋Ｍ）ライン
の画像データが読み出される動作を説明する図である。

【図２４】図２３に示す動作を説明するタイミングチャ
ートである。

【図２５】フレームメモリからラインバッファ部の第２
の上画面用ラインバッファに第（Ｍ＋１）ラインの画像
ータが読み込まれる動作を示す図である。

【図２６】図２５に示す動作を説明するタイミングチャ
ートである。

【図２７】フレームメモリからラインバッファ部の第２
の下画面用ラインバッファに第｛２４０＋（Ｍ＋１）｝
ラインの画像データが読み込まれる動作を示す図であ
る。

【図２８】図２７に示す動作を説明するタイミングチャ
ートである。

【図２９】フレームメモリから第２３９ラインの画像デ
ータが該ラインバッファ部の第２の上画面用ラインバッ
ファに読み込まれる動作を示す図である。

【図３０】図２９に示す動作を説明するタイミングチャ
ートである。

【図３１】フレームメモリから第４７９ラインの画像デ
ータがラインバッファ部の第２の下画面用ラインバッフ
ァに入力される動作を示す図である。

【図３２】図３１に示す動作を説明するタイミングチャ
ートである。

【図３３】フレームメモリから第２フレームの第０ライ
ンの画像データがラインバッファ部の第１の上画面用ラ
インバッファに読み込まれる動作を示す図である。

【図３４】図３３に示す動作を説明するタイミングチャ
ートである。

【図３５】フレームメモリから第２フレームの第２４０
ラインの画像データが読み出されて、ラインバッファ部
の第１の下画面用ラインバッファに格納される動作を示
す図である。

【図３６】図３５に示す動作を説明するタイミングチャ
ートである。

【図３７】ＣＲＴディスプレイにおける画面表示の一般
的な方式を説明する図である。

【図３８】図３７に示すＣＲＴディスプレイにおける画
面表示に用いられるフレームメモリの構成図である。

【図３９】ハードウィンドウの概念を説明する図であ
る。

【図４０】図３８に示すフレームメモリ内での上記ハー
ドウィンドウの画像データの格納方法を説明する図であ
る。

【図４１】表示画面上のベース画面の一部にハードウィ
ンドウが表示されている状態を示す図である。

【図４２】図４１に示すハードウィンドウ表示の際の、
フレームメモリからの画像データの読み出し順序を説明
する図である。

【図４３】現在、一般に情報処理装置のディスプレイと
して用いられている液晶表示装置の構成及びこれに対応
するフレームメモリの構成を示す図である。

【図４４】上画面用および下画面用のフレームメモリの
内部構成と上記２つのフレームメモリの物理的メモリ空
間をＣＰＵがアクセスする論理的メモリ空間に変換する
方式を説明する図である。

【図４５】上画面のパネルにハードウィンドウを表示す
る場合の例を示す図である。

【図４６】従来の液晶表示装置ではハードウィンドウを
表示することが不可能となる一例を示す図である。

【符号の説明】

１０液晶表示装置１０Ｕ上画面用液晶表示パネル１０Ｌ下画面用液晶表示パネル２０フエームメモリ２２ベース画面表示エリア２４ハードウィンドウ・バッファエリア３０ラインバッファ部３２第１のデマルチプレクサ３３第２のデマルチプレクサ３４Ｕ第１の上画面用ラインバッファ３４Ｌ第１の下画面用ラインバッファ３５Ｕ第２の上画面用ラインバッファ３５Ｌ第２の下画面用ラインバッファ４０液晶表示装置タイミング信号生成回路５０ラインカウンタ６０横ドットカウンタ７０Ｕ上画面ハードウィンドウレジスタ・セット７０Ｌ下画面ハンドウィンドウレジスタ・セット８０Ｕ上画面コンパレータ８０Ｌ下画面コンパレータ９０Ｕ上画面アドレス生成回路９０Ｌ下画面アドレス生成回路

Claims

【特許請求の範囲】

【請求項１】複数の表示パネルによって一画面が構成
される表示装置の画面にハードウィンドウを表示させる
表示制御装置において、ベース画面の画像データとハードウィンドウの画像デー
タを格納するフレームメモリと、該フレームメモリから読み出される前記ベース画面また
は前記ハードウィンドウの画像データが格納される、各
表示パネルに対応して設けられた複数のラインバッファ
と、前記表示装置の画面上での走査順序に従って、前記フレ
ームメモリから前記ベース画面または前記ハードウィン
ドウの当該画像データを読み出し、該画像データを当該
ラインバッファに入力させると共に、上記走査順序に従
って前記複数のラインバッファに格納されている画像デ
ータを当該表示パネルに入力させる制御手段と、を備えることを特徴とする表示制御装置。
【請求項２】前記ラインバッファは各表示パネル毎に
２個づつ設けられ、前記制御手段は、該２個のラインバッファを前記フレー
ムメモリからの画像データの読み出し用と当該液晶表示
パネルへの画像データ出力用に切り換えて使用するこ
と、を特徴とする請求項１記載の表示制御装置。
【請求項３】前記表示パネルは、液晶表示パネルであ
ること、を特徴とする請求項１または２記載の表示制御装置。