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JPH0817034B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPH0817034B2
JPH0817034B2 JP63267388A JP26738888A JPH0817034B2 JP H0817034 B2 JPH0817034 B2 JP H0817034B2 JP 63267388 A JP63267388 A JP 63267388A JP 26738888 A JP26738888 A JP 26738888A JP H0817034 B2 JPH0817034 B2 JP H0817034B2
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JP
Japan
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power supply
potential
transistor
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data line
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JP63267388A
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洋一 飛田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to KR1019890015296A priority patent/KR930000763B1/ko
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特に電源電圧の電
位変化に対し、最適な回路動作が保証できる半導体記憶
装置に関するものである。
〔従来の技術〕
第６図は従来のDRAMの読出し部の全体の概略構成を示
すブロック図である。
第６図に示すように、DRAMは、メモリセルアレイMA,
アドレスバッファAB,XデコーダADX,YデコーダADY,セン
スアンプ・入出力回路SI及び出力バッファ回路OBから構
成されている。メモリセルアレイMAは情報を記憶するた
めのメモリセルが複数個行および列状に配列されたもの
であり、アドレスバッファABは外部から与えられる外部
アドレス信号Ａを受けて内部アドレス信号ａを発生する
ものである。ＸデコーダADXはアドレスバッファABから
与えられる内部アドレス信号ａをデコードして、対応す
るメモリセルアレイMAの行を選択する。ＹデコーダADY
はアドレスバッファABから与えられる内部列アドレス信
号ａをデコードしてメモリセルアレイMAの対応する列を
選択するものである。
センスアンプ・入出力回路SIはメモリセルアレイMAの
選択されたメモリセルが記憶している情報を検知して増
幅し、ＹデコーダADYからの信号に応じて、その情報を
読出しデータDRとして出力バッファ回路OBへ出力する。
出力バッファ回路OBは読出しデータDRを受けて、外部へ
出力データDOUTを出力する。さらに、DRAMの各種動作の
タイミングを制御するための制御信号を発生する制御信
号発生系CGが周辺回路として設けられる。
第７図は第６図に示したメモリセルアレイ部の概略の
構成を示す図である。
第７図に示すように、メモリセルアレイMAは、メモリ
セル1,プリチャージ／イコライズ回路（以下、「P/E回
路」という。）2,複数のワード線WL1,WL2,…WLn（以
下、総称する場合「WL」という。）および複数のビット
線BL0,▲▼,BL1,▲▼，…,BLm,▲▼
（以下、総称する場合、「BL」という。）を含む。ワー
ド線WL1,…,WLnのそれぞれにはメモリセルの１行が接続
される。ビット線BLは折返しビット線を構成し、２本の
ビット線が１対のビット線対BP（ビット線対の総称）を
構成する。すなわち、ビット線BL0,▲▼がビット
線対BP0を構成し、ビット線BL1,▲▼がビット線
対BP1を構成し、以下同様にして、ビット線BLm,▲
▼がビット線対BPmを構成している。
各ビット線BL0,▲▼，…,BLm,▲▼と１
本おきのワード線WLにメモリセル１がそれぞれ接続され
る。すなわち、ビット線対BPのいずれかのビット線BLと
１本のワード線WLとの交点にメモリセル１が接続される
構成となっている。各ビット線対BPには各ビット線対BP
の電位を平衡化しかつ所定の電位VBにプリチャージする
ためのP/E回路２が設けられている。また、各ビット線
対BPには、１つのセンスアンプ50が設けられる。このセ
ンスアンプ50は、信号線30,40上に伝達される信号φA，
φBに応答して活性化され、該ビット線対BPの電位差を
検知して差動的に増幅する。各ビット線対BPは、Ｙデコ
ーダADYからのアドレスデコード信号AD0〜ADmに応じて
選択的にデータ入出力バスI/O,▲▼に接続され
る。すなわち、ビット線BL0,▲▼はそれぞれトラ
ンスファゲートT0,T0′を介してデータ入出力バスI/O,
▲▼に接続される。
同様にして、ビット線BL1,▲▼はそれぞれトラ
ンスファゲートT1,T1′を介してデータ入出力バスI/O,
▲▼に接続され、ビット線BLm,▲▼はそれ
ぞれトランスファゲートTm,Tm′を介してデータ入出力
バスI/O,▲▼に接続される。各トランスファゲー
トT0,T0′，…,Tm,Tm′のゲートにはＹデコーダADYから
のアドレスデコード信号AD0〜ADmが伝達される。これに
よって、１つのビット線対BPがデータ入出力バスI/O,▲
▼に接続されることになる。
第８図は、第６図で示した出力バッファ回路OBの詳細
を示す回路構成図である。なお、第８図は図面の簡略化
のため、１つの出力バッファ回路OBと、これに接続され
る１対のデータ入出力バスI/O,▲▼を示している
が、実際には複数の出力バッファ回路に対し、それぞれ
１対のデータ入出力バスが設けられている。
同図において、３はカレントミラー型増幅回路であ
り、内部の１対のデータ入出力線DL,▲▼がデータ
入出力バスI/O,▲▼にそれぞれ接続されている。
このデータ入出力線DL,▲▼がそれぞれｎ型MOSトラ
ンジスタ（以下、「nMOST」という。）Q1,Q2のゲートに
接続される。nMOSTQ1のドレインはｐ型MOSトランジスタ
（以下、「pMOST」という。）Q3のドレインに接続さ
れ、ソースはnMOSTQ5のドレインに接続される。一方、n
MOSTQ2のドレインはpMOSTQ4のドレイン・ゲートに接続
され、ソースはnMOSTQ5のドレインに接続される。
pMOSTQ3,Q4のソースがそれぞれ電源に接続されるとと
もに、互いのゲートが共通接続される。また、nMOSTQ5
のソースは接地され、ゲートにセンスアップ活性化信号
φSが印加される。
このカレントミラー型増幅回路３は、データ入出力線
DL,▲▼間の電位差を増幅して、nMOSTQ1のドレイ
ン,nMOSTQ3のドレイン間のノードN1の電位VN1とnMOSTQ2
のドレイン,pMOSTQ4のドレイン間のノードN2の電位VN2
を設定している。
出力ドライバ４はカレントミラー型増幅回路３内のノ
ードN1,N2に接続されており、ノードN1,N2の電位差より
出力データDOUTを出力している。以上が出力バッファ回
路OBである。
また、データ入出力バスI/O,▲▼には、それぞ
れnMOSTQ6,Q7のソースが接続される。これらのnMOSTQ6,
Q7は共にドレイン・ゲート共通であり、各ドレインが電
源VCCに共通接続されている。これらのnMOSTQ6,Q7がオ
ンすると、データ入出力バスI/O,▲▼は、（VCC
−VTN）（VTN（＞０）はnMOSTの閾値電圧）に充電され
る。
なお、データ入出力バスI/O,▲▼を（VCC−
VTN）に充電するのは、電源電圧VCCよりnMOSTの閾値電
圧VTN分低い電圧を、カレントミラー型増幅回路３内のn
MOSTQ1,Q2のゲートに与え、このカレントミラー型増幅
回路３の感度（増幅度）を上げ、出力バッファ回路OBの
動作を最適な状態にするためである。
以下、第６図〜第８図を参照しつつ、このDRAMの読出
し動作の説明をする。まずＸデコーダADXによりワード
線WLが選択されると、選択されたワード線WLに接続され
たメモリセル１の情報が、全ビット線対BPに取出され
る。そして、センスアンプ50がビット線対BP間の電位差
を増幅し、ビット線対BPの一方を“H"（VCC）、他方を
“L"（接地レベル）に電位設定する。
次に、ＹデコーダADYにより、アドレスデコード信号A
D0〜ADmの１つを活性化し、トランスファゲートT0,T0′
〜Tm,Tm′の１組がオンする。その結果、オンしたトラ
ンスファゲートに接続されたビット線対BPとデータ入出
力バスI/O,▲▼がつながる。
その結果、（VCC−VTN）に充電されていたデータ入出
力バスI/O,▲▼のうち、“L"レベルのビット線BL
につながった、データ入出力バスの電位が低下する。
一方、“H"レベルのビット線BLにつながったデータ入
出力バスの電位は低下せず（VCC−VTN）を維持する。
このデータ入出力バスI/O,▲▼間の電位差をカ
レントミラー型増幅回路３により増幅し、その増幅結果
に基づき出力ドライバ４によりデータ出力DOUTが出力さ
れる。以上が読出し動作である。
〔発明が解決しようとする課題〕
従来のDRAMは以上のように構成されており、出力バッ
ファ回路OBの回路動作を最適にするため、データ入出力
バスI/O,▲▼の電位を（VCC−VTN）に充電してい
た。
ところで、一般に集積回路は電源電圧の変動に対する
動作の保証が要求されており、電源電圧が±10％程度の
範囲で変動しても、最適な状態で回路動作が行われるよ
うに、回路設計する必要がある。
第９図は、電源電圧VCCの変動に対するデータ入出力
バスI/O,▲▼の電位VIO（以下、「入出力電位
VIO」という。）変動を示したグラフである。
同図において、VCC1は正規の電源電位、VCC2はVCC1よ
りΔＶ上昇した電位を示している。同図に示すように、
時刻t0〜t1間は、電源電圧VCCはVCC1であるため、nMOST
Q6,Q7（第８図参照）がオン状態であり入出力電位VIOは
（VCC1−VTN）に設定される。
そして、時刻t1から時刻t2にかけて、電源電圧VCCがV
CC2に上昇する。この間もnMOSTQ6,Q7がオン状態である
ため、電源電圧VCCに追随して入出力電位VIOも上昇し、
最終的に（VCC2−VTN）に設定される。以降電源電圧VCC
が電位VCC2を維持する時刻t3まで、nMOSTQ6,Q7がオン状
態であるため、入出力電位VIOも（VCC2−VTN）に設定さ
れる。
時刻t3から時間Δt1経過後の時刻t4にかけて、電源電
圧VCCがVCC1に低下する。しかしながら、nMOSTQ6,Q7は
電源VCC側をアノードとしたダイオード接続とされてい
るため、nMOSTQ6,Q7がオフ状態となる。その結果、デー
タ入出力バスI/O,▲▼から電源VCCにかけて電流
が流れず、電源電圧VCCの電位低下に追随して、入出力
電位VIOは低下しない。
その結果、入出力電位VIOはnMOSTQ6,Q7あるいはデー
タ入出力バスI/O,▲▼に寄生するもれ抵抗（PN接
合部の逆方向抵抗）を通して徐々に放電されながら、ゆ
るやかに低下し、時刻t4より時間Δt2遅れた時刻t5に
（VCC1−VTN）に達する。この時間Δt2は回路動作にと
って無視できない長さである。
このように、電源電圧VCCが正規の電源電位VCC1より
一旦上昇し、再びVCC1に回復した場合、入出力電位VIO
の回復はかなり遅れてしまう（第９図では時間Δt2）。
その結果、時刻t3〜t5にかけて、電位VIOが（VCC−
VTN）より高く設定されてしまうため、カレントミラー
型増幅回路３の増幅度が悪くなり、ひいては出力バッフ
ァ回路OBの最適な動作が保証されなくなる問題点があっ
た。
この発明は上記のような問題点を解決するためになさ
れたもので、電源電圧が変動しても、最適条件で回路動
作が行われる半導体記憶装置を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る請求項１記載の半導体記憶装置は、メ
モリセルと情報の授受を行うデータ線対と、前記データ
線対に接続され、前記データ線対の電位差を増幅して読
出しデータを出力するデータ出力回路と、第１の電源電
圧を付与する第１の電源と、第２の電源電圧を付与する
第２の電源と、前記第１の電源と前記データ線対との間
に設けられ、第１の閾値電圧を有する第１の導電型の第
１のトランジスタを含み、前記第１のトランジスタは前
記第１の電源電圧と前記データ線対との電位差が前記第
１の閾値電圧の絶対値以上になるとオンすることによ
り、前記第１の電源電圧を前記第２の電源電圧方向に前
記第１の閾値電圧分シフトさせた電位で前記データ線対
の電位設定を行う第１の電位設定手段と、前記第２の電
源と前記データ線対との間に設けられ、第２の閾値電圧
を有する第２の導電型の第２のトランジスタを含み、前
記第２のトランジスタは前記データ線対の電位とゲート
電位との電位差が前記第２の閾値電圧の絶対値以上にな
るとオンすることにより、前記データ線対の電位を前記
第２の電源電圧方向に導く第２の電位設定手段と、一端
が前記第１の電源に接続され他端が前記第２のトランジ
スタのゲートに接続され、前記第１及び第２の閾値電圧
それぞれの絶対値の和で、前記第１の電源電圧を前記第
２の電源電圧方向にシフトさせて前記第２のトランジス
タのゲートの電位設定を行うゲート電位設定手段とを備
えて構成される。
また、請求項２記載の半導体記憶装置にように、前記
ゲート電位設定手段は、前記第１の電源と前記第２のト
ランジスタのゲートとの間に直列に設けられた、前記第
１の閾値電圧を有する第１の導電型の第３のトランジス
タ及び前記第２の閾値電圧を有する前記第２の導電型の
第４のトランジスタを含み、前記第３及び第４のトラン
ジスタは常時オン状態に設定されるようにしてもよい。
この発明に係る請求項３記載の半導体記憶装置は、メ
モリセルと情報の授受を行うデータ線対と、前記データ
線対に接続され、前記データ線対の電位差を増幅して読
出しデータを出力するデータ出力回路と、第１の電源電
圧を付与する第１の電源と、第２の電源電圧を付与する
第２の電源と、前記第１の電源と前記データ線対との間
に設けられ、第１の閾値電圧を有する第１の導電型の第
１のトランジスタを含み、前記第１のトランジスタは前
記第１の電源電圧と前記データ線対との電位差が前記第
１の閾値電圧の絶対値以上になるとオンすることによ
り、前記第１の電源電圧を前記第２の電源電圧方向に前
記第１の閾値電圧分シフトさせた電位で前記データ線対
の電位設定を行う第１の電位設定手段と、前記第２の電
源と前記データ線対との間に設けられ、第２の閾値電圧
を有する第２の導電型の第２のトランジスタを含み、前
記第２のトランジスタは前記データ線対の電位とゲート
電位との電位差が前記第２の閾値電圧の絶対値以上にな
るとオンすることにより、前記データ線対の電位を前記
第２の電源電圧方向に導く第２の電位設定手段と、一端
が前記第１の電源に接続され他端が前記第２のトランジ
スタのゲートに接続され、前記第１及び第２の閾値電圧
それぞれの絶対値の和から所定シフト電位を差し引いた
量で、前記第１の電源電圧を前記第２の電源電圧方向に
シフトさせて前記第２のトランジスタのゲートの電位設
定を行うゲート電位設定手段とを備えて構成される。
また、請求項４記載の半導体記憶装置のように、前記
ゲート電位設定手段は、前記第１の電源と前記第２のト
ランジスタのゲートとの間に直列に設けられた、前記第
１の閾値電圧を有する第１の導電型の第３のトランジス
タ及び前記第２の閾値電圧を有する前記第２の導電型の
第４のトランジスタと、前記第１の電源と前記第２のト
ランジスタのゲートとの間に前記第３及び第４のトラン
ジスタに対して並列に設けられた第１の抵抗成分とを備
え、前記第３及び第４のトランジスタは常時オン状態に
設定され、前記半導体記憶装置は、前記第２の電源と前
記第２のトランジスタのゲートとの間に設けられた第２
の抵抗成分をさらに備えてもよい。
〔作用〕
請求項１及び請求項２記載の半導体記憶装置における
ゲート電位設定手段は、第１の導電型の第１のトランジ
スタの閾値電圧である第１の閾値電圧の絶対値と、第２
の導電型の第２のトランジスタの閾値電圧である第２の
閾値電圧の絶対値との和の量で、第１の電源電圧を第２
の電源電圧方向にシフトさせて第２のトランジスタのゲ
ート電位を設定している。
したがって、第１の電源電圧が第２の電源電圧方向に
所定変動電位変化すると、データ線対と第２のトランジ
スタのゲートとの電位差が第２の閾値電圧の絶対値に所
定電位を加えた電位差となり、第２のトランジスタが確
実にオンしてデータ線対の電位を第２の電源電圧方向に
導く。
そして、第２のトランジスタは、データ線対の電位が
上記所定変動電位変化して、データ線対と第２のトラン
ジスタのゲートとの電位差が第２の閾値電圧の絶対値に
回復するまでオン状態を維持するため、データ線対の電
位は所定変動電位変化して再び安定する。
したがって、データ線対の電位は、第１の電源電圧の
第２の電源電圧方向への電位変動に速やかに追随するこ
とができる。
請求項３及び請求項４記載の半導体記憶装置における
ゲート電位設定手段は、第１の導電型の第１のトランジ
スタの閾値電圧である第１の閾値電圧の絶対値と、第２
の導電型の第２のトランジスタの閾値電圧である第２の
閾値電圧の絶対値との和から所定シフト電位差し引いた
量で、第１の電源電圧を第２の電源電圧方向にシフトさ
せたて第２のトランジスタのゲート電位を設定してい
る。
したがって、第１の電源電圧が、上記所定シフト電位
以上の大きさの所定変動電位で第２の電源電圧方向に変
化すると、データ線対と第２のトランジスタのゲートと
の電位差が第２の閾値電圧の絶対値に（所定変動電位−
所定シフト電位）を加えた電位差となり、第２のトラン
ジスタが確実にオンしてデータ線対の電位を第２の電源
電圧方向に導く。
そして、第２のトランジスタは、データ線対の電位が
（所定変動電位−所定シフト電位）変化して、データ線
対と第２のトランジスタのゲートとの電位差が第２の閾
値電圧に回復するまでオン状態を維持するため、データ
線対の電位は所定変動電位変化して再び安定する。
したがって、データ線対の電位は、第１の電源電圧の
第２の電源電圧方向への電位変動に速やかに追随するこ
とができる。
加えて、第１の電源電圧が安定状態のとき、データ線
対の電位と第２のトランジスタのゲート電位との電位差
が（第２の閾値電圧−所定シフト電位）に設定されるた
め、第１の電源電圧が安定状態のとき第２のトランジス
タを確実にオフ状態にすることができる。
〔実施例〕
第１図はこの発明の一実施例である半導体記憶装置の
データ入出力バス周辺を示す回路構成図である。なお、
第８図と同一符号で示しているものは、従来と同じなの
で説明は省略する。同図において、Q8,Q9はpMOSTであ
り、それぞれソースがデータ入出力バスI/O,▲▼
に接続され、ドレインが接地されている。
一方、電源VCCにnMOSTQ10のゲート，ドレインが共通
接続され、このnMOSTQ10のソースに、ゲート・ドレイン
共通のpMPSTQ11のソースが接続される。このpMOSTQ11の
ドレインが抵抗R1を介して接地されるとともに、出力線
L1を介してpMOSTQ8,Q9のゲートに接続される。
このように構成することで、出力線L1の電位VL1は VL1≒VCC−VTN−｜VTP｜ に設定される。なお、VTP（＜０）はpMOSTの閾値電圧で
ある。
第２図は電源電圧VCCの変動に対する入出力電位VIOの
変動を示したグラフである。同図に示すように、時刻t0
〜t1間は、電源電圧VCCがVCC1である。これにともな
い、従来同様トランジスタQ6,Q7を介して入出力電位VIO
が（VCC1−VTN）に設定される。一方、出力線L1の電位V
L1は、（VCC−VTN−｜VTP｜）となっている。したがっ
て、pMOSTQ8,Q9のゲート，ソース間の電位差は｜VTP｜
となるため、pMOSTQ8,Q9はオン，オフの境界状態となっ
ている。
このため、pMOSTQ8,Q9を介してデータ入出力バスI/O,
▲▼から接地レベルに、電流はほとんど流れな
い。その結果、この間の入出力電位VIOは（VCC1−VTN）
を維持する。以降、時刻t3まで、nMOSTQ6,Q7がオンし、
pMOSTQ8,Q9がオンしないため、従来同様、入出力電位V
IOは、同図に示すように電源電圧VCCの変化に追随して
変化する。
時刻t3から時刻t4にかけて、電源電圧VCCがVCC2からV
CC1にかけて低下する。ここで、時刻t3近傍の電源電圧V
CCをVCO（＜VCC2）とすると、時刻t3近傍において、nMO
STQ6,Q7はオフしているため、入出力電位VIOは（VCC2−
VTN）を維持している。一方、出力線L1の電位VL1は（V
CO−VTN−｜VTP｜）となっている。その結果、pMOSTQ8,
Q9のソース，ゲート間の電位差は（VCC2−VCO）＋｜VTP
｜となり、pMOSTの閾値電圧VTPの絶対値｜VTP｜を上回
るため、pMOSTQ8,Q9がオンし、pMOSTQ8,Q9を介してデー
タ入出力バスI/O,▲▼から接地レベルに電流が流
れ、入出力電位VIOもVCC2から低下する。
以降、nMOSTQ6,Q7がオフ状態であっても、pMOSTQ8,Q9
がオンするため、電源電圧VCCの電位低下にともない、
入出力電位VIOも低下し、同図に示すように時刻t4とほ
ぼ同じ時刻t4′に（VCC1−VTN）に達する。
時刻t4′以降は、nMOSTQ6,Q7が再びオンし、pMOSTQ8,
Q9はオンしない（オン，オフの境界状態）ため、入出力
電位VIOは（VCC1−VTN）を維持する。
このように、入出力電位VIOは、電源電圧VCCの変化に
遅延することなく追随するため、電源電圧VCCが変動し
ても必ず（VCC−VTN）の電位が維持される。その結果、
カレントミラー型増幅回路３のnMOSTQ1,Q2のゲートが常
に（VCC−VTN）の電位で充電されるため、電源電圧VCC
の変動に対してもその感度は低下せず、出力バッファ回
路OBの最適な回路動作が保証される。
なお、入出力電位VIOを（VCC−2VTN）に設定するとカ
レントミラー型増幅回路３の感度がさらに上がる場合
は、第３図に示すように、ドレイン・ゲート共通のnMOS
TQ12〜Q14をそれぞれ、nMOSTQ6,データ入出力バスI/O
間,nMOSTQ7,データ入出力バス▲▼間,nMOSTQ10,p
MOSTQ11間に設ければよい。
第４図は、この発明の他の実施例を示す回路構成図で
ある。同図に示すように、第１図で示したnMOSTQ6,Q7の
ドレインを電源VCCに接続し、nMOSTQ6,Q7のゲートにセ
ンスアップ活性化信号φSの反転信号▲▼を印加す
る構成に変更している。当然のことならがら、センスア
ンプ活性化信号φSの“H"レベルは電源電圧VCCに、“L"
レベルは接地電位に設定されている。
このように構成すると、カレントミラー型増幅回路３
の非活性化時（センスアンプ活性化信号φSの反転信号
▲▼が“H"レベル）において、第４図の回路構成
は、第１図の回路構成と等価になり、第１図で示した実
施例と同様に、データ入出力バスI/O,▲▼の充電
動作が行われ、第１図で示した実施例と同様の効果を奏
する。
さらに、データ入出力バスI/O,▲▼の充電はカ
レントミラー型増幅回路３の活性化時（センスアンプ活
性化信号φSの反転信号▲▼が“L"レベル）には、
行われないため、低消費電力化を図れる。
第５図は、この発明のさらに他の実施例を示す回路構
成図である。同図に示すように、第１図で示した構成に
加え、別途に出力線L1と電源電圧VCC間に抵抗R2（抵抗
値は抵抗R1の20〜50倍）を設けている。
このように構成すると、出力線L1の電位VL1を（VCC−
VTN−｜VTP｜）＋ΔＶ′に設定できる。このため、第２
図の時刻t0〜t3間、時刻t4′以降において、オン・オフ
の境界状態であったpMOSTQ8,Q9を確実にオフ状態にする
ことができ、入出力データバスI/O,▲▼から接地
レベルに流れる電流を確実に０にできる利点がある。
また、第５図で示した実施例において、第２図の時刻
t3〜t4間で電源電圧VCCがVCC2からVCC1にかけて低下し
た場合、VCCが（VCC2−ΔＶ′）以下に低下すると、第
１図で示した半導体記憶装置と同様に、入出力電位VIO
も低下する。このとき、（VCC2−VCC1）に対してΔＶ′
を十分に小さく設定しておくことにより、第１図で示し
た実施例同様、電源電圧VCCの低下にほとんど遅延する
ことなく追随して入出力電位VIOを低下させることがで
きる。
なお、これらの実施例では出力線L1の電位を電源電圧
VCCより引下げるため、pMOSTQ11のドレイン，接地レベ
ル間に抵抗R1を設けたが、MOSトランジスタを抵抗とし
て利用する等により代用できる。すなわち、抵抗成分を
有する素子であれば代用可能となる。
また、これらの実施例では１つの出力バッファ回路に
対し１対のデータ入出力バスI/O,▲▼を有するDR
AMについて述べたが、同じく１つの出力バッファ回路に
対し１対のデータ入出力バスを有するスタチック型RAM
においてもこの発明を適用できる。また、ROMのデータ
入出力バスは通常１つの出力バッファ回路に対し、１本
であるが、別途に比較用の基準データ入出力バスを有し
た１対のデータ入出力バスを有するROMであれば、この
発明を適用することができる。
また、第１図，第３図〜第５図で示した実施例におい
て、MOSトランジスタのpn極性及び電源VCCと接地レベル
を逆に設定し、VCCを0V、接地レベルを−VCCに設定して
も、この発明は成立する。
〔発明の効果〕
以上説明したように、請求項１及び請求項２記載の半
導体記憶装置におけるゲート電位設定手段は、第１の導
電型の第１のトランジスタの閾値電圧である第１の閾値
電圧の絶対値と、第２の導電型の第２のトランジスタの
閾値電圧である第２の閾値電圧の絶対値との和ので、第
１の電源電圧を第２の電源電圧方向にシフトさせて第２
のトランジスタのゲート電位を設定している。
このゲート電位設定手段により、第１の電源電圧が第
２の電源電圧方向に所定変動電位変化すると、データ線
対の電位も速やかに第２の電源電圧方向に所定変動電位
変化させることができ、その結果、データ出力回路は、
電源電圧の変動によっても、最適な動作が保証される効
果がある。
また、請求項３及び請求項４記載の半導体記憶装置に
おけるゲート電位設定手段は、第１の導電型の第１のト
ランジスタの閾値電圧である第１の閾値電圧の絶対値
と、第２の導電型の第２のトランジスタの閾値電圧であ
る第２の閾値電圧の絶対値との和から所定シフト電位差
し引いた量で、第１の電源電圧を第２の電源電圧方向に
シフトさせて第２のトランジスタのゲート電位を設定し
ている。
このゲート電位設定手段により、第１の電源電圧が第
２の電源電圧方向に、所定シフト電位以上の大きさで所
定変動電位変化すると、データ線対の電位も速やかに第
２の電源電圧方向に変化させることができ、その結果、
データ出力回路は、電源電圧の変動によっても、最適な
動作が保証される効果がある。
加えて、第１の電源電圧が安定状態のとき、データ線
対の電位と第２のトランジスタのゲート電位との電位差
が（第２の閾値電圧−所定シフト電位）に設定されるた
め、第１の電源電圧が安定状態のとき第２のトランジス
タを確実にオフ状態にすることができるため、第１の電
源電圧が安定状態のとき第２の電位設定手段の第２のト
ランジスタがオフ状態となって、データ線対，第２の電
源間に貫通電流が流れることによる消費電力の増大を確
実に抑制することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるDRAMの一部を示す回
路構成図、第２図はその実施例における電源電圧VCCと
入出力電位VIOの電位変化を示したグラフ、第３図〜第
５図はこの発明の他の実施例のDRAMの一部を示す回路構
成図、第６図は従来のDRAMを示す概略構成図、第７図は
第６図のDRAMのメモリセルアレイ部を示す概略構成図、
第８図は第６図のDRAMの出力バッファ回路の詳細を示す
回路構成図、第９図は従来のDRAMにおける電源電圧VCC
と入出力電位VIOの電位変化を示したグラフである。 図において、Q6,Q7,Q10はnMOST、Q8,Q9,Q11はpMOST、I/
O,▲▼はデータ入出力バス、L1は出力線、R1は抵
抗、OBは出力バッファ回路である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】メモリセルと情報の授受を行うデータ線対
    と、 前記データ線対に接続され、前記データ線対の電位差を
    増幅して読出しデータを出力するデータ出力回路と、 第１の電源電圧を付与する第１の電源と、 第２の電源電圧を付与する第２の電源と、 前記第１の電源と前記データ線対との間に設けられ、第
    １の閾値電圧を有する第１の導電型の第１のトランジス
    タを含み、前記第１のトランジスタは前記第１の電源電
    圧と前記データ線対との電位差が前記第１の閾値電圧の
    絶対値以上になるとオンすることにより、前記第１の電
    源電圧を前記第２の電源電圧方向に前記第１の閾値電圧
    分シフトさせた電位で前記データ線対の電位設定を行う
    第１の電位設定手段と、 前記第２の電源と前記データ線対との間に設けられ、第
    ２の閾値電圧を有する第２の導電型の第２のトランジス
    タを含み、前記第２のトランジスタは前記データ線対の
    電位とゲート電位との電位差が前記第２の閾値電圧の絶
    対値以上になるとオンすることにより、前記データ線対
    の電位を前記第２の電源電圧方向に導く第２の電位設定
    手段と、 一端が前記第１の電源に接続され他端が前記第２のトラ
    ンジスタのゲートに接続され、前記第１及び第２の閾値
    電圧それぞれの絶対値の和で、前記第１の電源電圧を前
    記第２の電源電圧方向にシフトさせて前記第２のトラン
    ジスタのゲートの電位設定を行うゲート電位設定手段と
    を備えた半導体記憶装置。
  2. 【請求項２】前記ゲート電位設定手段は、 前記第１の電源と前記第２のトランジスタのゲートとの
    間に直列に設けられた、前記第１の閾値電圧を有する第
    １の導電型の第３のトランジスタ及び前記第２の閾値電
    圧を有する前記第２の導電型の第４のトランジスタを含
    み、前記第３及び第４のトランジスタは常時オン状態に
    設定される、 請求項１記載の半導体記憶装置。
  3. 【請求項３】メモリセルと情報の授受を行うデータ線対
    と、 前記データ線対に接続され、前記データ線対の電位差を
    増幅して読出しデータを出力するデータ出力回路と、 第１の電源電圧を付与する第１の電源と、 第２の電源電圧を付与する第２の電源と、 前記第１の電源と前記データ線対との間に設けられ、第
    １の閾値電圧を有する第１の導電型の第１のトランジス
    タを含み、前記第１のトランジスタは前記第１の電源電
    圧と前記データ線対との電位差が前記第１の閾値電圧の
    絶対値以上になるとオンすることにより、前記第１の電
    源電圧を前記第２の電源電圧方向に前記第１の閾値電圧
    分シフトさせた電位で前記データ線対の電位設定を行う
    第１の電位設定手段と、 前記第２の電源と前記データ線対との間に設けられ、第
    ２の閾値電圧を有する第２の導電型の第２のトランジス
    タを含み、前記第２のトランジスタは前記データ線対の
    電位とゲート電位との電位差が前記第２の閾値電圧の絶
    対値以上になるとオンすることにより、前記データ線対
    の電位を前記第２の電源電圧方向に導く第２の電位設定
    手段と、 一端が前記第１の電源に接続され他端が前記第２のトラ
    ンジスタのゲートに接続され、前記第１及び第２の閾値
    電圧それぞれの絶対値の和から所定シフト電位を差し引
    いた量で、前記第１の電源電圧を前記第２の電源電圧方
    向にシフトさせて前記第２のトランジスタのゲートの電
    位設定を行うゲート電位設定手段とを備えた半導体記憶
    装置。
  4. 【請求項４】前記ゲート電位設定手段は、 前記第１の電源と前記第２のトランジスタのゲートとの
    間に直列に設けられた、前記第１の閾値電圧を有する第
    １の導電型の第３のトランジスタ及び前記第２の閾値電
    圧を有する前記第２の導電型の第４のトランジスタと、
    前記第１の電源と前記第２のトランジスタのゲートとの
    間に前記第３及び第４のトランジスタに対して並列に設
    けられた第１の抵抗成分とを備え、前記第３及び第４の
    トランジスタは常時オン状態に設定され、 前記半導体記憶装置は、 前記第２の電源と前記第２のトランジスタのゲートとの
    間に設けられた第２の抵抗成分をさらに備える、 請求項３記載の半導体記憶装置。
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