JPH08153858A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08153858A JPH08153858A JP6294395A JP29439594A JPH08153858A JP H08153858 A JPH08153858 A JP H08153858A JP 6294395 A JP6294395 A JP 6294395A JP 29439594 A JP29439594 A JP 29439594A JP H08153858 A JPH08153858 A JP H08153858A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】キャパシタの構成要素である円筒形状の蓄積電
極の高さを一定にし、キャパシタ値のバラツキを抑制で
きるキャパシタの形成方法を提供する。 【構成】メモリセルのノード拡散層上に開口部を有する
ように酸化シリコン膜２を形成したのち、導電体膜９を
堆積し、選択研磨法を用いて、酸化シリコン膜２上の第
１導電体膜のみ除去する。かくしてその高さが一定にそ
ろたった円筒形状の蓄積電極が得られる。
極の高さを一定にし、キャパシタ値のバラツキを抑制で
きるキャパシタの形成方法を提供する。 【構成】メモリセルのノード拡散層上に開口部を有する
ように酸化シリコン膜２を形成したのち、導電体膜９を
堆積し、選択研磨法を用いて、酸化シリコン膜２上の第
１導電体膜のみ除去する。かくしてその高さが一定にそ
ろたった円筒形状の蓄積電極が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体メモリセルへの応答に適したキャパシ
タの形成方法に関するものである。
関し、特に半導体メモリセルへの応答に適したキャパシ
タの形成方法に関するものである。
【０００２】
【従来の技術】高集積半導体メモリ用メモリセルとして
１つのトランジスタと１つのキャパシタから構成される
ダイナミック型のメモリセル（以下単にメモリセルと略
す）は、構成要素が少なく、メモリセル面積の縮小が容
易であるため、広く使われている。
１つのトランジスタと１つのキャパシタから構成される
ダイナミック型のメモリセル（以下単にメモリセルと略
す）は、構成要素が少なく、メモリセル面積の縮小が容
易であるため、広く使われている。
【０００３】メモリセルからの出力電圧はメモリセル内
のキャパシタの値に比例するため、メモリセルを小型
化，高集積化しても安定な動作を保証するには、そのキ
ャピャシタの値を十分に大きくする必要がある。
のキャパシタの値に比例するため、メモリセルを小型
化，高集積化しても安定な動作を保証するには、そのキ
ャピャシタの値を十分に大きくする必要がある。
【０００４】このようなメモリセル用のキャパシタとし
て図４に示した構造のキャパシタが知られている。本図
ではキャパシタとともにＭＯＳトランジスタを示してい
る。キャパシタは、Ｎ型ソース・ドレイン領域５−１に
接続された土台となる導電部材８、及びこれに接続され
る導電部材よりなる円筒形状の蓄積電極と、セルプレー
ト１１と、両者を隔絶する容量絶縁膜１０とからなる。
素子分離は、Ｐ型シリコン基板１に選択的に形成された
酸化シリコン膜２によりなされている。ＭＯＳトランジ
スタは、Ｐ型シリコン基板１に形成されたＮ型ソース・
ドレイン領域５−１，５−２と、ゲート酸化膜３を介し
て積層されたゲート電極４とで構成され、ゲート電極４
はワード線をかねている。
て図４に示した構造のキャパシタが知られている。本図
ではキャパシタとともにＭＯＳトランジスタを示してい
る。キャパシタは、Ｎ型ソース・ドレイン領域５−１に
接続された土台となる導電部材８、及びこれに接続され
る導電部材よりなる円筒形状の蓄積電極と、セルプレー
ト１１と、両者を隔絶する容量絶縁膜１０とからなる。
素子分離は、Ｐ型シリコン基板１に選択的に形成された
酸化シリコン膜２によりなされている。ＭＯＳトランジ
スタは、Ｐ型シリコン基板１に形成されたＮ型ソース・
ドレイン領域５−１，５−２と、ゲート酸化膜３を介し
て積層されたゲート電極４とで構成され、ゲート電極４
はワード線をかねている。
【０００５】また、図示されていないが第１層間絶縁膜
６，第２層間絶縁膜７に形成されるコンタクト孔を通し
てビット線とＮ型ソース・ドレイン領域５−２が接続さ
れる。
６，第２層間絶縁膜７に形成されるコンタクト孔を通し
てビット線とＮ型ソース・ドレイン領域５−２が接続さ
れる。
【０００６】前述のようにこのキャパシタの蓄積電極は
土台となる導電部材８と９により構成される円筒形状に
なっているため、その円筒の外壁のみならず、内壁もキ
ャパシタ部として利用できる。したがって、メモリセル
面積の増大を抑えながら十分なキャパシタ値を確保でき
るように考えられている。
土台となる導電部材８と９により構成される円筒形状に
なっているため、その円筒の外壁のみならず、内壁もキ
ャパシタ部として利用できる。したがって、メモリセル
面積の増大を抑えながら十分なキャパシタ値を確保でき
るように考えられている。
【０００７】このような円筒形状の蓄積電極を形成する
方法として、１９８９シンポジウム・オン・ブイエルエ
スアイ・テクノロジー・ダイジェスト・オブ・テクニカ
ルペーパーズ（１９８９ＳＹＭＰＯＳＩＵＭ ＯＮ Ｖ
ＬＳＩ ＴＥＣＨＮＯＬＯＧＹ ＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ），６９ページに提
案された方法がある。
方法として、１９８９シンポジウム・オン・ブイエルエ
スアイ・テクノロジー・ダイジェスト・オブ・テクニカ
ルペーパーズ（１９８９ＳＹＭＰＯＳＩＵＭ ＯＮ Ｖ
ＬＳＩ ＴＥＣＨＮＯＬＯＧＹ ＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ），６９ページに提
案された方法がある。
【０００８】
【発明が解決しようとする課題】この方法では、予め第
１導電部材上に開口部を有するように形成された絶縁体
膜上に堆積した多結晶シリコンをドライエッチング法に
よりエッチバックすることにより、開口部の側壁に接す
る部分のみ、多結晶シリコンが残るという減少を利用し
て円筒形状の導電部材９を形成している。
１導電部材上に開口部を有するように形成された絶縁体
膜上に堆積した多結晶シリコンをドライエッチング法に
よりエッチバックすることにより、開口部の側壁に接す
る部分のみ、多結晶シリコンが残るという減少を利用し
て円筒形状の導電部材９を形成している。
【０００９】このエッチバックを用いた方法では、エッ
チバック量が導電部材９の高さを決定し、また導電部材
９の高さが直接キャパシタ値に影響を与えることから、
エッチバック量を均一化することが、キャパシタ値の均
一化に重要となる。
チバック量が導電部材９の高さを決定し、また導電部材
９の高さが直接キャパシタ値に影響を与えることから、
エッチバック量を均一化することが、キャパシタ値の均
一化に重要となる。
【００１０】しかし、ドライエッチング法によるエッチ
バックではエッチング量のバラツキが生じることが知ら
れており、これを用いた従来の方法ではキャパシタ値の
バラツキを導き、さらにはこのキャパシタ値のバラツキ
がメモリセルの安定動作を妨げるといった問題が生じ
る。
バックではエッチング量のバラツキが生じることが知ら
れており、これを用いた従来の方法ではキャパシタ値の
バラツキを導き、さらにはこのキャパシタ値のバラツキ
がメモリセルの安定動作を妨げるといった問題が生じ
る。
【００１１】この問題点を図５に示した工程断面図を用
いて説明する。まず、図５（ａ）に示すように、ＭＯＳ
トランジスタを形成し、そのＮ型ソース・ドレイン領域
５−１に接続された土台となる導電部材８を形成する。
そして、全面に酸化シリコン膜１５を形成して導電体８
の一部を露出する開孔を形成し、その上に導電体膜９ａ
を堆積すると図５（ｂ）の構造が得られる、この状態か
らドライエッチング技術を用い第２導電体膜９ａをエッ
チバックして導電体部９を形成する。このとき、酸化シ
リコン膜１５上に導電体膜９ａが残らないようにする為
に、図５（ｃ）に示すように導電体膜９ａをオーバーエ
ッチングする必要がある。このオーバーエッチング量に
はメモリチップ及びウェハ面内で１０％以上のバラツキ
がある。その結果蓄積電極を構成する円筒形状の導電部
材９に高さのバラツキが生じてしまう。
いて説明する。まず、図５（ａ）に示すように、ＭＯＳ
トランジスタを形成し、そのＮ型ソース・ドレイン領域
５−１に接続された土台となる導電部材８を形成する。
そして、全面に酸化シリコン膜１５を形成して導電体８
の一部を露出する開孔を形成し、その上に導電体膜９ａ
を堆積すると図５（ｂ）の構造が得られる、この状態か
らドライエッチング技術を用い第２導電体膜９ａをエッ
チバックして導電体部９を形成する。このとき、酸化シ
リコン膜１５上に導電体膜９ａが残らないようにする為
に、図５（ｃ）に示すように導電体膜９ａをオーバーエ
ッチングする必要がある。このオーバーエッチング量に
はメモリチップ及びウェハ面内で１０％以上のバラツキ
がある。その結果蓄積電極を構成する円筒形状の導電部
材９に高さのバラツキが生じてしまう。
【００１２】本発明の目的は、上記の問題点を解決し、
高集積半導体メモリに応用した場合にも、キャパシタ値
のバラツキが生じず、安定な動作が保証できるキャピャ
シタの形成方法を提供することにある。
高集積半導体メモリに応用した場合にも、キャパシタ値
のバラツキが生じず、安定な動作が保証できるキャピャ
シタの形成方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に積層の絶縁膜を形成する工程
と、この積層の絶縁膜に将来筒状のキャパシタ電極とす
べき所望の形状の開口部を形成する工程と、この開孔側
壁を被覆するように全面に導電体膜を形成する工程と、
表面全面を研磨することによって積層の絶縁膜表面上の
導電体膜を選択的に除去して開孔内部にのみ導電体膜を
残す工程と、積層の絶縁膜の一部を除去することによっ
て筒状の導体膜を電極を形成する工程を有している。
造方法は、半導体基板上に積層の絶縁膜を形成する工程
と、この積層の絶縁膜に将来筒状のキャパシタ電極とす
べき所望の形状の開口部を形成する工程と、この開孔側
壁を被覆するように全面に導電体膜を形成する工程と、
表面全面を研磨することによって積層の絶縁膜表面上の
導電体膜を選択的に除去して開孔内部にのみ導電体膜を
残す工程と、積層の絶縁膜の一部を除去することによっ
て筒状の導体膜を電極を形成する工程を有している。
【００１４】
【実施例】以下、実施例につき説明する。
【００１５】図１は本発明の一実施例により得られるキ
ャパシタを構成要素とするメモリセルの構造を示す断面
図である。キャパシタは、ＭＯＳトランジスタのＮ型ソ
ース又はドレイン領域５−１に接続された導電部材９よ
りなる円筒形状の蓄積電極と、セルプレート１１と、両
者を隔絶する容量絶縁膜１０とからなる。セルプレート
１１とビット線１４とは、第３層間絶縁膜１２で隔絶さ
れ、素子分離は、半導体基板としてのＰ型シリコン基板
１に形成された絶縁膜としての酸化シリコン膜２により
なされている。ＭＯＳトランジスタは、Ｐ型シリコン基
板１に形成された絶縁膜としての酸化シリコン膜２によ
りなされている。ＭＯＳトランジスタは、Ｐ型シリコン
基板１に形成されたＮ型ソース・ドレイン領域５−１，
５−２と、ゲート酸化膜３を介して積層されたゲート電
極４とで構成され、ゲート電極４はワード線をかねてい
る。また、第１層間絶縁膜６，第２，層間絶縁膜７，第
３層間絶縁膜１２に形成されたコンタクト孔１３を通し
てビット線１４とＮ型ソース・ドレイン領域５−２が接
続されている。
ャパシタを構成要素とするメモリセルの構造を示す断面
図である。キャパシタは、ＭＯＳトランジスタのＮ型ソ
ース又はドレイン領域５−１に接続された導電部材９よ
りなる円筒形状の蓄積電極と、セルプレート１１と、両
者を隔絶する容量絶縁膜１０とからなる。セルプレート
１１とビット線１４とは、第３層間絶縁膜１２で隔絶さ
れ、素子分離は、半導体基板としてのＰ型シリコン基板
１に形成された絶縁膜としての酸化シリコン膜２により
なされている。ＭＯＳトランジスタは、Ｐ型シリコン基
板１に形成された絶縁膜としての酸化シリコン膜２によ
りなされている。ＭＯＳトランジスタは、Ｐ型シリコン
基板１に形成されたＮ型ソース・ドレイン領域５−１，
５−２と、ゲート酸化膜３を介して積層されたゲート電
極４とで構成され、ゲート電極４はワード線をかねてい
る。また、第１層間絶縁膜６，第２，層間絶縁膜７，第
３層間絶縁膜１２に形成されたコンタクト孔１３を通し
てビット線１４とＮ型ソース・ドレイン領域５−２が接
続されている。
【００１６】かかる構造は、図２（ａ）〜（ｆ）の本発
明の一実施例による方法によって得られる。
明の一実施例による方法によって得られる。
【００１７】まず、図２（ａ）に示すように面方位（１
００）のＰ型シリコン基板１に熱酸化膜を形成し、次に
ＣＶＤ法により図示しない窒化シリコン膜を約１２０ｎ
ｍの厚さに堆積し、フォトリソグラフィー技術により、
所定領域上にマスク酸化膜と窒化シリコン膜が残るよう
にパターニングした後、熱酸化することにより厚さ約６
００ｎｍの酸化シリコン膜２を形成して素子領域を区画
する。そして、窒化シリコン膜とマスク酸化膜をウェッ
トエッチングで除去する。次に、９５０℃の酸化雰囲気
で酸化して素子領域に厚さ約２０ｎｍの酸化膜でなるゲ
ート絶縁膜３を形成する。ＣＶＤ法により多結晶シリコ
ン膜を５００ｎｍの厚さに堆積し、通常のフォトリソグ
ラフィー技術とドライエッチング技術によりゲート電極
４を形成する。
００）のＰ型シリコン基板１に熱酸化膜を形成し、次に
ＣＶＤ法により図示しない窒化シリコン膜を約１２０ｎ
ｍの厚さに堆積し、フォトリソグラフィー技術により、
所定領域上にマスク酸化膜と窒化シリコン膜が残るよう
にパターニングした後、熱酸化することにより厚さ約６
００ｎｍの酸化シリコン膜２を形成して素子領域を区画
する。そして、窒化シリコン膜とマスク酸化膜をウェッ
トエッチングで除去する。次に、９５０℃の酸化雰囲気
で酸化して素子領域に厚さ約２０ｎｍの酸化膜でなるゲ
ート絶縁膜３を形成する。ＣＶＤ法により多結晶シリコ
ン膜を５００ｎｍの厚さに堆積し、通常のフォトリソグ
ラフィー技術とドライエッチング技術によりゲート電極
４を形成する。
【００１８】次に、図２（ｂ）に示すように、ヒ素を加
速エネルギー１００ｋｅＶ，ドーズ量５×１０15ｃｍ-2
で注入し、Ｎ型ソース・ドレイン領域５−１，５−２を
形成する。次に、ウェットエッチングでゲート電極４直
下のゲート酸化膜３のみを残して、他を除去する。次
に、ＣＶＤ法によりシリコン酸化膜を堆積し、これを第
１層間絶縁膜６とする。引続きＣＶＤ法によりシリコン
酸化膜を堆積し、これを第２層間絶縁膜７とする。
速エネルギー１００ｋｅＶ，ドーズ量５×１０15ｃｍ-2
で注入し、Ｎ型ソース・ドレイン領域５−１，５−２を
形成する。次に、ウェットエッチングでゲート電極４直
下のゲート酸化膜３のみを残して、他を除去する。次
に、ＣＶＤ法によりシリコン酸化膜を堆積し、これを第
１層間絶縁膜６とする。引続きＣＶＤ法によりシリコン
酸化膜を堆積し、これを第２層間絶縁膜７とする。
【００１９】次に、図２（ｃ）に示すように第２層間絶
縁膜７，第１層間絶縁膜６を貫通し、Ｎ型ソース・ドレ
イ領域５−１に達する開口部５０を形成する。その後Ｃ
ＶＤ法によりシリコン酸化膜１５を全面に堆積した後、
前記の開口部を囲む大きな開口部を設ける。その際、窒
化シリコン膜より酸化シリコン膜のエッチング条件を用
いてエッチングを行いほぼ窒化シリコン膜の表面すなわ
ち図２（ｄ）の第２層間絶縁膜の表面で停止させる。さ
らに多結晶シリコン膜を堆積し、リンを熱拡散すること
により導電体膜９を形成する。
縁膜７，第１層間絶縁膜６を貫通し、Ｎ型ソース・ドレ
イ領域５−１に達する開口部５０を形成する。その後Ｃ
ＶＤ法によりシリコン酸化膜１５を全面に堆積した後、
前記の開口部を囲む大きな開口部を設ける。その際、窒
化シリコン膜より酸化シリコン膜のエッチング条件を用
いてエッチングを行いほぼ窒化シリコン膜の表面すなわ
ち図２（ｄ）の第２層間絶縁膜の表面で停止させる。さ
らに多結晶シリコン膜を堆積し、リンを熱拡散すること
により導電体膜９を形成する。
【００２０】次いで導電体膜９を選択研磨する。この選
択研磨では例えばポリウレタンを主原料とするパッドお
よび研磨液として有機アミンを用いることにより、多結
晶シリコンを機械的化学的に研磨する。その際、シリコ
ン酸化膜は多結晶シリコンの研磨速度に比べほとんど無
視できる程度しか研磨されないため、実質的に選択研磨
が行なわれる。すなわち、シリコン酸化膜１５上の導電
体膜９ａのみ研磨され、研磨はシリコン酸化膜１５が露
出すると同時にそれ以上進行しない。それはシリコン酸
化膜１５の表面が研磨されない為、このシリコン酸化膜
１５の表面より下には機械的化学的研磨の作用が働か
ず、それが研磨の進行のストッパとなり、その結果シリ
コン酸化膜１５の表面で選択研磨は、ほぼ自動的に停止
することによる。すなわち導電体膜９ａは酸化膜１５の
開口部の側壁に、ちょうどシリコン酸化膜１５の表面の
高さと同じ高さに形成されて、円筒形の導電部材９とな
る。その状態を示すのが図２（ｅ）である。
択研磨では例えばポリウレタンを主原料とするパッドお
よび研磨液として有機アミンを用いることにより、多結
晶シリコンを機械的化学的に研磨する。その際、シリコ
ン酸化膜は多結晶シリコンの研磨速度に比べほとんど無
視できる程度しか研磨されないため、実質的に選択研磨
が行なわれる。すなわち、シリコン酸化膜１５上の導電
体膜９ａのみ研磨され、研磨はシリコン酸化膜１５が露
出すると同時にそれ以上進行しない。それはシリコン酸
化膜１５の表面が研磨されない為、このシリコン酸化膜
１５の表面より下には機械的化学的研磨の作用が働か
ず、それが研磨の進行のストッパとなり、その結果シリ
コン酸化膜１５の表面で選択研磨は、ほぼ自動的に停止
することによる。すなわち導電体膜９ａは酸化膜１５の
開口部の側壁に、ちょうどシリコン酸化膜１５の表面の
高さと同じ高さに形成されて、円筒形の導電部材９とな
る。その状態を示すのが図２（ｅ）である。
【００２１】その後シリコン酸化膜１５を例えばフッ酸
の水溶液などでエッチングすれば、シリコン窒化膜より
なる第２層間絶縁膜７をエッチングストッパとしてシリ
コン酸化膜１５のみエッチング除去することができる。
の水溶液などでエッチングすれば、シリコン窒化膜より
なる第２層間絶縁膜７をエッチングストッパとしてシリ
コン酸化膜１５のみエッチング除去することができる。
【００２２】次に、図２（ｆ）に示したように、導電部
材９を熱酸化した後、ＣＶＤ法により多結晶シリコン膜
を堆積させ、リンを熱拡散しフォトリソグラフィー技術
とドライエッチング技術により、パターニングし、図示
する形状の容量絶縁膜１０とセルプレート１１を得る。
つぎにＣＶＤ法によりシリコン酸化膜よりなる、第３層
間絶縁膜１２を堆積した後、コンタクト孔１３を開口
し、アルミニウム膜をビット線１４の形状にすることに
より、図１に示すような円筒状の蓄積電極をキャパシタ
を有するメモリセルが得られる。
材９を熱酸化した後、ＣＶＤ法により多結晶シリコン膜
を堆積させ、リンを熱拡散しフォトリソグラフィー技術
とドライエッチング技術により、パターニングし、図示
する形状の容量絶縁膜１０とセルプレート１１を得る。
つぎにＣＶＤ法によりシリコン酸化膜よりなる、第３層
間絶縁膜１２を堆積した後、コンタクト孔１３を開口
し、アルミニウム膜をビット線１４の形状にすることに
より、図１に示すような円筒状の蓄積電極をキャパシタ
を有するメモリセルが得られる。
【００２３】また第２の実施例としては、図２（ｄ）の
状態からＣＶＤ法により酸化シリコン膜を全面に成長
し、ドライエッチング技術を用いエッチバックすると図
３（ａ）に示すように第１導電体膜９ａの側壁のみに酸
化シリコン膜１６が残る。引き続き図３（ｂ）に示すよ
うに第２導電体膜１７ａを形成する。この状態から前述
の選択研磨を用いると、酸化シリコン膜１５が露出する
まで研磨が進行し、その露出とともに研磨が停止する
為、酸化シリコン膜１５の表面の高さと等しい円筒形状
の蓄積電極が図３（ｃ）に示すように第１導電部材９，
第２導電部材１７により形成される。その後酸化シリコ
ン膜１５、並びに酸化シリコン膜１６を例えばフッ酸の
水溶液などでエッチングすれば、シリコン窒化膜よりな
る第２層間絶縁膜をエッチングストッパとしてシリコン
酸化膜１５並びに酸化シリコン膜１６のみエッチング除
去することができる。
状態からＣＶＤ法により酸化シリコン膜を全面に成長
し、ドライエッチング技術を用いエッチバックすると図
３（ａ）に示すように第１導電体膜９ａの側壁のみに酸
化シリコン膜１６が残る。引き続き図３（ｂ）に示すよ
うに第２導電体膜１７ａを形成する。この状態から前述
の選択研磨を用いると、酸化シリコン膜１５が露出する
まで研磨が進行し、その露出とともに研磨が停止する
為、酸化シリコン膜１５の表面の高さと等しい円筒形状
の蓄積電極が図３（ｃ）に示すように第１導電部材９，
第２導電部材１７により形成される。その後酸化シリコ
ン膜１５、並びに酸化シリコン膜１６を例えばフッ酸の
水溶液などでエッチングすれば、シリコン窒化膜よりな
る第２層間絶縁膜をエッチングストッパとしてシリコン
酸化膜１５並びに酸化シリコン膜１６のみエッチング除
去することができる。
【００２４】次に、図３（ｄ）に示すように、第１導電
部材９、第２導電部材１７を熱酸化した後、ＣＶＤ法に
より多結晶シリコン膜を堆積させ、リンを熱拡散しフォ
トリソグラフィー技術とドライエッチング技術により、
パターニングし、図示する形状の容量絶縁膜１０とセル
プレート１１を得る。つぎにＣＶＤ法によりシリコン酸
化膜よりなる、第３層間絶縁膜１２を堆積した後、コン
タクト孔１３を開口し、アルミニウム膜をビット線１４
の形状にすることにより、図３（ｅ）に示すような２重
の円筒形状の蓄積電極をキャパシタの構成要素とするメ
モリセルが得られる。
部材９、第２導電部材１７を熱酸化した後、ＣＶＤ法に
より多結晶シリコン膜を堆積させ、リンを熱拡散しフォ
トリソグラフィー技術とドライエッチング技術により、
パターニングし、図示する形状の容量絶縁膜１０とセル
プレート１１を得る。つぎにＣＶＤ法によりシリコン酸
化膜よりなる、第３層間絶縁膜１２を堆積した後、コン
タクト孔１３を開口し、アルミニウム膜をビット線１４
の形状にすることにより、図３（ｅ）に示すような２重
の円筒形状の蓄積電極をキャパシタの構成要素とするメ
モリセルが得られる。
【００２５】以上の説明においては、容量絶縁膜１０と
して、シリコンの熱酸化膜を用いるとしたが、容量を大
きくすること、信頼性を高めることを主目的として、酸
化シリコン膜と窒化シリコン膜のどちらか一方、あるい
は両方を用いて１層〜３層構造としても良い。
して、シリコンの熱酸化膜を用いるとしたが、容量を大
きくすること、信頼性を高めることを主目的として、酸
化シリコン膜と窒化シリコン膜のどちらか一方、あるい
は両方を用いて１層〜３層構造としても良い。
【００２６】また、本実施例においては、図２（ｄ）ま
での断面形状を形成するのに、従来例では用いられてい
た土台となる導電部材を利用していない。これは、よい
工程が簡単となる例を示したもので、従来例と全く同じ
に製造することも可能であり、その場合は図５（ｂ）の
ようになる。すなわち本発明の骨子は図２（ｄ）以後の
製造方法であり、これ以前の工程は任意の方法を選択す
ることが可能である。
での断面形状を形成するのに、従来例では用いられてい
た土台となる導電部材を利用していない。これは、よい
工程が簡単となる例を示したもので、従来例と全く同じ
に製造することも可能であり、その場合は図５（ｂ）の
ようになる。すなわち本発明の骨子は図２（ｄ）以後の
製造方法であり、これ以前の工程は任意の方法を選択す
ることが可能である。
【００２７】さらに、本実施例においては、ビット線１
４をアルミニウム膜とし、蓄積電極の上側を通すとした
が、アルミニウムをこれよりも融点の高いポリサイドな
どに変え、蓄積電極の下側を通しても良い。
４をアルミニウム膜とし、蓄積電極の上側を通すとした
が、アルミニウムをこれよりも融点の高いポリサイドな
どに変え、蓄積電極の下側を通しても良い。
【００２８】なお、本発明のキャパシタの形成方法を説
明する為、高集積半導体メモリの例を用いたが、本発明
は、これにかぎることなく、もっと一般的な半導体装置
にも適用できる。
明する為、高集積半導体メモリの例を用いたが、本発明
は、これにかぎることなく、もっと一般的な半導体装置
にも適用できる。
【００２９】
【発明の効果】以上説明したように、本発明では、小さ
なメモリセル面積内で大きなキャパシタ値を確保できる
円筒形状の蓄積電極を有するキャパシタを形成する為に
選択研磨法を用いているため、円筒形状の蓄積電極の高
さを一定にすることができ、その値にバラツキのないキ
ャパシタの形成ができるという効果が得られる。従来の
方法でもあるドライエッチングによるエッチバックを用
いた場合、そのエッチバック量には１０％以上のバラツ
キが生じ、これが全て蓄積電極高さ、さらにキャパシタ
値に反映さえてしまうが、本発明の選択研磨を用いた方
法によれば、そのバラツキはほとんど０に低減できる。
なメモリセル面積内で大きなキャパシタ値を確保できる
円筒形状の蓄積電極を有するキャパシタを形成する為に
選択研磨法を用いているため、円筒形状の蓄積電極の高
さを一定にすることができ、その値にバラツキのないキ
ャパシタの形成ができるという効果が得られる。従来の
方法でもあるドライエッチングによるエッチバックを用
いた場合、そのエッチバック量には１０％以上のバラツ
キが生じ、これが全て蓄積電極高さ、さらにキャパシタ
値に反映さえてしまうが、本発明の選択研磨を用いた方
法によれば、そのバラツキはほとんど０に低減できる。
【図１】本発明のキャパシタの形成方法を適用して得ら
れるメモリセルの一実施例の構造を示す断面図。
れるメモリセルの一実施例の構造を示す断面図。
【図２】本発明の一実施例を説明するための工程順に示
した断面図。
した断面図。
【図３】本発明の他の実施例を示す工程断面図。
【図４】従来のキャパシタの形成方法により得られるキ
ャパシタ及びメモリセルの構造を示す断面図。
ャパシタ及びメモリセルの構造を示す断面図。
【図５】従来のキャパシタの形成方法を説明するための
断面図。
断面図。
１ Ｐ型シリコン基板 ２ 酸化シリコン膜 ３ ゲート酸化膜 ４ ゲート電極 ５−１，５−２ Ｎ型ソース・ドレイン領域 ６ 第１層間絶縁膜 ７ 第２層間絶縁膜 ８ 土台となる導電部材 ９ａ 第１導電体膜 ９ 第１導電部材 １０ 容量絶縁膜 １１ セルプレート １２ 第３層間絶縁膜 １３ コンタクト孔 １４ ビット線 １５，１６ 酸化シリコン膜 １７ａ 第２導電体膜 １７ｂ 第２導電部材
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｃ
Claims (3)
- 【請求項１】 半導体基板の一主面上に絶縁膜を形成す
る工程と、この絶縁膜に基板に到達する開孔を形成する
工程と、この開孔側壁を被覆し前記絶縁膜上に延在する
導電体膜を形成する工程と、基板表面全面を研磨して前
記絶縁膜像の前記導電体膜を選択的に除去して前記開孔
内部のみ前記導電体膜を残す工程と、前記の積層の絶縁
膜の一部を除去することによって筒状の導電体膜を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板に素子領域を選択的に形成す
る工程と、前記素子領域を含む前記半導体基板を絶縁層
で覆う工程と、前記絶縁層を選択的に除去して前記素子
領域の一部を露出する開孔を形成する工程と、前記絶縁
層の上表面および前記開孔を想定する側面上に前記素子
領域に接触して導電体層を形成する工程と、前記導電体
層と前記絶縁膜との研磨速度の差を利用して前記導電体
層の前記絶縁層の上表面の第１部分は除去し前記導電体
層の前記絶縁層の側面上の部分であって前記素子領域に
接触する第２部分を残す工程と、前記第２部分表面に誘
電体膜を形成する工程と、この誘電体膜表面に導体層を
形成する工程とを有する半導体装置の製造方法。 - 【請求項３】 前記導電体層は多結晶シリコンであり、
前記絶縁層はシリコン酸化膜を含むことを特徴とする請
求項１又は２記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294395A JPH08153858A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
| US08/563,234 US5940702A (en) | 1994-11-29 | 1995-11-28 | Method for forming a cylindrical stacked capacitor in a semiconductor device |
| CN95120141A CN1082722C (zh) | 1994-11-29 | 1995-11-29 | 制作半导体器件中圆筒形叠层电容器的方法 |
| KR1019950044614A KR100217273B1 (ko) | 1994-11-29 | 1995-11-29 | 실린더형 적층 캐패시터를 반도체 소자 내에 형성하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294395A JPH08153858A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153858A true JPH08153858A (ja) | 1996-06-11 |
Family
ID=17807186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294395A Pending JPH08153858A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5940702A (ja) |
| JP (1) | JPH08153858A (ja) |
| KR (1) | KR100217273B1 (ja) |
| CN (1) | CN1082722C (ja) |
Cited By (1)
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| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
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| JPH11233737A (ja) | 1998-02-10 | 1999-08-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4194559B2 (ja) | 2002-09-26 | 2008-12-10 | エルジー エレクトロニクス インコーポレーテッド | 光ディスク、追記型光ディスク上で欠陥領域を管理する方法および装置 |
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| KR20040027259A (ko) | 2002-09-26 | 2004-04-01 | 엘지전자 주식회사 | 1 회 기록 가능한 광디스크의 디펙트 영역 관리방법 |
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| WO2004053872A1 (en) | 2002-12-11 | 2004-06-24 | Lg Electronics Inc. | Method and apparatus for managing overwrite on an optical disc write once |
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| BRPI0410198A (pt) | 2003-05-09 | 2006-05-23 | Lg Electronics Inc | meio fìsico de gravação, método de gerenciar informação de gerenciamento de disco, método para recuperar informação de gerenciamento a partir do meio fìsico de gravação, aparelho para gerenciar informação de gerenciamento de disco em meio fìsico de gravação e aparelho para recuperar informação de gerenciamento a partir do meio fìsico de gravação |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970401 |