JPH0812885B2 - 不揮発性半導体記憶素子 - Google Patents
不揮発性半導体記憶素子Info
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- JPH0812885B2 JPH0812885B2 JP62049118A JP4911887A JPH0812885B2 JP H0812885 B2 JPH0812885 B2 JP H0812885B2 JP 62049118 A JP62049118 A JP 62049118A JP 4911887 A JP4911887 A JP 4911887A JP H0812885 B2 JPH0812885 B2 JP H0812885B2
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- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000009792 diffusion process Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 25
- 230000003071 parasitic effect Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶素子に関する。
最近の不揮発性半導体記憶装置の発展には目ざましい
ものがある。その中でも特に紫外線消去型プログラマブ
ルメモリ装置（以下EPROMと称する。）などはそのセル
構造の単純さから大容量化が進んでいる。この大容量化
は各構成要素の縮小化によって推進されてきたが、最近
では様々な障害が生じてきている。
ものがある。その中でも特に紫外線消去型プログラマブ
ルメモリ装置（以下EPROMと称する。）などはそのセル
構造の単純さから大容量化が進んでいる。この大容量化
は各構成要素の縮小化によって推進されてきたが、最近
では様々な障害が生じてきている。
それらの１つは浅接合化による拡散層抵抗の増大であ
る。この現象を従来のERPROMを例に説明を行なう。第７
図が従来のEPROMを示す半導体チップの断面図、第８図
は従来のEPROMの回路図である。ここで１はｐ型半導体
基板、2a,2bはｎ型拡散層からなるドレイン領域、３は
ｎ型拡散層からなるソース領域、４は第１のゲート絶縁
膜、５は第２のゲート絶縁膜、６は浮遊ゲート電極、７
は制御ゲート電極、10は層間絶縁膜、11はコンタクト
孔、12は金属配線である。
る。この現象を従来のERPROMを例に説明を行なう。第７
図が従来のEPROMを示す半導体チップの断面図、第８図
は従来のEPROMの回路図である。ここで１はｐ型半導体
基板、2a,2bはｎ型拡散層からなるドレイン領域、３は
ｎ型拡散層からなるソース領域、４は第１のゲート絶縁
膜、５は第２のゲート絶縁膜、６は浮遊ゲート電極、７
は制御ゲート電極、10は層間絶縁膜、11はコンタクト
孔、12は金属配線である。
第８図において、QM11〜QM22はメモリトランジスタ、
Q1,Q2,Q3,Q4はMOSトランジスタ、Xi,Xi+1はワード線、D
i,Di+1はビット線、Yi,Yi+1はビット線選択信号線、VPP
はプログラム電源、VP,▲▼はプログラム読み出し
制御信号、SAはセンス増幅器である。このような従来の
EPROMではソース領域３が拡散層配線の一部を兼ね、そ
の拡散層配線が接地電位金属配線Ｇに接続される。その
ため主として拡散層配線の寄生抵抗が寄生ソース抵抗Ｒ
として作用する。ところがEPROMセルの読み出し時やプ
ログラム時のチャネル電流はビット線からメモリセルト
ランジスタ、及びソースの拡散層配線を通じて流れる。
この時寄生ソーツ抵抗Ｒが高いとソース電極電位が上昇
し、メモリトランジスタのオン電流の低下や電子のチャ
ネル注入効率の劣化、つまりはプログラミング速度の劣
化が生じてしまう。この問題のため寄生ソース抵抗増大
につながるソース領域の浅接合化や、拡散層配線幅の縮
小化は困難となっていて、セル面積の縮小化が阻害され
ている。
Q1,Q2,Q3,Q4はMOSトランジスタ、Xi,Xi+1はワード線、D
i,Di+1はビット線、Yi,Yi+1はビット線選択信号線、VPP
はプログラム電源、VP,▲▼はプログラム読み出し
制御信号、SAはセンス増幅器である。このような従来の
EPROMではソース領域３が拡散層配線の一部を兼ね、そ
の拡散層配線が接地電位金属配線Ｇに接続される。その
ため主として拡散層配線の寄生抵抗が寄生ソース抵抗Ｒ
として作用する。ところがEPROMセルの読み出し時やプ
ログラム時のチャネル電流はビット線からメモリセルト
ランジスタ、及びソースの拡散層配線を通じて流れる。
この時寄生ソーツ抵抗Ｒが高いとソース電極電位が上昇
し、メモリトランジスタのオン電流の低下や電子のチャ
ネル注入効率の劣化、つまりはプログラミング速度の劣
化が生じてしまう。この問題のため寄生ソース抵抗増大
につながるソース領域の浅接合化や、拡散層配線幅の縮
小化は困難となっていて、セル面積の縮小化が阻害され
ている。
上述した従来の不揮発性半導体記憶素子は、ソース領
域の寄生抵抗が、メモリセル面積の縮小化に伴って増大
しプログラミング速度が低下してしまうという欠点があ
る。
域の寄生抵抗が、メモリセル面積の縮小化に伴って増大
しプログラミング速度が低下してしまうという欠点があ
る。
本発明の不揮発性半導体記憶素子は、第１導電型半導
体基板に選択的に第２導電型不純物が導入されてなるソ
ース領域及びドレイン領域と、前記ソース領域及びドレ
イン領域に挾まれたチャネル領域と、前記チャネル領域
の表面を覆って設けられた第１のゲート絶縁膜と、前記
第１のゲート絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極を覆って設けられた第２のゲート絶
縁膜と、前記第２のゲート絶縁膜上に設けられた制御ゲ
ート電極と、前記ドレイン領域に接続される金属配線と
を有し、前記ソース領域が拡散層配線の一部を兼ねてい
る不揮発性半導体記憶素子において、前記ソース領域
は、前記第１導電型半導体基板に異方性エッチングによ
り掘られた断面Ｕ字状の溝の側壁に形成された第２導電
型不純物層を含んでいるというものである。
体基板に選択的に第２導電型不純物が導入されてなるソ
ース領域及びドレイン領域と、前記ソース領域及びドレ
イン領域に挾まれたチャネル領域と、前記チャネル領域
の表面を覆って設けられた第１のゲート絶縁膜と、前記
第１のゲート絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極を覆って設けられた第２のゲート絶
縁膜と、前記第２のゲート絶縁膜上に設けられた制御ゲ
ート電極と、前記ドレイン領域に接続される金属配線と
を有し、前記ソース領域が拡散層配線の一部を兼ねてい
る不揮発性半導体記憶素子において、前記ソース領域
は、前記第１導電型半導体基板に異方性エッチングによ
り掘られた断面Ｕ字状の溝の側壁に形成された第２導電
型不純物層を含んでいるというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す半導体チップの
断面図であり、２つの不揮発性半導体記憶素子のソース
同士を接続したものを示す。
断面図であり、２つの不揮発性半導体記憶素子のソース
同士を接続したものを示す。
この実施例は、シリコンからなるｐ型半導体基板１に
選択的にｎ型不純物が導入されてなるソース領域3a及び
ドレイン領域2aと、ソース領域3a及びドレイン領域2aに
挾まれたチャネル領域13aと、チャネル領域13aの表面に
覆って設けられた第１のゲート絶縁膜４と、第１のゲー
ト絶縁膜４上に設けられた浮遊ゲート電極６と、浮遊ゲ
ート電極６を覆って設けられた第２のゲート絶縁膜５上
に設けられた制御ゲート電極７と、ドレイン領域2aに接
続される金属配線12とを有し、ソース領域3aが拡散層配
線の一部を兼ねている不揮発性半導体記憶素子におい
て、ソース領域3aは、ｐ型半導体基板に掘られた断面Ｕ
字状の溝14の側壁及び底面に形成されたｎ型不純物層か
らなるというものである。そうして、第１のゲート絶縁
膜４の縁端部と酸化シリコンからなる層間絶縁膜10′で
埋められた溝14の側壁面とは実質的に連続している。
選択的にｎ型不純物が導入されてなるソース領域3a及び
ドレイン領域2aと、ソース領域3a及びドレイン領域2aに
挾まれたチャネル領域13aと、チャネル領域13aの表面に
覆って設けられた第１のゲート絶縁膜４と、第１のゲー
ト絶縁膜４上に設けられた浮遊ゲート電極６と、浮遊ゲ
ート電極６を覆って設けられた第２のゲート絶縁膜５上
に設けられた制御ゲート電極７と、ドレイン領域2aに接
続される金属配線12とを有し、ソース領域3aが拡散層配
線の一部を兼ねている不揮発性半導体記憶素子におい
て、ソース領域3aは、ｐ型半導体基板に掘られた断面Ｕ
字状の溝14の側壁及び底面に形成されたｎ型不純物層か
らなるというものである。そうして、第１のゲート絶縁
膜４の縁端部と酸化シリコンからなる層間絶縁膜10′で
埋められた溝14の側壁面とは実質的に連続している。
第１図の右側にはもう一つの不揮発性半導体素子が対
称に描かれており、これら２つの素子のソース領域は溝
14の底面に設けられたｎ型不純物層15（実際にはソース
領域3a,3bと連続している）で接続されている。
称に描かれており、これら２つの素子のソース領域は溝
14の底面に設けられたｎ型不純物層15（実際にはソース
領域3a,3bと連続している）で接続されている。
この実施例の利点は次の通りである。まず第１にソー
ス領域3aの表面積が従来例に比して増加しているため寄
生抵抗が小さいことである。このため効率的な書込が可
能である。第２にソース領域のセル面積に対する占有率
が小さい（半導体基板の主面に対していう）ことであ
る。この利点はソース領域の主表面となる溝の側壁面が
第１のゲート絶縁膜の縁端部と実質的に連続して形成さ
れていることにより生じている。すなわち半導体基板の
主面からみた断面積は小さい。
ス領域3aの表面積が従来例に比して増加しているため寄
生抵抗が小さいことである。このため効率的な書込が可
能である。第２にソース領域のセル面積に対する占有率
が小さい（半導体基板の主面に対していう）ことであ
る。この利点はソース領域の主表面となる溝の側壁面が
第１のゲート絶縁膜の縁端部と実質的に連続して形成さ
れていることにより生じている。すなわち半導体基板の
主面からみた断面積は小さい。
次に、この実施例の製造方法について説明する。
第２図は本発明の第１の実施例の製造方法を説明する
ための途中工程における半導体チップの断面図である。
ための途中工程における半導体チップの断面図である。
ここで８は制御ゲート電極上の例えば厚さ150nmの窒
化ケイ素膜、７は制御ゲート電極で例えば厚さ400nmの
多結晶シリコン膜からなり、６は浮遊ゲート電極で例え
ば厚さ250nmの多結晶シリコン膜からなり、４は酸化シ
リコンからなる第１のゲート絶縁膜、５は第２ゲート絶
縁膜、１は例えばシリコンからなるｐ型半導体基板、９
はパターンニングされたレジスト膜である。ここで窒化
ケイ素膜8,制御ゲート電極7,第１および第２のゲート絶
縁膜4,5、及び浮遊ゲート電極６は前工程で公知の技術
によりそれぞれの縁端が実質的に一致してパターニング
されている。レジスト膜９はこのゲート電極パターンの
半分及びドレイン拡散層となるｐ型半導体基板１の表面
を覆っている。このときゲート電極パターンに挾まれた
ｐ型半導体基板１の表面は露出している。次に例えばリ
アクティブオンエッチ等の異方性エッチによりｐ型半導
体基板１をエッチングする。ゲート電極パターン上部の
窒化ケイ素膜８はこのエッチングに対してマスクになる
ため第１のゲート絶縁膜４の縁端部表面とほゞ連続した
側壁面を有する溝14が形成される。この後レジスト８を
除去後側壁面及び底面にｎ型不純物を拡散し溝内拡散層
（ソース領域3a,3b,n型不純物層15）を形成する。この
不純物拡散方法は例えばPOCl3等の雰囲気中での熱処理
による不純物拡散法やヒ素シリケートガラス等の塗布膜
からの不純物拡散方法等種々のものが使用可能である。
ドレイン領域2a,2bはこの溝内拡散層の形成時に同時に
形成してもまた別に形成して構わない。以下は通常の製
造方法に従い層間絶縁膜10,コンタクト孔11,および金属
配線12を形成し第１図の構造を得る。
化ケイ素膜、７は制御ゲート電極で例えば厚さ400nmの
多結晶シリコン膜からなり、６は浮遊ゲート電極で例え
ば厚さ250nmの多結晶シリコン膜からなり、４は酸化シ
リコンからなる第１のゲート絶縁膜、５は第２ゲート絶
縁膜、１は例えばシリコンからなるｐ型半導体基板、９
はパターンニングされたレジスト膜である。ここで窒化
ケイ素膜8,制御ゲート電極7,第１および第２のゲート絶
縁膜4,5、及び浮遊ゲート電極６は前工程で公知の技術
によりそれぞれの縁端が実質的に一致してパターニング
されている。レジスト膜９はこのゲート電極パターンの
半分及びドレイン拡散層となるｐ型半導体基板１の表面
を覆っている。このときゲート電極パターンに挾まれた
ｐ型半導体基板１の表面は露出している。次に例えばリ
アクティブオンエッチ等の異方性エッチによりｐ型半導
体基板１をエッチングする。ゲート電極パターン上部の
窒化ケイ素膜８はこのエッチングに対してマスクになる
ため第１のゲート絶縁膜４の縁端部表面とほゞ連続した
側壁面を有する溝14が形成される。この後レジスト８を
除去後側壁面及び底面にｎ型不純物を拡散し溝内拡散層
（ソース領域3a,3b,n型不純物層15）を形成する。この
不純物拡散方法は例えばPOCl3等の雰囲気中での熱処理
による不純物拡散法やヒ素シリケートガラス等の塗布膜
からの不純物拡散方法等種々のものが使用可能である。
ドレイン領域2a,2bはこの溝内拡散層の形成時に同時に
形成してもまた別に形成して構わない。以下は通常の製
造方法に従い層間絶縁膜10,コンタクト孔11,および金属
配線12を形成し第１図の構造を得る。
第３図は本発明の第２の実施例を示す半導体チップの
断面図である。
断面図である。
ソース領域3aと3bとは溝14内で接続されていない点が
第１の実施例と異なる。この構造は、第２図におけるレ
ジスト膜９を例えば酸化シリコン膜に置き換えさらに溝
内に不純物を導入した後に再びｐ型半導体基板１を異方
性エッチングすれば容易に形成される。この構造におい
て隣り合せの素子のソース領域同士をそれぞれソース選
択線として独立に使うことが可能になる。このソース選
択線は回路図を示した第４図に示すZk,Zk+1に相当して
いる。今ここでQM11をプログラムするときはワード線Xi
に高電圧，ソース選択線Zkを設置電位，ワード線Xi+1を
接地電位，ソース選択線Zk+1を開放状態にする。またプ
ログロム制御信号VP及びビット線選択信号線Yjに高電圧
が印加される。この結果VPPよりメモリトランジスタQ
M11を通りソース選択線Zkに電流が流れメモリトランジ
スタQM11がプログラミングされる。このときメモリトラ
ンジスタQM21はソース電極は開放状態であるためメモリ
トランジスタQM21を通る寄生トランジスタ電流は流れな
い。このためメモリトランジスタQM11のドレイン電圧の
前述の寄生電流による電圧降下はなく効率的なプログラ
ミングが可能である。このように本構造はセル面積を増
大することなくソース線を分離することができ、この結
果プログラミング時の寄生トランジスタ電流を阻止でき
るセルアレイの構成が得られることになる。
第１の実施例と異なる。この構造は、第２図におけるレ
ジスト膜９を例えば酸化シリコン膜に置き換えさらに溝
内に不純物を導入した後に再びｐ型半導体基板１を異方
性エッチングすれば容易に形成される。この構造におい
て隣り合せの素子のソース領域同士をそれぞれソース選
択線として独立に使うことが可能になる。このソース選
択線は回路図を示した第４図に示すZk,Zk+1に相当して
いる。今ここでQM11をプログラムするときはワード線Xi
に高電圧，ソース選択線Zkを設置電位，ワード線Xi+1を
接地電位，ソース選択線Zk+1を開放状態にする。またプ
ログロム制御信号VP及びビット線選択信号線Yjに高電圧
が印加される。この結果VPPよりメモリトランジスタQ
M11を通りソース選択線Zkに電流が流れメモリトランジ
スタQM11がプログラミングされる。このときメモリトラ
ンジスタQM21はソース電極は開放状態であるためメモリ
トランジスタQM21を通る寄生トランジスタ電流は流れな
い。このためメモリトランジスタQM11のドレイン電圧の
前述の寄生電流による電圧降下はなく効率的なプログラ
ミングが可能である。このように本構造はセル面積を増
大することなくソース線を分離することができ、この結
果プログラミング時の寄生トランジスタ電流を阻止でき
るセルアレイの構成が得られることになる。
第５図は本発明の第３の実施例を示す半導体チップの
断面図である。
断面図である。
この実施例は単にソース抵抗の低抵抗化を計るため従
来通りのソース領域3cに溝側面のソース領域3aを追加し
た例である。この場合は制御ゲートの縁端部と溝側壁面
との間に位置合わせ間隔が存在しており第１の実施例の
ようなセル面積の縮小化の利点は失なわれている。
来通りのソース領域3cに溝側面のソース領域3aを追加し
た例である。この場合は制御ゲートの縁端部と溝側壁面
との間に位置合わせ間隔が存在しており第１の実施例の
ようなセル面積の縮小化の利点は失なわれている。
第６図は本発明の第４の実施例を示す半導体チップの
断面図である。
断面図である。
この実施例は溝の表面を酸化シリコン膜17で覆ったの
ち多結晶シリコン層16bで埋め込んだもので、ドレイン
領域を低濃度で浅い第１のドレイン領域2c,2dと深い第
２のドレイン領域2e,2fで構成し、第２のドレイン領域2
e,2dは多結晶シリコン層16e,16cから拡散して形成し、
金属配線との接続を多結晶シリコン層16e,16cを介して
とっている。
ち多結晶シリコン層16bで埋め込んだもので、ドレイン
領域を低濃度で浅い第１のドレイン領域2c,2dと深い第
２のドレイン領域2e,2fで構成し、第２のドレイン領域2
e,2dは多結晶シリコン層16e,16cから拡散して形成し、
金属配線との接続を多結晶シリコン層16e,16cを介して
とっている。
この実施例の第１の特色は層間膜の平坦化に多結晶シ
リコン層16a,16bを利用していることである。つまり多
結晶シリコン層16bは溝部を埋め込み、また16aは浮遊ゲ
ート６及び制御ゲート７同士ではさまれた段の段差緩和
を同時に実現させている。第２の特色はドレイン領域の
非対称性である。第２のドレイン領域はこの不揮発性半
導体記憶素子を使用したEPROMのプログラミング時にド
レイン電極として使用され、一方浅く低不純物濃度で形
成された第１のドレイン領域は読み出した時にドレイン
電極として使用される。このことによりプログラミング
時のドレイン電界は従来と同一バイアス条件でも強く、
逆に読み出し時のドレイン電界は弱くすることができ
る。これはLDD構造のMOSトランジスタの振舞いと同様の
メカニズムで理解される。
リコン層16a,16bを利用していることである。つまり多
結晶シリコン層16bは溝部を埋め込み、また16aは浮遊ゲ
ート６及び制御ゲート７同士ではさまれた段の段差緩和
を同時に実現させている。第２の特色はドレイン領域の
非対称性である。第２のドレイン領域はこの不揮発性半
導体記憶素子を使用したEPROMのプログラミング時にド
レイン電極として使用され、一方浅く低不純物濃度で形
成された第１のドレイン領域は読み出した時にドレイン
電極として使用される。このことによりプログラミング
時のドレイン電界は従来と同一バイアス条件でも強く、
逆に読み出し時のドレイン電界は弱くすることができ
る。これはLDD構造のMOSトランジスタの振舞いと同様の
メカニズムで理解される。
このように、この実施例を使用した記憶装置は、プロ
グラミング時と読み出し時のドレイン電界差を大きくす
ることが可能で効率的なプログラミングと同時に読み出
し中に誤って書き込まれるのを防止でき、長期使用時の
信頼性の向上を実現できる。
グラミング時と読み出し時のドレイン電界差を大きくす
ることが可能で効率的なプログラミングと同時に読み出
し中に誤って書き込まれるのを防止でき、長期使用時の
信頼性の向上を実現できる。
以上説明したように本発明は、MIS型の不揮発性半導
体記憶素子のソース領域とドレイン領域の少なくともい
ずれか一方を半導体基板に設けた溝の側壁面に設けるこ
とにより、半導体基板主面の占有率が小さくても高抵抗
化することがなく、高集積化に適した不揮発性半導体記
憶素子が得られる効果がある。
体記憶素子のソース領域とドレイン領域の少なくともい
ずれか一方を半導体基板に設けた溝の側壁面に設けるこ
とにより、半導体基板主面の占有率が小さくても高抵抗
化することがなく、高集積化に適した不揮発性半導体記
憶素子が得られる効果がある。
第１図は本発明の第１の実施例を示す半導体チップの断
面図、第２図は本発明の第１の実施例の製造方法を説明
するための途中工程における半導体チップの断面図、第
３図は本発明の第２の実施例を示す半導体チップの断面
図、第４図は第２の実施例を使用したEPROMの回路図、
第５図，第６図はそれぞれ本発明の第3,第４の実施例を
示す半導体チップの断面図、第７図は従来例を示す半導
体チップの断面図、第８図は従来例を使ったEPROMの回
路図である。 １……ｐ型半導体基板、2a,2b,2c,2d……ドレイン領
域、3,3a,3b,3c,3d……ソース領域、４……第１のゲー
ト絶縁膜、５……第２のゲート絶縁膜、６……浮遊ゲー
ト電極、７……制御ゲート電極、８……窒化ケイ素膜、
９……レジスト膜、10,10′……層間絶縁膜、11……コ
ンタクト孔、12……金属配線、13a,13b……チャネル領
域、14……溝、15……ｎ型不純物層、16a,16b,16c……
多結晶シリコン層、17……酸化シリコン膜、Di,Di+1…
…ビット線、Q1〜Q4……MOSトランジスタ、QM11〜QM22
……メモリトランジスタ（不揮発性半導体記憶素子）、
Ｒ……寄生抵抗、Xi,Xi+1……ワード線、Yi,Yi+1……ビ
ット線選択信号線、Zk,Zk+1……ソース選択線。
面図、第２図は本発明の第１の実施例の製造方法を説明
するための途中工程における半導体チップの断面図、第
３図は本発明の第２の実施例を示す半導体チップの断面
図、第４図は第２の実施例を使用したEPROMの回路図、
第５図，第６図はそれぞれ本発明の第3,第４の実施例を
示す半導体チップの断面図、第７図は従来例を示す半導
体チップの断面図、第８図は従来例を使ったEPROMの回
路図である。 １……ｐ型半導体基板、2a,2b,2c,2d……ドレイン領
域、3,3a,3b,3c,3d……ソース領域、４……第１のゲー
ト絶縁膜、５……第２のゲート絶縁膜、６……浮遊ゲー
ト電極、７……制御ゲート電極、８……窒化ケイ素膜、
９……レジスト膜、10,10′……層間絶縁膜、11……コ
ンタクト孔、12……金属配線、13a,13b……チャネル領
域、14……溝、15……ｎ型不純物層、16a,16b,16c……
多結晶シリコン層、17……酸化シリコン膜、Di,Di+1…
…ビット線、Q1〜Q4……MOSトランジスタ、QM11〜QM22
……メモリトランジスタ（不揮発性半導体記憶素子）、
Ｒ……寄生抵抗、Xi,Xi+1……ワード線、Yi,Yi+1……ビ
ット線選択信号線、Zk,Zk+1……ソース選択線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】第１導電型半導体基板に選択的に第２導電
型不純物が導入されてなるソース領域及びドレイン領域
と、前記ソース領域及びドレイン領域に挟まれたチャネ
ル領域と、前記チャネル領域の表面を覆って設けられた
第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設
けられた浮遊ゲート電極と、前記浮遊ゲート電極を覆っ
て設けられた第２のゲート絶縁膜と、前記第２のゲート
絶縁膜上に設けられた制御ゲート電極と、前記ドレイン
領域に接続される金属配線とを有し、前記ソース領域が
拡散層配線の一部を兼ねている不揮発性半導体記憶素子
において、前記ソース領域は、前記第１導電型半導体基
板に異方性エッチングにより掘られた断面Ｕ字状の溝の
側壁に形成された第２導電型不純物層を含んでいること
を特徴とする不揮発性半導体記憶素子。 - 【請求項２】溝の両側壁にそれぞれ形成された第２導電
型不純物層が溝の底面で分離されている特許請求の範囲
（１）項記載の不揮発性半導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049118A JPH0812885B2 (ja) | 1987-03-03 | 1987-03-03 | 不揮発性半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049118A JPH0812885B2 (ja) | 1987-03-03 | 1987-03-03 | 不揮発性半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63213970A JPS63213970A (ja) | 1988-09-06 |
| JPH0812885B2 true JPH0812885B2 (ja) | 1996-02-07 |
Family
ID=12822147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049118A Expired - Lifetime JPH0812885B2 (ja) | 1987-03-03 | 1987-03-03 | 不揮発性半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812885B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278438A (en) * | 1991-12-19 | 1994-01-11 | North American Philips Corporation | Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure |
| JP3065164B2 (ja) * | 1992-03-18 | 2000-07-12 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US7170130B2 (en) * | 2004-08-11 | 2007-01-30 | Spansion Llc | Memory cell with reduced DIBL and Vss resistance |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538074A (en) * | 1976-07-12 | 1978-01-25 | Hitachi Ltd | Mis type semiconductor device |
| JPS5694778A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Semiconductor memory device |
-
1987
- 1987-03-03 JP JP62049118A patent/JPH0812885B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63213970A (ja) | 1988-09-06 |
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