JPH0799627B2 - 半導体メモリの書き込み読み出し回路 - Google Patents
半導体メモリの書き込み読み出し回路Info
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- JPH0799627B2 JPH0799627B2 JP62014534A JP1453487A JPH0799627B2 JP H0799627 B2 JPH0799627 B2 JP H0799627B2 JP 62014534 A JP62014534 A JP 62014534A JP 1453487 A JP1453487 A JP 1453487A JP H0799627 B2 JPH0799627 B2 JP H0799627B2
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- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
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- G—PHYSICS
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G11C7/065—Differential amplifiers of latching type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリにおいてデータの書き込み及び
読み出し動作を行なう半導体メモリの書き込み読み出し
回路に関するものである。
読み出し動作を行なう半導体メモリの書き込み読み出し
回路に関するものである。
従来の技術 第２図は、半導体メモリのメモリセルへのデータの書き
込み回路及びメモリセルのデータの読み出し回路の概略
を示したものである。S2はメモリセルからのデータの読
み出しのためのセンスアンプ回路、D2はメモリセルへの
データの書き込みを行なうためのドライバ回路、Ｂ・
はビット線対、Ｄ・はデータの入出力のためのデータ
線、WLはワード線、φSはセンスアンプコントロール信
号、Ｙはコラムアドレス、φWはドライバ回路のコント
ロール信号である。T21，T22，T25，T26，T27，T28，T
29はMOSトランジスタである。
込み回路及びメモリセルのデータの読み出し回路の概略
を示したものである。S2はメモリセルからのデータの読
み出しのためのセンスアンプ回路、D2はメモリセルへの
データの書き込みを行なうためのドライバ回路、Ｂ・
はビット線対、Ｄ・はデータの入出力のためのデータ
線、WLはワード線、φSはセンスアンプコントロール信
号、Ｙはコラムアドレス、φWはドライバ回路のコント
ロール信号である。T21，T22，T25，T26，T27，T28，T
29はMOSトランジスタである。
メモリセルからのデータの読み出し動作は、WLの立上り
によりメモリセルに保持されたデータがビット線Ｂ・
に時間とともに電位差となって現われる。センスアンプ
による増幅に十分な電位差が発生した時点でφS信号に
よりセンスアンプ増幅を開始させる。センスアンプによ
り十分に増幅された後に選択されたコラムアドレスＹに
より増幅されたデータはデータ線Ｄ・を通してラッチ
／出力バッファ回路へ伝搬され読み出される。
によりメモリセルに保持されたデータがビット線Ｂ・
に時間とともに電位差となって現われる。センスアンプ
による増幅に十分な電位差が発生した時点でφS信号に
よりセンスアンプ増幅を開始させる。センスアンプによ
り十分に増幅された後に選択されたコラムアドレスＹに
より増幅されたデータはデータ線Ｄ・を通してラッチ
／出力バッファ回路へ伝搬され読み出される。
一方、データの書き込み動作時においてはドライバ回路
D2に入力された書き込みデータはコントロール信号φW
によりこの回路が動作しデータ線Ｄ・がドライブされ
る。ここで、このドライバ回路D2は単にトライステート
インバータ回路のみでの回路構成で従来例として示した
が実際にはさらにトランジスタを追加して制御を行なう
場合が多くドライバ回路としての面積はかなり増加する
可能性がある。次に、データ線Ｄ・がドライブされた
後コラムアドレスＹによって選択されたビット線Ｂ・
上へデータの伝搬が行なわれる。このとき、センスアン
プ回路は、センスアンプコントロール信号φSにより動
作OFF（オフ）状態でありビット線上に伝搬された書き
込みデータが選択されているワード線WLのメモリセルへ
書き込まれる。
D2に入力された書き込みデータはコントロール信号φW
によりこの回路が動作しデータ線Ｄ・がドライブされ
る。ここで、このドライバ回路D2は単にトライステート
インバータ回路のみでの回路構成で従来例として示した
が実際にはさらにトランジスタを追加して制御を行なう
場合が多くドライバ回路としての面積はかなり増加する
可能性がある。次に、データ線Ｄ・がドライブされた
後コラムアドレスＹによって選択されたビット線Ｂ・
上へデータの伝搬が行なわれる。このとき、センスアン
プ回路は、センスアンプコントロール信号φSにより動
作OFF（オフ）状態でありビット線上に伝搬された書き
込みデータが選択されているワード線WLのメモリセルへ
書き込まれる。
このように、メモリセルからのデータの読み出し動作に
おけるセンスアンプ回路とメモリセルへのデータの書き
込み動作におけるデータのドライバ回路は従来、それぞ
れ別々に分離された状態で、別々に分離された機能で設
けられている。
おけるセンスアンプ回路とメモリセルへのデータの書き
込み動作におけるデータのドライバ回路は従来、それぞ
れ別々に分離された状態で、別々に分離された機能で設
けられている。
発明が解決しようとする問題点 以上述べたように、従来例においてはセンスアンプ回路
及び書き込み時のデータのドライバ回路をそれぞれ別々
の場所に設けて回路構成上設計されているため、入出力
に関する相互間の配線領域及び各回路部分の占める面積
が半導体メモリの書き込み・読み出しに関する入出力回
路部分において大きなウェイト占め、しかもセンスアン
プ回路とドライバ回路の機能が独立しているためそれぞ
れの回路のレイアウト上においても半導体メモリの高集
積化・縮少化において障害の１つの要因となっている。
及び書き込み時のデータのドライバ回路をそれぞれ別々
の場所に設けて回路構成上設計されているため、入出力
に関する相互間の配線領域及び各回路部分の占める面積
が半導体メモリの書き込み・読み出しに関する入出力回
路部分において大きなウェイト占め、しかもセンスアン
プ回路とドライバ回路の機能が独立しているためそれぞ
れの回路のレイアウト上においても半導体メモリの高集
積化・縮少化において障害の１つの要因となっている。
本発明は、半導体メモリの書き込み時に動作するドライ
バ回路部と読み出し時に動作するセンスアンプ回路部を
一体化することにより各回路部が占めている面積の縮少
化を図りより高密度・高集積化を実現するものである。
バ回路部と読み出し時に動作するセンスアンプ回路部を
一体化することにより各回路部が占めている面積の縮少
化を図りより高密度・高集積化を実現するものである。
問題点を解決するための手段 本発明は、半導体メモリにおいてメモリセルへのデータ
の書き込み時における信号線へのデータのドライバ回路
部の機能とメモリセルからのデータ読み出し時における
動作回路であるセンスアンプ回路の機能を一体化した回
路構成により１つのまとまった回路で両機能を実現した
ものである。つまり、本発明はメモリセルへのデータの
書き込み時においては入力データをビット線につながる
信号線に伝搬させるインバータ回路により構成されたド
ライバ回路として動作し、メモリセルからのデータ読み
出し時にはビット線から伝搬してきた信号電位を増幅し
ラッチするデータラッチ型センスアンプ回路として動作
し、さらにデータの読み出し時又は書き込み時において
は以前のデータの値の状態を消去しリセットすることが
可能なイコライズするためのスイッチ回路が入出力線間
に設けられた構成になっている。
の書き込み時における信号線へのデータのドライバ回路
部の機能とメモリセルからのデータ読み出し時における
動作回路であるセンスアンプ回路の機能を一体化した回
路構成により１つのまとまった回路で両機能を実現した
ものである。つまり、本発明はメモリセルへのデータの
書き込み時においては入力データをビット線につながる
信号線に伝搬させるインバータ回路により構成されたド
ライバ回路として動作し、メモリセルからのデータ読み
出し時にはビット線から伝搬してきた信号電位を増幅し
ラッチするデータラッチ型センスアンプ回路として動作
し、さらにデータの読み出し時又は書き込み時において
は以前のデータの値の状態を消去しリセットすることが
可能なイコライズするためのスイッチ回路が入出力線間
に設けられた構成になっている。
本発明は、半導体メモリにおいて、メモリセルからかつ
メモリセルへデータの伝搬が行なわれる信号線対の一方
である第１の信号線に第１のスイッチ回路を介して第１
の入出力線が接続され、前記信号線対の他方である第２
の信号線に第２のスイッチ回路を介して第２の入出力線
が接続され、前記第１の入出力線と前記第２の入出力線
の間を短絡することによりそれらの電位をイコライズす
ることが可能な第３のスイッチ回路を設け、前記第１の
入出力線に第１のインバータ回路の入力ゲートが接続さ
れ前記第１のインバータ回路の出力が前記信号線対の他
方である第２の信号線に接続され、前記第２の入出力線
に第２のインバータ回路の入力ゲートが接続され前記第
２のインバータ回路の出力が前記信号線対の一方である
第１の信号線に接続され、前記第1,第２のインバータ回
路のGND（グランド）用電極とGND電位間及び前記第1,第
２のインバータ回路のVDD（電源電圧）用電極とVDD電位
間の少なくとも１つがスイッチ回路を介して接続されて
いる構成を用いるものである。
メモリセルへデータの伝搬が行なわれる信号線対の一方
である第１の信号線に第１のスイッチ回路を介して第１
の入出力線が接続され、前記信号線対の他方である第２
の信号線に第２のスイッチ回路を介して第２の入出力線
が接続され、前記第１の入出力線と前記第２の入出力線
の間を短絡することによりそれらの電位をイコライズす
ることが可能な第３のスイッチ回路を設け、前記第１の
入出力線に第１のインバータ回路の入力ゲートが接続さ
れ前記第１のインバータ回路の出力が前記信号線対の他
方である第２の信号線に接続され、前記第２の入出力線
に第２のインバータ回路の入力ゲートが接続され前記第
２のインバータ回路の出力が前記信号線対の一方である
第１の信号線に接続され、前記第1,第２のインバータ回
路のGND（グランド）用電極とGND電位間及び前記第1,第
２のインバータ回路のVDD（電源電圧）用電極とVDD電位
間の少なくとも１つがスイッチ回路を介して接続されて
いる構成を用いるものである。
作用 本発明は、上記で示した手段により従来より別別に構成
されていた書き込み時の入力データのドライバ回路と読
み出し時のセンスアンプ回路を一体化した回路構成にす
ることが可能となり、各回路部分が占める面積の大幅な
縮少が実現でき、しかも配線領域が占める部分の面積の
縮少も可能となる。また、入出力線間に設けられたイコ
ライズスイッチ回路により特に読み出し時においてビッ
ト線からのデータの増幅・ラッチの時間の高速化に有効
となる。半導体メモリにおいてデータ線の配線領域の縮
少化は、多ビットの入出力ピンを有するチップに対して
はさらに有効なものとなり、また半導体メモリの高密度
・高集積化の要求にともない書き込みのドライバ回路部
及び読み出しのセンスアンプ回路部の面積の縮少化はま
すます重要な技術となる。
されていた書き込み時の入力データのドライバ回路と読
み出し時のセンスアンプ回路を一体化した回路構成にす
ることが可能となり、各回路部分が占める面積の大幅な
縮少が実現でき、しかも配線領域が占める部分の面積の
縮少も可能となる。また、入出力線間に設けられたイコ
ライズスイッチ回路により特に読み出し時においてビッ
ト線からのデータの増幅・ラッチの時間の高速化に有効
となる。半導体メモリにおいてデータ線の配線領域の縮
少化は、多ビットの入出力ピンを有するチップに対して
はさらに有効なものとなり、また半導体メモリの高密度
・高集積化の要求にともない書き込みのドライバ回路部
及び読み出しのセンスアンプ回路部の面積の縮少化はま
すます重要な技術となる。
実施例 第１図は、本発明の第１の実施例を示す等価回路であ
る。第１図で、YB,▲▼はメモリセルからかつメモ
リセルへデータの伝搬が行なわれる信号線対,D・はデ
ータの入出力が行なわれる入出力線、φR/Wは第１図の
全体であるセンスアンプ・ドライバ回路において機能制
御信号でありφR/＝“H"（ハイ）のとき読み出し時の
センスアンプとして動作しφR/＝“L"（ロウ）のとき
書き込み時のドライバ回路として動作する構成を持ち、
φSDはセンスアンプ・ドライバ回路の動作制御信号，φ
DEは入出力線Ｄ・のイコライズスイッチの制御信号で
通常前述のセンスアンプ・ドライバ回路がOFF（オフ）
状態でイコライズスイッチがオンとなり入出力線間の電
位差をイコライズするように制御される。T11，T12，T
13，T14，T15，T16，T17，T18はMOS型トランジスタでT
13，T14はＰチャンネルMOS型トランジスタで、その他は
ｎチャンネルMOS型として第１の実施例において示して
いる。
る。第１図で、YB,▲▼はメモリセルからかつメモ
リセルへデータの伝搬が行なわれる信号線対,D・はデ
ータの入出力が行なわれる入出力線、φR/Wは第１図の
全体であるセンスアンプ・ドライバ回路において機能制
御信号でありφR/＝“H"（ハイ）のとき読み出し時の
センスアンプとして動作しφR/＝“L"（ロウ）のとき
書き込み時のドライバ回路として動作する構成を持ち、
φSDはセンスアンプ・ドライバ回路の動作制御信号，φ
DEは入出力線Ｄ・のイコライズスイッチの制御信号で
通常前述のセンスアンプ・ドライバ回路がOFF（オフ）
状態でイコライズスイッチがオンとなり入出力線間の電
位差をイコライズするように制御される。T11，T12，T
13，T14，T15，T16，T17，T18はMOS型トランジスタでT
13，T14はＰチャンネルMOS型トランジスタで、その他は
ｎチャンネルMOS型として第１の実施例において示して
いる。
メモリセルからのデータの読み出し動作は、ビット線対
間に電位差となって読み出したデータの情報があらわれ
それが伝搬され信号線対YB・▲▼に電位差となって
あらわれる。このときセンスアンプ・ドライバ回路の制
御信号φR/は読み出し時には“H"でT11，T12がオン状
態となっており、メモリセルから読み出されたデータが
信号線対YB・▲▼の電位差となってセンスアンプ・
ドライバ回路のセンスアンプ動作が誤動作なく行なわれ
るために十分な値となったタイミングにおいて制御信号
φSDが“H"となりT18がオン状態でセンスアンプ動作を
開始する。この動作は、ラッチ型のセンスアンプ動作と
同様に機能し、信号線対YB・▲▼及び入出力線Ｄ・
に現われた電位差を急速に増幅させることが可能であ
る。この動作に先だって制御信号φDEにより、センスア
ンプ・ドライバ回路がオフ状態の時にT17のトランジス
タをオン状態にし入出力線Ｄ・の電位差をイコライズ
する動作を行なうことにより、直前のサイクルにおいて
読み出し又は書き込み時によって入出力線上に現われた
データの電位差をリセットすることが可能となる。これ
によって、データの書き込み・読み出し動作を高速にし
かも以前データの状態に影響されることなく安定的にセ
ンスアンプ・ドライバ回路が動作可能となる。十分に、
センスアンプ動作により増幅されたデータは、例えば出
力バッファへと伝搬され読み出されることになる。
間に電位差となって読み出したデータの情報があらわれ
それが伝搬され信号線対YB・▲▼に電位差となって
あらわれる。このときセンスアンプ・ドライバ回路の制
御信号φR/は読み出し時には“H"でT11，T12がオン状
態となっており、メモリセルから読み出されたデータが
信号線対YB・▲▼の電位差となってセンスアンプ・
ドライバ回路のセンスアンプ動作が誤動作なく行なわれ
るために十分な値となったタイミングにおいて制御信号
φSDが“H"となりT18がオン状態でセンスアンプ動作を
開始する。この動作は、ラッチ型のセンスアンプ動作と
同様に機能し、信号線対YB・▲▼及び入出力線Ｄ・
に現われた電位差を急速に増幅させることが可能であ
る。この動作に先だって制御信号φDEにより、センスア
ンプ・ドライバ回路がオフ状態の時にT17のトランジス
タをオン状態にし入出力線Ｄ・の電位差をイコライズ
する動作を行なうことにより、直前のサイクルにおいて
読み出し又は書き込み時によって入出力線上に現われた
データの電位差をリセットすることが可能となる。これ
によって、データの書き込み・読み出し動作を高速にし
かも以前データの状態に影響されることなく安定的にセ
ンスアンプ・ドライバ回路が動作可能となる。十分に、
センスアンプ動作により増幅されたデータは、例えば出
力バッファへと伝搬され読み出されることになる。
一方、メモリセルへのデータの書き込み時においては、
制御信号φR/が“L"（ロウ）になることによりスイッ
チ回路を構成するトランジスタT11，T12はオフ状態とな
りトランジスタT13，T15及びT14，T16のゲートがそれぞ
れ信号線対YB・▲▼に対して電気的にしゃ断された
状態となり一方、制御信号φSDによりトランジスタT18
はオン状態でありT13，T15及びT14，T16によりそれぞれ
入出力線Ｄ・側から見て出力が▲▼・YBであるイ
ンバータ回路を構成することになる。よって、入出力線
Ｄ・に入力された書き込みデータは、前述のインバー
タ回路に入力されこのインバータ回路が書き込み時のド
ライバ回路として働き、信号線対YB・▲▼へデータ
としてドライバ出力が得られ、ビット線を通して選択さ
れたメモリセルへデータが書き込まれることになる。
制御信号φR/が“L"（ロウ）になることによりスイッ
チ回路を構成するトランジスタT11，T12はオフ状態とな
りトランジスタT13，T15及びT14，T16のゲートがそれぞ
れ信号線対YB・▲▼に対して電気的にしゃ断された
状態となり一方、制御信号φSDによりトランジスタT18
はオン状態でありT13，T15及びT14，T16によりそれぞれ
入出力線Ｄ・側から見て出力が▲▼・YBであるイ
ンバータ回路を構成することになる。よって、入出力線
Ｄ・に入力された書き込みデータは、前述のインバー
タ回路に入力されこのインバータ回路が書き込み時のド
ライバ回路として働き、信号線対YB・▲▼へデータ
としてドライバ出力が得られ、ビット線を通して選択さ
れたメモリセルへデータが書き込まれることになる。
このように、センスアンプ・ドライバ回路によりデータ
の書き込み時のドライブ動作及び読み出し時のデータの
増幅という別々の機能を１つの回路により実現できるこ
とがわかる。
の書き込み時のドライブ動作及び読み出し時のデータの
増幅という別々の機能を１つの回路により実現できるこ
とがわかる。
なお、第１の実施例においてT11，T12，T15，T16，
T17，T18をＮチャンネルMOS型FET及びT13，T14をＰチャ
ンネルMOS型FEFトランジスタによりセンスアンプ・ドラ
イバ回路により構成したが、本発明においては同一の機
能を有する他のトランジスタによる構成によっても実現
できることは明らかであり、またＮチャンネル及びＰチ
ャンネルトランジスタについても特に制限するものでは
ない。さらに、制御信号についてその動作制御に対して
も同様の動作が可能であれば、信号電位が“H"（ハイ）
又は“L"（ロウ）のトランジスタにより構成された回路
のオン動作制御に用いてもよい。
T17，T18をＮチャンネルMOS型FET及びT13，T14をＰチャ
ンネルMOS型FEFトランジスタによりセンスアンプ・ドラ
イバ回路により構成したが、本発明においては同一の機
能を有する他のトランジスタによる構成によっても実現
できることは明らかであり、またＮチャンネル及びＰチ
ャンネルトランジスタについても特に制限するものでは
ない。さらに、制御信号についてその動作制御に対して
も同様の動作が可能であれば、信号電位が“H"（ハイ）
又は“L"（ロウ）のトランジスタにより構成された回路
のオン動作制御に用いてもよい。
発明の効果 以上述べたように、本発明によれば第１にセンスアンプ
回路とドライバ回路を１つの回路で実現できることによ
りそれぞれが半導体メモリのチップ内で占めていた面積
を大幅に縮少することができる。第２に、センスアンプ
回路とドライバ回路を相互に接続するためデータ線の配
線領域を省略することができるためこの面積を縮少する
ことができる。第３に入出力線間にイコライズスイッチ
回路を有することによりデータの書き込み・読み出し動
作を高速にしかも以前のデータに影響されることなく安
定的にセンスアンプ・ドライバ回路の動作が可能とな
る。第４に、本発明の一体化した回路により半導体メモ
リのデータの入出力回路のより簡素化が実現でき多ビッ
ト入出力を有する半導体メモリの面積の縮少さらに一般
の半導体メモリの高密度・高集積化に非常に有効とな
る。
回路とドライバ回路を１つの回路で実現できることによ
りそれぞれが半導体メモリのチップ内で占めていた面積
を大幅に縮少することができる。第２に、センスアンプ
回路とドライバ回路を相互に接続するためデータ線の配
線領域を省略することができるためこの面積を縮少する
ことができる。第３に入出力線間にイコライズスイッチ
回路を有することによりデータの書き込み・読み出し動
作を高速にしかも以前のデータに影響されることなく安
定的にセンスアンプ・ドライバ回路の動作が可能とな
る。第４に、本発明の一体化した回路により半導体メモ
リのデータの入出力回路のより簡素化が実現でき多ビッ
ト入出力を有する半導体メモリの面積の縮少さらに一般
の半導体メモリの高密度・高集積化に非常に有効とな
る。
第１図は本発明の第１の実施例のセンスアンプ・ドライ
バ回路の回路図、第２図は従来例を説明する回路図であ
る。 φR/……書き込み・読み出しの制御信号、φSD……セ
ンスアンプ・ドライバ回路の動作制御信号、YB・▲
▼……メモリセルからかつメモリセルへデータの伝搬が
行なわれる信号線対、φDE……入出力線間のイコライズ
スイッチ回路の制御信号、T11，T12，T13，T14，T15，T
16，T17，T18……Ｐ及びＮチャンネルMOS型FETトランジ
スタ。
バ回路の回路図、第２図は従来例を説明する回路図であ
る。 φR/……書き込み・読み出しの制御信号、φSD……セ
ンスアンプ・ドライバ回路の動作制御信号、YB・▲
▼……メモリセルからかつメモリセルへデータの伝搬が
行なわれる信号線対、φDE……入出力線間のイコライズ
スイッチ回路の制御信号、T11，T12，T13，T14，T15，T
16，T17，T18……Ｐ及びＮチャンネルMOS型FETトランジ
スタ。
Claims (1)
- 【請求項１】メモリセルに対しデータの伝搬が行なわれ
る信号線対の一方である第１の信号線に第１のスイッチ
回路を介して第１の入出力線が接続され、前記信号線対
の他方である第２の信号線に第２のスイッチ回路を介し
て第２の入出力線が接続され、前記第１の入出力線と前
記第２の入出力線の間を短絡することによりそれらの電
位をイコライズすることが可能な第３のスイッチ回路を
設け、前記第１の入出力線に第１のインバータ回路の入
力ゲートが接続され、前記第１のインバータ回路の出力
が前記信号線対の他方である第２の信号線に接続され、
前記第２の入出力信号線に第２のインバータ回路の入力
ゲートが接続され前記第２のインバータ回路の出力が前
記信号線対の一方である第１の信号線に接続され、前記
第１・第２のインバータ回路の接地用電極と接地電位間
及び前記第１、第２のインバータ回路の電源電圧印加用
電極と電源電位間の少なくとも１つがスイッチ回路を介
して接続されている半導体メモリの書き込み読み出し回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014534A JPH0799627B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体メモリの書き込み読み出し回路 |
| US07/440,480 US5027325A (en) | 1987-01-23 | 1989-11-21 | Semiconductor memory device having circuit for reading-out and writing-in of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014534A JPH0799627B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体メモリの書き込み読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63183688A JPS63183688A (ja) | 1988-07-29 |
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