JPH079632B2 - アドレス変換装置および方法 - Google Patents
アドレス変換装置および方法Info
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- JPH079632B2 JPH079632B2 JP4123793A JP12379392A JPH079632B2 JP H079632 B2 JPH079632 B2 JP H079632B2 JP 4123793 A JP4123793 A JP 4123793A JP 12379392 A JP12379392 A JP 12379392A JP H079632 B2 JPH079632 B2 JP H079632B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【関連出願についての相互参照】本件出願の主題は、１
９９１年５月７日にジョン ハタースレイ（ＪｏｈｎＨ
ａｔｔｅｒｓｌｅｙ）によって「アドレス変換装置（Ｍ
ｕｌｔｉｐｌｅ Ｖｉｒｔｎａｌ Ａｄｄｒｅｓｓ Ｔ
ｒａｎｓｌａｔｉｏｎ Ｐｅｒ Ｃｏｍｐｕｔｅｒ Ｃ
ｙｃｌｅ）」に対してなされた特許出願第０７／６９
７，１６８号（対応日本出願：特願平４−７４３７０
号、出願日平成４年３月３０日）であって、本件出願の
譲受人に譲渡された特許出願（ＩＢＭ Ｄｏｃｋｅｔ
ＫＩ９−９０−０２２）に関連するものである。米国特
許出願０７／６９７，１６８号（対応日本出願：特願平
４−７４３７０号）の開示はそれを参照することで本件
出願の一部分をなすものとする。
９９１年５月７日にジョン ハタースレイ（ＪｏｈｎＨ
ａｔｔｅｒｓｌｅｙ）によって「アドレス変換装置（Ｍ
ｕｌｔｉｐｌｅ Ｖｉｒｔｎａｌ Ａｄｄｒｅｓｓ Ｔ
ｒａｎｓｌａｔｉｏｎ Ｐｅｒ Ｃｏｍｐｕｔｅｒ Ｃ
ｙｃｌｅ）」に対してなされた特許出願第０７／６９
７，１６８号（対応日本出願：特願平４−７４３７０
号、出願日平成４年３月３０日）であって、本件出願の
譲受人に譲渡された特許出願（ＩＢＭ Ｄｏｃｋｅｔ
ＫＩ９−９０−０２２）に関連するものである。米国特
許出願０７／６９７，１６８号（対応日本出願：特願平
４−７４３７０号）の開示はそれを参照することで本件
出願の一部分をなすものとする。
【０００２】
【産業上の利用分野】本発明は、一般的には、データ処
理システムの仮想記憶装置に関し、およびより詳しくは
複数のアドレス発生器を有し、同一ページ変換に対して
多数の要求を出すことを排除する効率的な変換装置に関
する。
理システムの仮想記憶装置に関し、およびより詳しくは
複数のアドレス発生器を有し、同一ページ変換に対して
多数の要求を出すことを排除する効率的な変換装置に関
する。
【０００３】
【従来の技術】データ処理システムのための仮想記憶の
組織（ｏｒｇａｎｉｚａｔｉｏｎ）および管理（ｍａｎ
ａｇｅｍｅｎｔ）については、たとえばＨａｒｖｅｙ
Ｍ．ＤｅｉｔｅｌがＡｎ Ｉｎｔｒｏｄｕｃｔｉｏｎ
ｔｏ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍｓ，Ａｄｄｉ
ｓｏｎ−Ｗｅｓｌｅｙ（１９８４）において、Ｈａｒｏ
ｌｄ ＬｏｒｉｎおよびＨａｒｖｅｙ Ｍ．Ｄｅｉｔｅ
ｌがＯｐｅｒａｔｉｎｇＳｙｓｔｅｍｓ，Ａｄｄｉｓｏ
ｎ−Ｗｅｓｌｅｙ（１９８１）において、また、Ｈａｒ
ｏｌｄ Ｓ．ＳｔｏｎｅがＨｉｇｈ−Ｐｅｒｆｏｒｍａ
ｎｃｅ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒ
ｅ，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ（１９８７）におい
て記述している。仮想記憶システムにおいて、ページン
グとは、再配置およびアドレスを物理的な位置に結合す
るための装置であり、実際に利用可能なメモリ空間より
もはるかに大きいメモリ空間と思われるメモリをユーザ
のシステムに提供するための装置である。仮想記憶の概
念のキーとなる特徴は、実行中のプロセスにおいて参照
されるアドレスを主記憶装置において利用可能なアドレ
スから分離することにある。実行中のプロセスにより参
照されるアドレスが仮想アドレスと呼ばれ、一方、主記
憶装置において利用可能なアドレスは実アドレスと呼ば
れる。プロセスを実行するときに仮想アドレスを実アド
レス中にマッピングしなければならない。そして、その
ことがダイナミックアドレス変換（ＤＡＴ）機構の機能
となる。そのようなアドレス変換機構のうちひとつで
は、ディレクトリルックアサイドテーブル（ＤＬＡＴ）
を採用する。このテーブルは、ときには変換ルックアサ
イドバッファ（ＴＬＢ）とも呼ばれ、最新の仮想アドレ
ス変換を記憶する。ＤＬＡＴに格納された仮想アドレス
に対して、変換プロセスは１マシンサイクル、あるいは
せいぜい２マシンサイクルを要するのみである。ＤＬＡ
Ｔに格納されていないアドレスに対しては、ＤＡＴプロ
セスは１５から６０サイクルもしくはそれ以上のサイク
ルを要するかも知れない。ＰＬＡＴ内に格納されていな
いアドレスの変換を実行する変換装置はバッファコント
ロールエレメント（ＢＣＥ）と呼ばれる。
組織（ｏｒｇａｎｉｚａｔｉｏｎ）および管理（ｍａｎ
ａｇｅｍｅｎｔ）については、たとえばＨａｒｖｅｙ
Ｍ．ＤｅｉｔｅｌがＡｎ Ｉｎｔｒｏｄｕｃｔｉｏｎ
ｔｏ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍｓ，Ａｄｄｉ
ｓｏｎ−Ｗｅｓｌｅｙ（１９８４）において、Ｈａｒｏ
ｌｄ ＬｏｒｉｎおよびＨａｒｖｅｙ Ｍ．Ｄｅｉｔｅ
ｌがＯｐｅｒａｔｉｎｇＳｙｓｔｅｍｓ，Ａｄｄｉｓｏ
ｎ−Ｗｅｓｌｅｙ（１９８１）において、また、Ｈａｒ
ｏｌｄ Ｓ．ＳｔｏｎｅがＨｉｇｈ−Ｐｅｒｆｏｒｍａ
ｎｃｅ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒ
ｅ，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ（１９８７）におい
て記述している。仮想記憶システムにおいて、ページン
グとは、再配置およびアドレスを物理的な位置に結合す
るための装置であり、実際に利用可能なメモリ空間より
もはるかに大きいメモリ空間と思われるメモリをユーザ
のシステムに提供するための装置である。仮想記憶の概
念のキーとなる特徴は、実行中のプロセスにおいて参照
されるアドレスを主記憶装置において利用可能なアドレ
スから分離することにある。実行中のプロセスにより参
照されるアドレスが仮想アドレスと呼ばれ、一方、主記
憶装置において利用可能なアドレスは実アドレスと呼ば
れる。プロセスを実行するときに仮想アドレスを実アド
レス中にマッピングしなければならない。そして、その
ことがダイナミックアドレス変換（ＤＡＴ）機構の機能
となる。そのようなアドレス変換機構のうちひとつで
は、ディレクトリルックアサイドテーブル（ＤＬＡＴ）
を採用する。このテーブルは、ときには変換ルックアサ
イドバッファ（ＴＬＢ）とも呼ばれ、最新の仮想アドレ
ス変換を記憶する。ＤＬＡＴに格納された仮想アドレス
に対して、変換プロセスは１マシンサイクル、あるいは
せいぜい２マシンサイクルを要するのみである。ＤＬＡ
Ｔに格納されていないアドレスに対しては、ＤＡＴプロ
セスは１５から６０サイクルもしくはそれ以上のサイク
ルを要するかも知れない。ＰＬＡＴ内に格納されていな
いアドレスの変換を実行する変換装置はバッファコント
ロールエレメント（ＢＣＥ）と呼ばれる。
【０００４】仮想アドレスから実アドレスへの変換で
は、アドレス付けのインストラクションまたはデータが
メインメモリのどこに位置するかを検出しなければなら
ない。代表的なアプリケーションでは、プロセッサはサ
イクルにあたりただ１つのアドレスを発生する。いくつ
かのプロセッサは、ＤＬＡＴ（またはＴＬＢ）に行く２
以上のアドレス発生器を有しているが、依然サイクルあ
たりただ１つのアドレスが実際に変換されるにすぎな
い。プロセッサが発達してきたのに応じて、サイクル毎
に２つ以上のアドレスを発生し、かつ変換する必要性が
でてきた。特に各サイクルを十分に利用するには、プロ
セッサは各サイクルに２以上のメモリ要求を必要とす
る。その要求は、たとえば、３つの個別の命令とするこ
とができ、したがって、各サイクルに３つのアドレスを
発生してメモリ要求を行うようにすることが必要であ
る。先に参照したハタースレイの米国特許出願第０７／
６９７，１６８号（対応日本特許出願：特願平４−７４
３７０号）は複数のアドレス発生器を支援するいくつか
のアドレス変換装置について説明している。
は、アドレス付けのインストラクションまたはデータが
メインメモリのどこに位置するかを検出しなければなら
ない。代表的なアプリケーションでは、プロセッサはサ
イクルにあたりただ１つのアドレスを発生する。いくつ
かのプロセッサは、ＤＬＡＴ（またはＴＬＢ）に行く２
以上のアドレス発生器を有しているが、依然サイクルあ
たりただ１つのアドレスが実際に変換されるにすぎな
い。プロセッサが発達してきたのに応じて、サイクル毎
に２つ以上のアドレスを発生し、かつ変換する必要性が
でてきた。特に各サイクルを十分に利用するには、プロ
セッサは各サイクルに２以上のメモリ要求を必要とす
る。その要求は、たとえば、３つの個別の命令とするこ
とができ、したがって、各サイクルに３つのアドレスを
発生してメモリ要求を行うようにすることが必要であ
る。先に参照したハタースレイの米国特許出願第０７／
６９７，１６８号（対応日本特許出願：特願平４−７４
３７０号）は複数のアドレス発生器を支援するいくつか
のアドレス変換装置について説明している。
【０００５】
【発明が解決しようとする課題】複数のアドレス発生器
を、それら自体のＤＬＡＴ装置または共有のＤＬＡＴ装
置のいずれかと共に並列に動作するときに、同一のペー
ジアドレスの変換に対する要求が複数のアドレス変換器
によりなされる可能性がある。もし変換がすでにＤＬＡ
Ｔにあるのでない場合は、変換要求はＢＣＥに対してな
される。ＢＣＥへの各変換要求を待機させ（ｑｕｅｕｅ
ｄ）、そして、変換はそれぞれについてなされるので、
それによって変換時間が非常に増大することになる。
を、それら自体のＤＬＡＴ装置または共有のＤＬＡＴ装
置のいずれかと共に並列に動作するときに、同一のペー
ジアドレスの変換に対する要求が複数のアドレス変換器
によりなされる可能性がある。もし変換がすでにＤＬＡ
Ｔにあるのでない場合は、変換要求はＢＣＥに対してな
される。ＢＣＥへの各変換要求を待機させ（ｑｕｅｕｅ
ｄ）、そして、変換はそれぞれについてなされるので、
それによって変換時間が非常に増大することになる。
【０００６】そこで、本発明の目的は、複数のアドレス
発生器を用いて、同一ページの変換に対する複数の要求
を排除する、効率的な変換装置を提供することにある。
発生器を用いて、同一ページの変換に対する複数の要求
を排除する、効率的な変換装置を提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、データ処理システム内で複数のア
ドレス発生器を支援するアドレス変換装置であって、ア
ドレス変換エントリーを記憶するテーブル手段であっ
て、前記複数のアドレス発生器に応答してアドレス発生
器からの要求が変換エントリーに対応するときにアドレ
ス出力を供給するテーブル手段と、アドレス発生器から
の要求が前記テーブル手段内の変換エントリーに対応し
ない場合を検出する手段と、該検出手段に応答して、現
在、変換のために記憶されているアドレスについての変
換に関して未処理の要求があるか否かを決定し、もし、
なければ、前記変換のためのアドレスを一時的に記憶し
ておくアドレスバッファおよび比較手段と、前記アドレ
スバッファおよび比較手段によりマークされ、変換のた
めに記憶されている各アドレスについての、変換の全て
のリクエスタを識別する分配手段と、前記アドレスバッ
ファおよび比較手段により一時的に記憶されているアド
レスを変換する変換手段であって、該変換手段により前
記分配手段に変換されたアドレスを供給して、変換され
たアドレスの要求を行っているとしてマークされた前記
アドレス発生器の各々および前記テーブル手段に対し
て、分配を行う変換手段とを具えたことを特徴とする。
るために、本発明は、データ処理システム内で複数のア
ドレス発生器を支援するアドレス変換装置であって、ア
ドレス変換エントリーを記憶するテーブル手段であっ
て、前記複数のアドレス発生器に応答してアドレス発生
器からの要求が変換エントリーに対応するときにアドレ
ス出力を供給するテーブル手段と、アドレス発生器から
の要求が前記テーブル手段内の変換エントリーに対応し
ない場合を検出する手段と、該検出手段に応答して、現
在、変換のために記憶されているアドレスについての変
換に関して未処理の要求があるか否かを決定し、もし、
なければ、前記変換のためのアドレスを一時的に記憶し
ておくアドレスバッファおよび比較手段と、前記アドレ
スバッファおよび比較手段によりマークされ、変換のた
めに記憶されている各アドレスについての、変換の全て
のリクエスタを識別する分配手段と、前記アドレスバッ
ファおよび比較手段により一時的に記憶されているアド
レスを変換する変換手段であって、該変換手段により前
記分配手段に変換されたアドレスを供給して、変換され
たアドレスの要求を行っているとしてマークされた前記
アドレス発生器の各々および前記テーブル手段に対し
て、分配を行う変換手段とを具えたことを特徴とする。
【０００８】また、本発明は、請求項１に記載のアドレ
ス変換装置において、前記分配手段は、対応する変換さ
れたアドレスが前記分配手段に供給されたときに、前記
アドレスバッファおよび比較手段から、変換のためのア
ドレスを消去する手段を有することを特徴とする。
ス変換装置において、前記分配手段は、対応する変換さ
れたアドレスが前記分配手段に供給されたときに、前記
アドレスバッファおよび比較手段から、変換のためのア
ドレスを消去する手段を有することを特徴とする。
【０００９】また、本発明は、請求項１に記載のアドレ
ス変換装置において、前記アドレスバッファおよび比較
手段は、変換されるべきアドレスを格納するための複数
の格納場所を有し、該格納場所の各々は、前記変換手段
による変換のためにアドレスがアクチブであることを示
すアクチブビット位置を有する第２テーブル手段と、前
記アドレス発生器のいずれかに対して前記検出手段によ
り変換されるべきことを要求された全てのアドレスに応
答して、前記アドレス発生器の各々に対して前記分配手
段をマークするマーク手段と、前記第２テーブル手段内
のアドレスを前記検出手段により変換されるべきことを
要求されたアドレスと比較し、および前記第２テーブル
手段内で見出されなかったアドレスを入力する比較手段
とを具えたことを特徴とする。
ス変換装置において、前記アドレスバッファおよび比較
手段は、変換されるべきアドレスを格納するための複数
の格納場所を有し、該格納場所の各々は、前記変換手段
による変換のためにアドレスがアクチブであることを示
すアクチブビット位置を有する第２テーブル手段と、前
記アドレス発生器のいずれかに対して前記検出手段によ
り変換されるべきことを要求された全てのアドレスに応
答して、前記アドレス発生器の各々に対して前記分配手
段をマークするマーク手段と、前記第２テーブル手段内
のアドレスを前記検出手段により変換されるべきことを
要求されたアドレスと比較し、および前記第２テーブル
手段内で見出されなかったアドレスを入力する比較手段
とを具えたことを特徴とする。
【００１０】また、本発明は、データ処理システム内で
複数のアドレス発生器を支援するアドレス変換方法であ
って、複数のアドレス変換エントリーを記憶し、前記複
数のアドレス発生器に応答して、アドレス発生器からの
要求が変換エントリーに対応するときにアドレス出力を
供給するステップと、アドレス発生器からの要求が変換
エントリーに対応しない場合を検出するステップと、全
てのアドレス発生器に対応する変換エントリーがない各
アドレスの変換を要求することをマークするステップ
と、変換のために一時的に記憶されたアドレスの変換に
対する未処理の要求があるか否かを決定し、もし、なけ
れば、前記アドレスを変換のために一時的に記憶するス
テップと、当該一時的に記憶されたアドレスを変換する
ステップと、変換されたアドレスを要求するとしてマー
クされた前記発生器の各々に変換されたアドレスを分配
するステップとを具えたことを特徴とする。
複数のアドレス発生器を支援するアドレス変換方法であ
って、複数のアドレス変換エントリーを記憶し、前記複
数のアドレス発生器に応答して、アドレス発生器からの
要求が変換エントリーに対応するときにアドレス出力を
供給するステップと、アドレス発生器からの要求が変換
エントリーに対応しない場合を検出するステップと、全
てのアドレス発生器に対応する変換エントリーがない各
アドレスの変換を要求することをマークするステップ
と、変換のために一時的に記憶されたアドレスの変換に
対する未処理の要求があるか否かを決定し、もし、なけ
れば、前記アドレスを変換のために一時的に記憶するス
テップと、当該一時的に記憶されたアドレスを変換する
ステップと、変換されたアドレスを要求するとしてマー
クされた前記発生器の各々に変換されたアドレスを分配
するステップとを具えたことを特徴とする。
【００１１】
【作用】本発明によれば、複数のアドレス発生器からの
アドレス変換についての複数の要求の結果生じる重複し
た変換はＤＬＡＴアドレスバッファを付加することによ
り排除される。もし、要求されたアドレスがＤＬＡＴに
おいてヒットであれば、変換は慣例の方法で処理され
る。もし、ミスであれば、アドレスはＤＬＡＴアドレス
バッファに入れられる。他のアドレス発生器からの以後
の要求はＤＬＡＴアドレスバッファ内のアドレスと比較
され、このアドレスに対して未処理の要求があるか否か
を判断する。もし、なければ、アドレスは、バッファに
また入れられる。もし、未処理の要求がある場合には、
リクエスタは、アドレスを欲しているとしてアドレスデ
ィストリビュータにおいて、マークされる。変換がＢＣ
Ｅから戻されると、アドレスは、それを必要としている
全てのリクエスタ、ＤＬＡＴおよびバッファに送られ、
バッファからの削除が行われる。
アドレス変換についての複数の要求の結果生じる重複し
た変換はＤＬＡＴアドレスバッファを付加することによ
り排除される。もし、要求されたアドレスがＤＬＡＴに
おいてヒットであれば、変換は慣例の方法で処理され
る。もし、ミスであれば、アドレスはＤＬＡＴアドレス
バッファに入れられる。他のアドレス発生器からの以後
の要求はＤＬＡＴアドレスバッファ内のアドレスと比較
され、このアドレスに対して未処理の要求があるか否か
を判断する。もし、なければ、アドレスは、バッファに
また入れられる。もし、未処理の要求がある場合には、
リクエスタは、アドレスを欲しているとしてアドレスデ
ィストリビュータにおいて、マークされる。変換がＢＣ
Ｅから戻されると、アドレスは、それを必要としている
全てのリクエスタ、ＤＬＡＴおよびバッファに送られ、
バッファからの削除が行われる。
【００１２】上述した本発明の目的および他の目的、本
発明の形態よび利点は、図面を参照してなされる本発明
の好適な実施例についての以下の詳細な説明からよりよ
く理解されよう。
発明の形態よび利点は、図面を参照してなされる本発明
の好適な実施例についての以下の詳細な説明からよりよ
く理解されよう。
【００１３】
【実施例】以下の説明ではダイナミックルック−アサイ
ドテーブルに対して用語“ＤＬＡＴ”を用いるが、当業
者は、この用語を変換ルック−アサイドバッファに対す
る“ＴＬＢ”と入れ替えて用いてもよいことを理解する
であろう。以下の説明のためにページング／セグメンテ
ーション仮想アドレスシステムを仮定する。そのような
システムにおいて、仮想アドレスのフォーマットは図１
に示す通りであり、仮想アドレスのフォーマットは、セ
グメントインデックス（ＳＸ）に対してｓビット、ペー
ジインデックス（ＰＸ）に対してｐビットおよびディス
プレイスメントインデックス（ＤＸ）に対してｄビット
を有している。仮想アドレスは、たとえば３２ビットと
することができ、そのうちのビットＡ０〜Ａ１１がセグ
メントビットを構成し、ビットＡ１２〜Ａ１９がページ
ビットを構成し、ビットＡ２０〜Ａ３１がディスプレイ
スメントビットを構成する。
ドテーブルに対して用語“ＤＬＡＴ”を用いるが、当業
者は、この用語を変換ルック−アサイドバッファに対す
る“ＴＬＢ”と入れ替えて用いてもよいことを理解する
であろう。以下の説明のためにページング／セグメンテ
ーション仮想アドレスシステムを仮定する。そのような
システムにおいて、仮想アドレスのフォーマットは図１
に示す通りであり、仮想アドレスのフォーマットは、セ
グメントインデックス（ＳＸ）に対してｓビット、ペー
ジインデックス（ＰＸ）に対してｐビットおよびディス
プレイスメントインデックス（ＤＸ）に対してｄビット
を有している。仮想アドレスは、たとえば３２ビットと
することができ、そのうちのビットＡ０〜Ａ１１がセグ
メントビットを構成し、ビットＡ１２〜Ａ１９がページ
ビットを構成し、ビットＡ２０〜Ａ３１がディスプレイ
スメントビットを構成する。
【００１４】図２に示すように、仮想アドレスはアドレ
ス発生器２０により発生される。アドレス発生器２０は
中央処理装置（ＣＰＵ）（不図示）の一部分である。最
も最近に参照されるページはＤＬＡＴ２１にエントリー
を有する。２５６の合同（ｃｏｎｇｒｕｅｎｃｅ）クラ
スを持つＤＬＡＴに対して、仮想アドレスのビットＡ１
２〜Ａ１９を用いてＤＬＡＴをアドレス付けする。ＤＬ
ＡＴ２１から読出された、アドレス付けされたエントリ
ーからの、仮想ページ識別ビットはコンパレータ２２に
おいて、仮想アドレスのビットＡ１〜Ａ１１と比較され
る。もしも合致がない場合は、ＤＬＡＴミスが発生して
いる。ＤＬＡＴミスの時は、アドレス変換は、たとえ
ば、セグメント／ページテーブル検索を通して得られ、
ＤＬＡＴに配置される。この検索を実行する構造はバッ
ファコントロールエレメント（ＢＣＥ）と呼ばれる。
ス発生器２０により発生される。アドレス発生器２０は
中央処理装置（ＣＰＵ）（不図示）の一部分である。最
も最近に参照されるページはＤＬＡＴ２１にエントリー
を有する。２５６の合同（ｃｏｎｇｒｕｅｎｃｅ）クラ
スを持つＤＬＡＴに対して、仮想アドレスのビットＡ１
２〜Ａ１９を用いてＤＬＡＴをアドレス付けする。ＤＬ
ＡＴ２１から読出された、アドレス付けされたエントリ
ーからの、仮想ページ識別ビットはコンパレータ２２に
おいて、仮想アドレスのビットＡ１〜Ａ１１と比較され
る。もしも合致がない場合は、ＤＬＡＴミスが発生して
いる。ＤＬＡＴミスの時は、アドレス変換は、たとえ
ば、セグメント／ページテーブル検索を通して得られ、
ＤＬＡＴに配置される。この検索を実行する構造はバッ
ファコントロールエレメント（ＢＣＥ）と呼ばれる。
【００１５】セグメント／ページテーブル検索は、セグ
メントテーブルオリジンレジスタ２３内の値と、加算器
２４内の仮想アドレスのビットＡ０〜Ａ１２とを加算し
て、セグメントマップテーブル２５のインデックス値を
得ることから開始する。次に、セグメントマップテーブ
ル２５からのエントリー出力は、ページマップテーブル
２６エントリーのためのインデックスとして用いられ
る。ここで、各セグメントに対して個別のページマップ
テーブルがある。ページマップテーブル２６からのエン
トリー出力は、実記憶装置内において仮想ページが存在
するページフレームを供給し、そして、オアゲート２７
を通過して、そして、仮想アドレス発生器２０のディス
プレイスメントビットＡ２０〜Ａ３１と連接されて、実
アドレスレジスタ２８において実アドレスを形成する。
メントテーブルオリジンレジスタ２３内の値と、加算器
２４内の仮想アドレスのビットＡ０〜Ａ１２とを加算し
て、セグメントマップテーブル２５のインデックス値を
得ることから開始する。次に、セグメントマップテーブ
ル２５からのエントリー出力は、ページマップテーブル
２６エントリーのためのインデックスとして用いられ
る。ここで、各セグメントに対して個別のページマップ
テーブルがある。ページマップテーブル２６からのエン
トリー出力は、実記憶装置内において仮想ページが存在
するページフレームを供給し、そして、オアゲート２７
を通過して、そして、仮想アドレス発生器２０のディス
プレイスメントビットＡ２０〜Ａ３１と連接されて、実
アドレスレジスタ２８において実アドレスを形成する。
【００１６】他方、もしもＤＬＡＴ２１において、合致
がある場合は、コンパレータ２２は、アンドゲート２９
をイネーブルして、このアンドゲート２９によりＤＬＡ
Ｔ２１からのエントリー出力をオアゲート２７へ通過さ
せる。この場合、ＤＬＡＴ２１からのエントリー出力
は、ディスプレイスメントビットＡ２０〜Ａ３１に対し
て連接される関連する実アドレスフィールドであって、
レジスタ２８において実記憶アドレスを形成する。明ら
かに、このアドレス変換のプロセスはＤＬＡＴミスの時
に生じるセグメント／ページテーブル検索の場合よりも
著しく速い。セグメント／ページテーブル検索は完了ま
でに１５〜８０サイクルを要するかもしれないのに対し
てＤＬＡＴアクセスは１サイクルで完了することができ
る。
がある場合は、コンパレータ２２は、アンドゲート２９
をイネーブルして、このアンドゲート２９によりＤＬＡ
Ｔ２１からのエントリー出力をオアゲート２７へ通過さ
せる。この場合、ＤＬＡＴ２１からのエントリー出力
は、ディスプレイスメントビットＡ２０〜Ａ３１に対し
て連接される関連する実アドレスフィールドであって、
レジスタ２８において実記憶アドレスを形成する。明ら
かに、このアドレス変換のプロセスはＤＬＡＴミスの時
に生じるセグメント／ページテーブル検索の場合よりも
著しく速い。セグメント／ページテーブル検索は完了ま
でに１５〜８０サイクルを要するかもしれないのに対し
てＤＬＡＴアクセスは１サイクルで完了することができ
る。
【００１７】通常、大抵のアドレス変換要求はＤＬＡＴ
の検索によりなされ、そして、セグメント／ページテー
ブル検索は、ＤＬＡＴによるかかる変換を行うよりも多
数のプロセッササイクルを要するが、セグメント／ペー
ジテーブル検索自体は、変換の失敗の可能性がないわけ
ではない。セグメントマップテーブル検索は、セグメン
トが１次の、すなわち主記憶装置に存在しないことを示
すかも知れず、それによりオペレーティングシステムは
２次記憶装置、すなわち、ダイレクトアクセス記憶装置
（ＤＡＳＤ）のセグメントを探し出し、セグメントのた
めのページテーブルを作成し、そして適切なページを１
次記憶装置にロードし、多分プロセス内の現存ページと
置換する。
の検索によりなされ、そして、セグメント／ページテー
ブル検索は、ＤＬＡＴによるかかる変換を行うよりも多
数のプロセッササイクルを要するが、セグメント／ペー
ジテーブル検索自体は、変換の失敗の可能性がないわけ
ではない。セグメントマップテーブル検索は、セグメン
トが１次の、すなわち主記憶装置に存在しないことを示
すかも知れず、それによりオペレーティングシステムは
２次記憶装置、すなわち、ダイレクトアクセス記憶装置
（ＤＡＳＤ）のセグメントを探し出し、セグメントのた
めのページテーブルを作成し、そして適切なページを１
次記憶装置にロードし、多分プロセス内の現存ページと
置換する。
【００１８】たとえセグメントが１次記憶装置内に存在
していても、所望のページは１次記憶装置には存在しな
いかも知れず、それによりオペレーティングシステムは
２次記憶装置のページを探し出し、そのページを１次記
憶装置にロードし、再び、多分プロセス内の現存ページ
と置換する。２次記憶装置にアクセスするプロセスは、
数百プロセッササイクルまでかかる。
していても、所望のページは１次記憶装置には存在しな
いかも知れず、それによりオペレーティングシステムは
２次記憶装置のページを探し出し、そのページを１次記
憶装置にロードし、再び、多分プロセス内の現存ページ
と置換する。２次記憶装置にアクセスするプロセスは、
数百プロセッササイクルまでかかる。
【００１９】上述の説明は、プロセッササイクル毎に
（多くとも）１つの変換を行うように意図された慣例の
ＤＬＡＴ構造に関するものである。共に出願係属中のハ
タースレイによる米国特許出願第０７／６９７，１６８
号（対応日本出願：特願平４−７４３７０号）では、プ
ロセッササイクル毎に多数の変換を行うＤＬＡＴ構造が
開示されている。たとえば、図３に、３個のアドレス発
生器（ＡＧＥＮｓ）３１，３２および３３を含むＤＬＡ
Ｔ構造を示す。各アドレス発生器は、仮想アドレスを発
生し、そのアドレスを変換のためそれぞれＤＬＡＴ３
４，３５および３６に渡す。ＤＬＡＴがその変換を有し
ていない（ＤＬＡＴミス）場合は、上述のようにアドレ
スを発生しなければならない。この手法に伴う主な問題
は、しばしばあるＤＬＡＴ用に変換が行われ、同じ変換
が別のＤＬＡＴ用に必要となることである。すなわち、
例えば３個のアドレス発生器が並行して仮想アドレスを
発生する。第１のＤＬＡＴでミスが発生し、変換にＮサ
イクルを要する。同様に同じアドレスに対して第２およ
び第３のＤＬＡＴでもミスが発生すると、それぞれ変換
にＮサイクルを要する。同じページに対して同じ変換が
３回行われることになるので、その変換に合計３Ｎサイ
クルが必要になるはずである。変換はオペレーティング
・システムによって順次に実行しなければならないこと
に留意されたい。
（多くとも）１つの変換を行うように意図された慣例の
ＤＬＡＴ構造に関するものである。共に出願係属中のハ
タースレイによる米国特許出願第０７／６９７，１６８
号（対応日本出願：特願平４−７４３７０号）では、プ
ロセッササイクル毎に多数の変換を行うＤＬＡＴ構造が
開示されている。たとえば、図３に、３個のアドレス発
生器（ＡＧＥＮｓ）３１，３２および３３を含むＤＬＡ
Ｔ構造を示す。各アドレス発生器は、仮想アドレスを発
生し、そのアドレスを変換のためそれぞれＤＬＡＴ３
４，３５および３６に渡す。ＤＬＡＴがその変換を有し
ていない（ＤＬＡＴミス）場合は、上述のようにアドレ
スを発生しなければならない。この手法に伴う主な問題
は、しばしばあるＤＬＡＴ用に変換が行われ、同じ変換
が別のＤＬＡＴ用に必要となることである。すなわち、
例えば３個のアドレス発生器が並行して仮想アドレスを
発生する。第１のＤＬＡＴでミスが発生し、変換にＮサ
イクルを要する。同様に同じアドレスに対して第２およ
び第３のＤＬＡＴでもミスが発生すると、それぞれ変換
にＮサイクルを要する。同じページに対して同じ変換が
３回行われることになるので、その変換に合計３Ｎサイ
クルが必要になるはずである。変換はオペレーティング
・システムによって順次に実行しなければならないこと
に留意されたい。
【００２０】本発明では、図４に示すように、ＤＬＡＴ
アドレスバッファを付加することにより複数のアドレス
発生器のためのＤＬＡＴ構造を変更する。簡単のため
に、図４は１つのＤＬＡＴ４０によって複数のリクエス
タ（たとえばアドレス発生器）から変換要求を受ける場
合を示す。出願係属中のハタースレイによる米国特許出
願第０７／６９７，１６８号（対応特願平４−７４３７
０号）において述べられているように、ＤＬＡＴ４０は
複数のＤＬＡＴで実施してもよく、もしくは実際に図４
に示しているように、共有された１個のＤＬＡＴであっ
てもよい。本発明はいずれの場合にも適用可能である。
ＤＬＡＴミスロジック４１によりＤＬＡＴミスが検出さ
れた場合には、アドレス変換のためにただちにＢＣＥ４
２に行く代わりに、変換されるべきアドレスはＤＬＡＴ
アドレスバッファ４３に供給される。次いで、このアド
レスは、このバッファ内において、他のアドレスと比較
され、このバッファ内に、合致する変換要求があるか否
かを判断する。もしもなければ、アドレスは、ＢＣＥ４
２による変換のために、バッファ４３内に待機させられ
る（ｑｕｅｕｅｄ）。加えて、リクエスタの識別子（Ｉ
Ｄ）と変換されるべきアドレスとがアドレスディストリ
ビュータ４４に入力されて、このアドレスディストリビ
ュータ４４は、変換されたアドレスをＢＣＥ４２から受
け取るべきリクエスタをマークしまたは識別し、または
記録する。
アドレスバッファを付加することにより複数のアドレス
発生器のためのＤＬＡＴ構造を変更する。簡単のため
に、図４は１つのＤＬＡＴ４０によって複数のリクエス
タ（たとえばアドレス発生器）から変換要求を受ける場
合を示す。出願係属中のハタースレイによる米国特許出
願第０７／６９７，１６８号（対応特願平４−７４３７
０号）において述べられているように、ＤＬＡＴ４０は
複数のＤＬＡＴで実施してもよく、もしくは実際に図４
に示しているように、共有された１個のＤＬＡＴであっ
てもよい。本発明はいずれの場合にも適用可能である。
ＤＬＡＴミスロジック４１によりＤＬＡＴミスが検出さ
れた場合には、アドレス変換のためにただちにＢＣＥ４
２に行く代わりに、変換されるべきアドレスはＤＬＡＴ
アドレスバッファ４３に供給される。次いで、このアド
レスは、このバッファ内において、他のアドレスと比較
され、このバッファ内に、合致する変換要求があるか否
かを判断する。もしもなければ、アドレスは、ＢＣＥ４
２による変換のために、バッファ４３内に待機させられ
る（ｑｕｅｕｅｄ）。加えて、リクエスタの識別子（Ｉ
Ｄ）と変換されるべきアドレスとがアドレスディストリ
ビュータ４４に入力されて、このアドレスディストリビ
ュータ４４は、変換されたアドレスをＢＣＥ４２から受
け取るべきリクエスタをマークしまたは識別し、または
記録する。
【００２１】他方、もしも、合致する変換要求がバッフ
ァ４３中に見つかった場合は、それは変換のために待機
させられない。代わりに、変換されたアドレスをＢＣＥ
４２から受け取るべきリクエスタを「マークする」か、
または記録するための入力がアドレスディストリビュー
タ４４に対してなされる。変換はすでに進行中かも知れ
ないし、あるいはＢＣＥ４２による変換のために少なく
とも待機させられているだろうが、この同一アドレスは
２度目には変換されないであろう。その理由は、このア
ドレスはバッファ４３において待機させられていないか
らである。
ァ４３中に見つかった場合は、それは変換のために待機
させられない。代わりに、変換されたアドレスをＢＣＥ
４２から受け取るべきリクエスタを「マークする」か、
または記録するための入力がアドレスディストリビュー
タ４４に対してなされる。変換はすでに進行中かも知れ
ないし、あるいはＢＣＥ４２による変換のために少なく
とも待機させられているだろうが、この同一アドレスは
２度目には変換されないであろう。その理由は、このア
ドレスはバッファ４３において待機させられていないか
らである。
【００２２】アドレスの変換がＢＣＥ４２により完了さ
れると、変換されたアドレスはアドレス分配器、すなわ
ちアドレスディストリビュータ４４に送られ、このアド
レスディストリビュータ４４は、変換されたアドレスを
要求するアドレス発生器のリクエスタの各々に、アドレ
スを受けるべきアドレスディストリビュータ４４におけ
るそれらリクエスタを削除する旨をマークし、または識
別するエントリーを記録する「マーク」によって示され
るように、変換されたアドレスを供給する。変換された
アドレスをアドレスディストリビュータ４４によりＤＬ
ＡＴ４０へも供給して、以後のアドレス変換要求に用い
られるようにする。ＢＣＥ４２は、正に変換されたアド
レスを識別するデータをＤＬＡＴアドレスバッファ４３
にも供給する。このデータをバッファ４３により用いて
変換を待機しているキュー（ｑｕｅｕｅ）の中のエント
リーを消去する。
れると、変換されたアドレスはアドレス分配器、すなわ
ちアドレスディストリビュータ４４に送られ、このアド
レスディストリビュータ４４は、変換されたアドレスを
要求するアドレス発生器のリクエスタの各々に、アドレ
スを受けるべきアドレスディストリビュータ４４におけ
るそれらリクエスタを削除する旨をマークし、または識
別するエントリーを記録する「マーク」によって示され
るように、変換されたアドレスを供給する。変換された
アドレスをアドレスディストリビュータ４４によりＤＬ
ＡＴ４０へも供給して、以後のアドレス変換要求に用い
られるようにする。ＢＣＥ４２は、正に変換されたアド
レスを識別するデータをＤＬＡＴアドレスバッファ４３
にも供給する。このデータをバッファ４３により用いて
変換を待機しているキュー（ｑｕｅｕｅ）の中のエント
リーを消去する。
【００２３】図５はＤＬＡＴアドレスバッファ４３およ
びアドレスディストリビュータ４４の構造をさらに詳細
に示す。ＤＬＡＴミスロジック４１からのミス出力は、
アドレスをゲート５１を介してアドレスレジスタ５０に
送る。アドレスレジスタの内容は、比較ロジック５２に
おいてテーブル５３内の全てのアクチブアドレスと比較
される。「アクチブアドレス」とは、変換のためにＢＣ
Ｅ４２へ送られるべく待機させられるアドレスである。
変換されるべきアドレスはテーブル５３に入力され、変
換されるべき各入力と関連付けられた「アクチブ」ビッ
トによりテーブル５３においてアクチブ（付勢状態）と
マークされる。テーブル５３はポジション０で始まり、
ポジションｎまでいき、ポジション０が利用可能になる
と、そのポジションに循環される。したがって、テーブ
ル５３は、変換されるべき要求の順次の記録を提供す
る。
びアドレスディストリビュータ４４の構造をさらに詳細
に示す。ＤＬＡＴミスロジック４１からのミス出力は、
アドレスをゲート５１を介してアドレスレジスタ５０に
送る。アドレスレジスタの内容は、比較ロジック５２に
おいてテーブル５３内の全てのアクチブアドレスと比較
される。「アクチブアドレス」とは、変換のためにＢＣ
Ｅ４２へ送られるべく待機させられるアドレスである。
変換されるべきアドレスはテーブル５３に入力され、変
換されるべき各入力と関連付けられた「アクチブ」ビッ
トによりテーブル５３においてアクチブ（付勢状態）と
マークされる。テーブル５３はポジション０で始まり、
ポジションｎまでいき、ポジション０が利用可能になる
と、そのポジションに循環される。したがって、テーブ
ル５３は、変換されるべき要求の順次の記録を提供す
る。
【００２４】テーブル５３内のアドレスは、クロック５
６からのクロックパルスを計数するｎ段カウンタ５５の
制御の下に、ゲート５４を介してコンパレータロジック
５２に順次に読出される。ゲート５４はテーブル５３か
ら読出された各アドレスについての「アクチブ」ビット
によりイネーブルされ、したがって、それらの「アクチ
ブ」ビットセットを持たないアドレスは比較ロジック５
２へは通過しない。比較ロジック５２からの比較出力に
よってフリップフロップ５７をセットし、そして、
６からのクロックパルスを計数するｎ段カウンタ５５の
制御の下に、ゲート５４を介してコンパレータロジック
５２に順次に読出される。ゲート５４はテーブル５３か
ら読出された各アドレスについての「アクチブ」ビット
によりイネーブルされ、したがって、それらの「アクチ
ブ」ビットセットを持たないアドレスは比較ロジック５
２へは通過しない。比較ロジック５２からの比較出力に
よってフリップフロップ５７をセットし、そして、
【００２５】
【外１】 フリップフロップ５７からの出力
【００２６】によってアンドゲート５８を禁止し、以
て、アドレスレジスタ５０におけるアドレスがゲート５
９を介してテーブル５３に読出されないようにする。
て、アドレスレジスタ５０におけるアドレスがゲート５
９を介してテーブル５３に読出されないようにする。
【００２７】カウンタ５５はＤＬＡＴミスロジック４１
からの信号により、リセットおよびスタートされ、テー
ブル５３の中を歩進させるために用いられる。カウンタ
５５は予め定められた数ｎまで計数する。ｎはサイクル
タイムを減らすために妥当な小さい数、たとえば、ＤＬ
ＡＴあてに４〜６、にすべきである。カウンタ５５が、
カウントアップして全比較サイクルの終了を示すゼロカ
ウントに戻ったときにゼロ検出器６０がセットされる。
ゼロ検出器６０がセットされると、それによってアンド
ゲート６１を禁止し、それにより、テーブル５３に格納
されているアドレスのそれ以後の読出しが阻止される。
この時点で、もしもフリップフロップ５７がまだセット
されていないのであれば、検出器６０の出力によってア
ンドゲート５８をイネーブルに、テーブル５３の、「ア
クチブ」ビットがまだセットされていない次の位置にア
ドレスレジスタ５０内のアドレスを読込む。これはテー
ブル位置レジスタ７７により進められる。
からの信号により、リセットおよびスタートされ、テー
ブル５３の中を歩進させるために用いられる。カウンタ
５５は予め定められた数ｎまで計数する。ｎはサイクル
タイムを減らすために妥当な小さい数、たとえば、ＤＬ
ＡＴあてに４〜６、にすべきである。カウンタ５５が、
カウントアップして全比較サイクルの終了を示すゼロカ
ウントに戻ったときにゼロ検出器６０がセットされる。
ゼロ検出器６０がセットされると、それによってアンド
ゲート６１を禁止し、それにより、テーブル５３に格納
されているアドレスのそれ以後の読出しが阻止される。
この時点で、もしもフリップフロップ５７がまだセット
されていないのであれば、検出器６０の出力によってア
ンドゲート５８をイネーブルに、テーブル５３の、「ア
クチブ」ビットがまだセットされていない次の位置にア
ドレスレジスタ５０内のアドレスを読込む。これはテー
ブル位置レジスタ７７により進められる。
【００２８】このレジスタ７７はテーブル５３および６
７の、アクチブビットがセットされていない最後部の位
置を保持する。この位置はカウンタ５５からアンドゲー
ト７６を介してレジスタ７７に入力され、変換されるべ
き次のアドレスをどの位置に書込むのかを識別するため
に用いられる。「アクチブ」ビットは、新たな不一致の
アドレスのいずれに対してもセットされ、アドレスは、
その位置に対する変換が受け入れられ、かつその位置が
使用可能になったときに滅勢（ノン−アクチブ）状態に
なる。短いディレイ６２の後、検出器６０の出力によっ
てフリップフロップ５７をもリセットして、次の比較サ
イクルに備える。検出器６０は、カウンタ５５と同様
に、ＤＬＡＴミスロジック４１からの信号によりリセッ
トされる。
７の、アクチブビットがセットされていない最後部の位
置を保持する。この位置はカウンタ５５からアンドゲー
ト７６を介してレジスタ７７に入力され、変換されるべ
き次のアドレスをどの位置に書込むのかを識別するため
に用いられる。「アクチブ」ビットは、新たな不一致の
アドレスのいずれに対してもセットされ、アドレスは、
その位置に対する変換が受け入れられ、かつその位置が
使用可能になったときに滅勢（ノン−アクチブ）状態に
なる。短いディレイ６２の後、検出器６０の出力によっ
てフリップフロップ５７をもリセットして、次の比較サ
イクルに備える。検出器６０は、カウンタ５５と同様
に、ＤＬＡＴミスロジック４１からの信号によりリセッ
トされる。
【００２９】テーブル５３は２つの出力ポートを有し、
それにより、個別のアドレス入力の制御の下で、テーブ
ル内のアドレスをいずれのポートからも読出すことがで
きるようにする。変換されるべき次に待機しているアド
レスは位置レジスタ６３によりアドレスされ、それによ
ってアドレスがテーブル５３からゲート６４を経由して
ＢＣＥ４２に読込まれる。そのアドレスが変換された時
に、ＢＣＥ４２からの出力によってインクリメンティン
グロジック６５は位置レジスタ６３内のアドレスをイン
クリメントする。テーブル５３からゲート６４に読出さ
れたアドレスに対する「アクチブビット」は、もしもセ
ットであれば、ゲート６４をイネーブルするが、そのア
クチブビットがセットでなければ、ゲート６４を禁止す
るので、テーブル５３内の、変換を行う必要のないアド
レスは、テーブル５３から変換のためにＢＣＥ４２に読
出す必要はない。「アクチブビット」がセットされてい
ないアドレスをテーブル５３から万が一読出したとする
と、位置レジスタ６３内のアドレスをインクリメントす
る必要がある。これは、インバータ６６によって行われ
る。すなわち、インバータ６６がセットではない「アク
チブビット」に応答してインクリメンティングロジック
６５が位置レジスタ６３内のアドレスをインクリメント
させる。
それにより、個別のアドレス入力の制御の下で、テーブ
ル内のアドレスをいずれのポートからも読出すことがで
きるようにする。変換されるべき次に待機しているアド
レスは位置レジスタ６３によりアドレスされ、それによ
ってアドレスがテーブル５３からゲート６４を経由して
ＢＣＥ４２に読込まれる。そのアドレスが変換された時
に、ＢＣＥ４２からの出力によってインクリメンティン
グロジック６５は位置レジスタ６３内のアドレスをイン
クリメントする。テーブル５３からゲート６４に読出さ
れたアドレスに対する「アクチブビット」は、もしもセ
ットであれば、ゲート６４をイネーブルするが、そのア
クチブビットがセットでなければ、ゲート６４を禁止す
るので、テーブル５３内の、変換を行う必要のないアド
レスは、テーブル５３から変換のためにＢＣＥ４２に読
出す必要はない。「アクチブビット」がセットされてい
ないアドレスをテーブル５３から万が一読出したとする
と、位置レジスタ６３内のアドレスをインクリメントす
る必要がある。これは、インバータ６６によって行われ
る。すなわち、インバータ６６がセットではない「アク
チブビット」に応答してインクリメンティングロジック
６５が位置レジスタ６３内のアドレスをインクリメント
させる。
【００３０】アドレスディストリビュータ４４はテーブ
ル５３と同様のテーブル６７を有する。ＢＣＥ４２から
の変換されたアドレスは、ゲート６８を介してテーブル
６７に送られ、テーブル５３における要求されたアドレ
スの位置に対応する位置にストアされる。テーブル６７
にアドレスをストアしておく必要はないけれども、この
選択によりデバック動作を向上させることができた。位
置は位置レジスタ７７から得られ、アンドゲート７８を
通過してテーブル６７に供給される。ＢＣＥは、変換を
完了すると、ゲート６８およびアンドゲート６９の双方
をイネーブルする。
ル５３と同様のテーブル６７を有する。ＢＣＥ４２から
の変換されたアドレスは、ゲート６８を介してテーブル
６７に送られ、テーブル５３における要求されたアドレ
スの位置に対応する位置にストアされる。テーブル６７
にアドレスをストアしておく必要はないけれども、この
選択によりデバック動作を向上させることができた。位
置は位置レジスタ７７から得られ、アンドゲート７８を
通過してテーブル６７に供給される。ＢＣＥは、変換を
完了すると、ゲート６８およびアンドゲート６９の双方
をイネーブルする。
【００３１】システムにおける各リクエスタに対する
「マーク」ビット位置はテーブル６７内の各位置と関連
付けられている。ＤＬＡＴミスがあるときには、リクエ
スタ識別子（ＩＤ）は、リクエスタビットのセッティン
グを制御するアンドゲート７０1 ，７０2 ，７０n のう
ちの対応するひとつのゲートをイネーブルする。アンド
ゲート７１により決定されるように一致が成立つか、あ
るいは、アンドゲート７２により決定されるように不一
致であるかのいずれにおいても、テーブル５３内の待機
させられたアドレスの位置はオアゲート７３を通過して
アンドゲート７０1 ，７０2 ，７０n に送られて、その
アドレスを要求したリクエスタに対して変換されたアド
レスをストアしている位置が正しくマークされるように
する。
「マーク」ビット位置はテーブル６７内の各位置と関連
付けられている。ＤＬＡＴミスがあるときには、リクエ
スタ識別子（ＩＤ）は、リクエスタビットのセッティン
グを制御するアンドゲート７０1 ，７０2 ，７０n のう
ちの対応するひとつのゲートをイネーブルする。アンド
ゲート７１により決定されるように一致が成立つか、あ
るいは、アンドゲート７２により決定されるように不一
致であるかのいずれにおいても、テーブル５３内の待機
させられたアドレスの位置はオアゲート７３を通過して
アンドゲート７０1 ，７０2 ，７０n に送られて、その
アドレスを要求したリクエスタに対して変換されたアド
レスをストアしている位置が正しくマークされるように
する。
【００３２】比較イコールロジック５２から不一致が得
られたときは、アドレスはテーブル５３の次の順次の位
置に入れられ、およびそれと同時に、テーブル６７内の
アドレスの順次の位置はテーブル位置レジスタ７７にス
トアされる。テーブル６７がＢＣＥ４２からアドレスを
受けるとき、ディストリビュータ４４はそのアドレスを
受け、全てのマークされたリクエスタに分配される。こ
れはディストリビューションゲート７５1 ，７５2 ，７
５n で行われる。これらディストリビューションゲート
７５1 ，７５2 ，７５n は、分配されるアドレスに対す
るマーク要求ビットによりイネーブルされる。アドレス
ディストリビュータ４４は、テーブル５３および６７に
おいてアクチブ位置のために確保されている位置をも無
効にする。これは、アンドゲート６９の出力で実行され
る。それと同時に、分配されるアドレスに対する「マー
ク」ビットはテーブル６７においてリセットされ、この
位置を使用可能状態とする。
られたときは、アドレスはテーブル５３の次の順次の位
置に入れられ、およびそれと同時に、テーブル６７内の
アドレスの順次の位置はテーブル位置レジスタ７７にス
トアされる。テーブル６７がＢＣＥ４２からアドレスを
受けるとき、ディストリビュータ４４はそのアドレスを
受け、全てのマークされたリクエスタに分配される。こ
れはディストリビューションゲート７５1 ，７５2 ，７
５n で行われる。これらディストリビューションゲート
７５1 ，７５2 ，７５n は、分配されるアドレスに対す
るマーク要求ビットによりイネーブルされる。アドレス
ディストリビュータ４４は、テーブル５３および６７に
おいてアクチブ位置のために確保されている位置をも無
効にする。これは、アンドゲート６９の出力で実行され
る。それと同時に、分配されるアドレスに対する「マー
ク」ビットはテーブル６７においてリセットされ、この
位置を使用可能状態とする。
【００３３】図５に示すハードウェアの実施例をソフト
ウェアの形態での実施に変更することもできる。テーブ
ル５３および６７を管理するのに用いるソフトウェアの
ロジックを図６のフローダイアグラムに示す。その処理
は、ＤＬＡＴミスを検出する判定ブロック８０で始ま
る。ＤＬＡＴミスが検出された場合、アドレスディスト
リビュータ４４のテーブル６７のリクエスタは、ファン
クションブロック８１に示すように、マークされる。変
換要求のあったアドレスがＤＬＡＴバッファテーブル５
３に既に存在するか否かを決定するテストが判定ブロッ
ク８２においてなされる。もし、ない場合は、ファンク
ションブロック８３において、そのアドレスはＤＬＡＴ
バッファテーブル５３およびディストリビューションバ
ッファテーブル６７に入力し、そして、同時に、ファン
クションブロック８４において「アクチブ」ビットがセ
ットされる。もし、要求されたアドレスがＤＬＡＴバッ
ファテーブル５３に既にある場合は、ファンクションブ
ロック８７においてマークビットがディストリビューシ
ョンバッファテーブル６７に入力される。
ウェアの形態での実施に変更することもできる。テーブ
ル５３および６７を管理するのに用いるソフトウェアの
ロジックを図６のフローダイアグラムに示す。その処理
は、ＤＬＡＴミスを検出する判定ブロック８０で始ま
る。ＤＬＡＴミスが検出された場合、アドレスディスト
リビュータ４４のテーブル６７のリクエスタは、ファン
クションブロック８１に示すように、マークされる。変
換要求のあったアドレスがＤＬＡＴバッファテーブル５
３に既に存在するか否かを決定するテストが判定ブロッ
ク８２においてなされる。もし、ない場合は、ファンク
ションブロック８３において、そのアドレスはＤＬＡＴ
バッファテーブル５３およびディストリビューションバ
ッファテーブル６７に入力し、そして、同時に、ファン
クションブロック８４において「アクチブ」ビットがセ
ットされる。もし、要求されたアドレスがＤＬＡＴバッ
ファテーブル５３に既にある場合は、ファンクションブ
ロック８７においてマークビットがディストリビューシ
ョンバッファテーブル６７に入力される。
【００３４】ＤＬＡＴバッファテーブル５３にアドレス
を入力する処理と同時に、変換のために待機しているＤ
ＬＡＴバッファテーブル５３内の次のアドレスは、ファ
ンクションブロック８５に示すように、ＢＣＥ４２が空
いたときに、変換のためにＢＣＥ４２に送られる。ＢＣ
Ｅ４２が変換を完了すると、ファンクションブロック８
６において、アドレスはマークビットで示されているよ
うに分配される。テーブル５３における関連する「アク
チブ」ビットはファンクションブロック８８においてリ
セットされ、そして、テーブル６７における対応する
「マーク」ビットは、ファンクションブロック９０にお
いて、リセットされる。
を入力する処理と同時に、変換のために待機しているＤ
ＬＡＴバッファテーブル５３内の次のアドレスは、ファ
ンクションブロック８５に示すように、ＢＣＥ４２が空
いたときに、変換のためにＢＣＥ４２に送られる。ＢＣ
Ｅ４２が変換を完了すると、ファンクションブロック８
６において、アドレスはマークビットで示されているよ
うに分配される。テーブル５３における関連する「アク
チブ」ビットはファンクションブロック８８においてリ
セットされ、そして、テーブル６７における対応する
「マーク」ビットは、ファンクションブロック９０にお
いて、リセットされる。
【００３５】次いで、判定ブロック９１において、テー
ブル５３にセットされた何らかの「アクチブ」ビットが
あるか否かのテストがなされる。もし、存在するのであ
れば、プロセスループはファンクションブロック８５に
戻り、そうでなければ、プロセスループはディシジョン
ブロック８０に戻り、次のＤＬＡＴミスを待つ。
ブル５３にセットされた何らかの「アクチブ」ビットが
あるか否かのテストがなされる。もし、存在するのであ
れば、プロセスループはファンクションブロック８５に
戻り、そうでなければ、プロセスループはディシジョン
ブロック８０に戻り、次のＤＬＡＴミスを待つ。
【００３６】本発明は好適な実施例に関して説明してき
たが、当業者は、添付の特許請求の範囲の精神および範
囲内での変更を加えて本発明を実施することができるこ
とを認識するものである。
たが、当業者は、添付の特許請求の範囲の精神および範
囲内での変更を加えて本発明を実施することができるこ
とを認識するものである。
【図１】仮想アドレスのフォーマットを示すブロック図
である。
である。
【図２】プロセッササイクルあたり（高々）１アドレス
を変換可能な慣例のダイナミックアドレス変換構造を示
すブロック図である。
を変換可能な慣例のダイナミックアドレス変換構造を示
すブロック図である。
【図３】ＤＬＡＴを複製して３つの独立したアドレス発
生器を提供することのできる変換構造を示すブロック図
である。
生器を提供することのできる変換構造を示すブロック図
である。
【図４】本発明による、ＤＬＡＴアドレスバッファを組
込んだ新しいＤＬＡＴ構造のブロック図である。
込んだ新しいＤＬＡＴ構造のブロック図である。
【図５】ＤＬＡＴアドレスバッファおよび図４に示した
ＤＬＡＴ構造のアドレスディストリビュータの構造を示
す詳細ブロック図である。
ＤＬＡＴ構造のアドレスディストリビュータの構造を示
す詳細ブロック図である。
【図６】本発明による新しいＤＬＡＴ構造の動作のロジ
ックを示すフローチャートである。
ックを示すフローチャートである。
３１，３２，３３ アドレス発生器 ３４，３５，３６ ＤＬＡＴ ４０ ＤＬＡＴ ４１ ＤＬＡＴミスロジック ４２ ＢＣＥ ４３ ＤＬＡＴアドレスバッファ ４４ アドレスディストリビュータ ５０ アドレスレジスタ ５１，５４，５９，６４，６８ ゲート ５２ 比較ロジック ５３，６７ テーブル ５５ Ｎ段カウンタ ５６ クロック ５７ フリップフロップ ５８，６１，６９，７０1 ，７０2 ，７０n ，７１，７
２，７６，７８ アンドゲート ６０ ゼロ検出器 ６２ ディレイ ６３ 位置レジスタ ６５ インクリメンティングロジック ６６ インバータ ７５1 ，７５2 ，７５n ディストリビューションゲー
ト ７７ テーブル位置レジスタ
２，７６，７８ アンドゲート ６０ ゼロ検出器 ６２ ディレイ ６３ 位置レジスタ ６５ インクリメンティングロジック ６６ インバータ ７５1 ，７５2 ，７５n ディストリビューションゲー
ト ７７ テーブル位置レジスタ
Claims (4)
- 【請求項１】 データ処理システム内で複数のアドレス
発生器を支援するアドレス変換装置であって、 アドレス変換エントリーを記憶するテーブル手段であっ
て、前記複数のアドレス発生器に応答してアドレス発生
器からの要求が変換エントリーに対応するときにアドレ
ス出力を供給するテーブル手段と、 アドレス発生器からの要求が前記テーブル手段内の変換
エントリーに対応しない場合を検出する手段と、 該検出手段に応答して、現在、変換のために記憶されて
いるアドレスについての変換に関して未処理の要求があ
るか否かを決定し、もし、なければ、前記変換のための
アドレスを一時的に記憶しておくアドレスバッファおよ
び比較手段と、 前記アドレスバッファおよび比較手段によりマークさ
れ、変換のために記憶されている各アドレスについて
の、変換の全てのリクエスタを識別する分配手段と、 前記アドレスバッファおよび比較手段により一時的に記
憶されているアドレスを変換する変換手段であって、該
変換手段により前記分配手段に変換されたアドレスを供
給して、変換されたアドレスの要求を行っているとして
マークされた前記アドレス発生器の各々および前記テー
ブル手段に対して、分配を行う変換手段とを具えたこと
を特徴とするアドレス変換装置。 - 【請求項２】 請求項１に記載のアドレス変換装置にお
いて、前記分配手段は、対応する変換されたアドレスが
前記分配手段に供給されたときに、前記アドレスバッフ
ァおよび比較手段から、変換のためのアドレスを消去す
る手段を有することを特徴とするアドレス変換装置。 - 【請求項３】 請求項１に記載のアドレス変換装置にお
いて、前記アドレスバッファおよび比較手段は、 変換されるべきアドレスを格納するための複数の格納場
所を有し、該格納場所の各々は、前記変換手段による変
換のためにアドレスがアクチブであることを示すアクチ
ブビット位置を有する第２テーブル手段と、 前記アドレス発生器のいずれかに対して前記検出手段に
より変換されるべきことを要求された全てのアドレスに
応答して、前記アドレス発生器の各々に対して前記分配
手段をマークするマーク手段と、 前記第２テーブル手段内のアドレスを前記検出手段によ
り変換されるべきことを要求されたアドレスと比較し、
および前記第２テーブル手段内で見出されなかったアド
レスを入力する比較手段とを具えたことを特徴とするア
ドレス変換装置。 - 【請求項４】 データ処理システム内で複数のアドレス
発生器を支援するアドレス変換方法であって、 複数のアドレス変換エントリーを記憶し、前記複数のア
ドレス発生器に応答して、アドレス発生器からの要求が
変換エントリーに対応するときにアドレス出力を供給す
るステップと、 アドレス発生器からの要求が変換エントリーに対応しな
い場合を検出するステップと、 全てのアドレス発生器に対応する変換エントリーがない
各アドレスの変換を要求することをマークするステップ
と、 変換のために一時的に記憶されたアドレスの変換に対す
る未処理の要求があるか否かを決定し、もし、なけれ
ば、前記アドレスを変換のために一時的に記憶するステ
ップと、 当該一時的に記憶されたアドレスを変換するステップ
と、 変換されたアドレスを要求するとしてマークされた前記
発生器の各々に変換されたアドレスを分配するステップ
とを具えたことを特徴とするアドレス変換方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71713391A | 1991-06-18 | 1991-06-18 | |
| US717133 | 1996-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181750A JPH05181750A (ja) | 1993-07-23 |
| JPH079632B2 true JPH079632B2 (ja) | 1995-02-01 |
Family
ID=24880836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4123793A Expired - Lifetime JPH079632B2 (ja) | 1991-06-18 | 1992-05-15 | アドレス変換装置および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5479629A (ja) |
| EP (1) | EP0519685A1 (ja) |
| JP (1) | JPH079632B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195748B1 (en) | 1997-11-26 | 2001-02-27 | Compaq Computer Corporation | Apparatus for sampling instruction execution information in a processor pipeline |
| US6332178B1 (en) | 1997-11-26 | 2001-12-18 | Compaq Computer Corporation | Method for estimating statistics of properties of memory system transactions |
| US6175814B1 (en) | 1997-11-26 | 2001-01-16 | Compaq Computer Corporation | Apparatus for determining the instantaneous average number of instructions processed |
| US6549930B1 (en) | 1997-11-26 | 2003-04-15 | Compaq Computer Corporation | Method for scheduling threads in a multithreaded processor |
| US6163840A (en) * | 1997-11-26 | 2000-12-19 | Compaq Computer Corporation | Method and apparatus for sampling multiple potentially concurrent instructions in a processor pipeline |
| US6442585B1 (en) | 1997-11-26 | 2002-08-27 | Compaq Computer Corporation | Method for scheduling contexts based on statistics of memory system interactions in a computer system |
| US6237059B1 (en) | 1997-11-26 | 2001-05-22 | Compaq Computer Corporation | Method for estimating statistics of properties of memory system interactions among contexts in a computer system |
| US6374367B1 (en) | 1997-11-26 | 2002-04-16 | Compaq Computer Corporation | Apparatus and method for monitoring a computer system to guide optimization |
| US6237073B1 (en) | 1997-11-26 | 2001-05-22 | Compaq Computer Corporation | Method for providing virtual memory to physical memory page mapping in a computer operating system that randomly samples state information |
| US6473845B1 (en) * | 2000-09-28 | 2002-10-29 | Hewlett-Packard Company | System and method for dynamically updating memory address mappings |
| US6615337B1 (en) * | 2001-08-09 | 2003-09-02 | Advanced Micro Devices, Inc. | Method and apparatus for maintaining coherency in a translation lookaside buffer |
| GB0301448D0 (en) | 2003-01-22 | 2003-02-19 | Falanx Microsystems As | Microprocessor systems |
| US20070260754A1 (en) * | 2006-04-13 | 2007-11-08 | Irish John D | Hardware Assisted Exception for Software Miss Handling of an I/O Address Translation Cache Miss |
| GB2536880B (en) * | 2015-03-24 | 2021-07-28 | Advanced Risc Mach Ltd | Memory management |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4370710A (en) * | 1980-08-26 | 1983-01-25 | Control Data Corporation | Cache memory organization utilizing miss information holding registers to prevent lockup from cache misses |
| JPS58225432A (ja) * | 1982-06-24 | 1983-12-27 | Toshiba Corp | 要求バツフア装置 |
| US4841476A (en) * | 1986-10-06 | 1989-06-20 | International Business Machines Corporation | Extended floating point operations supporting emulation of source instruction execution |
| JPS6465649A (en) * | 1987-09-07 | 1989-03-10 | Mitsubishi Electric Corp | Address converter |
| IT1223142B (it) * | 1987-11-17 | 1990-09-12 | Honeywell Bull Spa | Sistema multiprocessore di elaborazione con multiplazione di dati globali |
| US4965719A (en) * | 1988-02-16 | 1990-10-23 | International Business Machines Corporation | Method for lock management, page coherency, and asynchronous writing of changed pages to shared external store in a distributed computing system |
| US5148536A (en) * | 1988-07-25 | 1992-09-15 | Digital Equipment Corporation | Pipeline having an integral cache which processes cache misses and loads data in parallel |
| DE68916231T2 (de) * | 1989-03-23 | 1995-02-02 | Ibm | Verfahren und Vorrichtung zum Vielfachzugriff mit verteilten Warteschlangen in einem Kommunikationssystem. |
-
1992
- 1992-05-15 JP JP4123793A patent/JPH079632B2/ja not_active Expired - Lifetime
- 1992-06-16 EP EP92305515A patent/EP0519685A1/en not_active Withdrawn
-
1994
- 1994-03-11 US US08/208,926 patent/US5479629A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05181750A (ja) | 1993-07-23 |
| EP0519685A1 (en) | 1992-12-23 |
| US5479629A (en) | 1995-12-26 |
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