JPH0795594B2 - 半導体スイッチング素子 - Google Patents
半導体スイッチング素子Info
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- JPH0795594B2 JPH0795594B2 JP62249562A JP24956287A JPH0795594B2 JP H0795594 B2 JPH0795594 B2 JP H0795594B2 JP 62249562 A JP62249562 A JP 62249562A JP 24956287 A JP24956287 A JP 24956287A JP H0795594 B2 JPH0795594 B2 JP H0795594B2
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 239000012535 impurity Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 11
- 239000000969 carrier Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Description
【発明の詳細な説明】 〔概要〕 本発明は、アノードショート構造を有する半導体スイッ
チング素子に関し、上記アノードショート構造とベース
層との間に、ベース層よりも高不純物濃度のバッファ層
を設けると共に、アノードショート構造のアノードショ
ート間隔ｄをキャリアの拡散長Ｌの略２倍もしくはそれ
以下に挟める（ｄ＜2L）ことにより、通常の使用耐圧を
容易に出すことができると共に、オン電圧の上昇を抑
え、かつ高速スイッチングを可能にしたものである。
チング素子に関し、上記アノードショート構造とベース
層との間に、ベース層よりも高不純物濃度のバッファ層
を設けると共に、アノードショート構造のアノードショ
ート間隔ｄをキャリアの拡散長Ｌの略２倍もしくはそれ
以下に挟める（ｄ＜2L）ことにより、通常の使用耐圧を
容易に出すことができると共に、オン電圧の上昇を抑
え、かつ高速スイッチングを可能にしたものである。
本発明は、例えばSI（静電誘導）サイリスタ、GTO等の
各種サイリスタを初めとする半導体スイッチング素子に
係り、特にはそのアノードショート構造の改良に関す
る。
各種サイリスタを初めとする半導体スイッチング素子に
係り、特にはそのアノードショート構造の改良に関す
る。
上述したような半導体スイッチング素子においては、そ
のターンオフ時間を短縮しスイッチング損失を低減させ
る目的で、いわゆるアノードショート構造を取入れてい
るものがある。その一例として、従来のプレーナ型SIサ
イリスタの概略断面構成を第５図に示す。
のターンオフ時間を短縮しスイッチング損失を低減させ
る目的で、いわゆるアノードショート構造を取入れてい
るものがある。その一例として、従来のプレーナ型SIサ
イリスタの概略断面構成を第５図に示す。
同図に示したSIサイリスタは、n-形半導体層からなるベ
ース層１にp+形半導体層からなるゲート２を埋込み、そ
の上にn+形半導体層からなるカソード３を形成した、い
わゆる埋込みゲート構造を有している。なお、ゲート２
はその一部のみを図示したが、その図示された互い隣り
合う２つの領域（p+領域）間にも、多数のp+領域が図の
表面と平行に互いに所定間隔で埋込まれており、それら
p+領域に挟まれたn-領域にチャネル（破線で示された部
分）が形成される。また、ゲート２にはコンタクト用の
凹部４を介してゲート電極５が形成されると共に、カソ
ード３上にはカソード電極６が形成されている。
ース層１にp+形半導体層からなるゲート２を埋込み、そ
の上にn+形半導体層からなるカソード３を形成した、い
わゆる埋込みゲート構造を有している。なお、ゲート２
はその一部のみを図示したが、その図示された互い隣り
合う２つの領域（p+領域）間にも、多数のp+領域が図の
表面と平行に互いに所定間隔で埋込まれており、それら
p+領域に挟まれたn-領域にチャネル（破線で示された部
分）が形成される。また、ゲート２にはコンタクト用の
凹部４を介してゲート電極５が形成されると共に、カソ
ード３上にはカソード電極６が形成されている。
一方、ベース層１の反対側の面には、p+形半導体層から
なるアノード（アノード領域）７とn+形半導体層からな
るアノードショート領域８とをアノード電極９上に交互
に配設してなるアノードショート構造を有している。こ
こで、ショート率（アノードショート領域の幅／アノー
ド７の幅）は例えば20〜30％程度に設定され、またアノ
ードショート間隔（互いに隣り合う２つのアノードショ
ート領域８間の距離）ｄは数100μｍ程度となってい
る。
なるアノード（アノード領域）７とn+形半導体層からな
るアノードショート領域８とをアノード電極９上に交互
に配設してなるアノードショート構造を有している。こ
こで、ショート率（アノードショート領域の幅／アノー
ド７の幅）は例えば20〜30％程度に設定され、またアノ
ードショート間隔（互いに隣り合う２つのアノードショ
ート領域８間の距離）ｄは数100μｍ程度となってい
る。
このようなアノードショート構造においては、電子に対
するポテンシャルがアノード（p+領域）７よりもアノー
ドショート領域が（n+領域）８で低くなる。このため、
ターンオフ時、ベース層１内をカソード３側からアノー
ド７側にドリフト速度Vdで流れて来た電子は、第５図に
示すようにアノード７の両方面に沿って拡散速度VK（≪
Vd）で移動してから、アノードショート領域８を介して
アノード電極９に流れ込むことができる。よって、アノ
ードショート構造を持たないものと比較して、ターンオ
フ時間を大きく短縮することができる。
するポテンシャルがアノード（p+領域）７よりもアノー
ドショート領域が（n+領域）８で低くなる。このため、
ターンオフ時、ベース層１内をカソード３側からアノー
ド７側にドリフト速度Vdで流れて来た電子は、第５図に
示すようにアノード７の両方面に沿って拡散速度VK（≪
Vd）で移動してから、アノードショート領域８を介して
アノード電極９に流れ込むことができる。よって、アノ
ードショート構造を持たないものと比較して、ターンオ
フ時間を大きく短縮することができる。
上述した従来のSIサイリスタにおいて、ゲートアノード
間（Ｇ−Ａ間）に逆バイアスを印加していった場合、不
純物濃度の低いベース層１中をアノード側へ向かって空
乏層が広がっていき、最終的には上記空乏層がアノード
７へ到達した時点でゲートアノード間が短絡状態とな
り、いわゆるパンチスルーが起こる。従って、通常の使
用耐圧）を出すためには、上記空乏層がアノード７へ到
達しないようにベース層１を厚くする必要がある。この
ことから、従来におけるベース層１の厚さｔは、例えば
350〜400μｍと厚くなっている。
間（Ｇ−Ａ間）に逆バイアスを印加していった場合、不
純物濃度の低いベース層１中をアノード側へ向かって空
乏層が広がっていき、最終的には上記空乏層がアノード
７へ到達した時点でゲートアノード間が短絡状態とな
り、いわゆるパンチスルーが起こる。従って、通常の使
用耐圧）を出すためには、上記空乏層がアノード７へ到
達しないようにベース層１を厚くする必要がある。この
ことから、従来におけるベース層１の厚さｔは、例えば
350〜400μｍと厚くなっている。
ところが、このようにベース層１が厚いと、ターンオン
及びターンオフ時のキャリアの走行時間が長くなってし
まい、アノードショート構造を設けたにもかかわらず、
スイッチング速度が遅くなるという問題がある。更に、
オン状態においてベース層１は一種の導体と考えること
ができるので、ベース層１が厚いとその厚さ分だけ抵抗
が大きくなり、よってオン電圧が高くなってしまうとい
う問題が生じる。このような問題は、SIサイリスタ以外
の各種の半導体スイッチング素子についても同様に生じ
るものである。
及びターンオフ時のキャリアの走行時間が長くなってし
まい、アノードショート構造を設けたにもかかわらず、
スイッチング速度が遅くなるという問題がある。更に、
オン状態においてベース層１は一種の導体と考えること
ができるので、ベース層１が厚いとその厚さ分だけ抵抗
が大きくなり、よってオン電圧が高くなってしまうとい
う問題が生じる。このような問題は、SIサイリスタ以外
の各種の半導体スイッチング素子についても同様に生じ
るものである。
本発明は、上記問題点に鑑み、通常の使用耐圧を容易に
得ることができると共に、オン電圧を上昇させることな
く高速スイッチングを可能にする半導体スイッチング素
子を提供することを目的とする。
得ることができると共に、オン電圧を上昇させることな
く高速スイッチングを可能にする半導体スイッチング素
子を提供することを目的とする。
本発明の半導体スイッチング素子は、ｎ形で低不純物濃
度の半導体層（例えばn-層）からなるベース層とその下
のアノードショート構造との間に、ベース層と同じｎ形
であってベース層よりも高不純物濃度の半導体層（例え
ばｎ層）からなるバッファ層を配設すると共に、上記ア
ノードショート構造におけるアノードショート間隔ｄを
上記ベース層もしくは上記バッファ層におけるキャリア
の拡散長Ｌのほぼ２倍に等しいか、あるいはそれ以下
（ｄ2L）としたことを特徴とするものである。
度の半導体層（例えばn-層）からなるベース層とその下
のアノードショート構造との間に、ベース層と同じｎ形
であってベース層よりも高不純物濃度の半導体層（例え
ばｎ層）からなるバッファ層を配設すると共に、上記ア
ノードショート構造におけるアノードショート間隔ｄを
上記ベース層もしくは上記バッファ層におけるキャリア
の拡散長Ｌのほぼ２倍に等しいか、あるいはそれ以下
（ｄ2L）としたことを特徴とするものである。
本発明では、ベース層とアノード領域との間に、ベース
層よりも不純物濃度の高いバッファ層が存在することか
ら、ベース層中をアノード側へ向かう空乏層の広がり
は、バッファ層に到達した後はほとんど進行しなくな
る。すなわち、バッファ層によって空乏層の広がりを抑
れられる。このことから、従来と同じ耐圧を出すのに、
ベース層の厚さを極めて薄くできる。
層よりも不純物濃度の高いバッファ層が存在することか
ら、ベース層中をアノード側へ向かう空乏層の広がり
は、バッファ層に到達した後はほとんど進行しなくな
る。すなわち、バッファ層によって空乏層の広がりを抑
れられる。このことから、従来と同じ耐圧を出すのに、
ベース層の厚さを極めて薄くできる。
このようにベース層が薄くなると、ターンオン及びター
ンオフ時のキャリアの走行時間が速くなる。しかも、ｄ
2Lとしたことによってアノード領域の幅が非常に狭く
なっているため、ターンオフ時、カソード側からドリフ
ト速度Vdで流れてきたキャリア（電子）のほとんどはア
ノード領域に達することなく、ほぼそのままの速度でア
ノードショート領域を介してアノード電極へ素早く引抜
かれる。すなわち、ターンオフ時間が一段と短縮され
る。
ンオフ時のキャリアの走行時間が速くなる。しかも、ｄ
2Lとしたことによってアノード領域の幅が非常に狭く
なっているため、ターンオフ時、カソード側からドリフ
ト速度Vdで流れてきたキャリア（電子）のほとんどはア
ノード領域に達することなく、ほぼそのままの速度でア
ノードショート領域を介してアノード電極へ素早く引抜
かれる。すなわち、ターンオフ時間が一段と短縮され
る。
また、オン状態においては、ベース層が薄くなったこと
から、その分だけベース層の抵抗が小さくなり、よって
オン電圧が低く抑えられる。
から、その分だけベース層の抵抗が小さくなり、よって
オン電圧が低く抑えられる。
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例であるプレーナ型SIサイリス
タの要部構成を示す断面斜視図であり、第２図はそれを
模式的に示した断面図である。
タの要部構成を示す断面斜視図であり、第２図はそれを
模式的に示した断面図である。
同図に示したSIサイリスタは、第５図に示したものと同
様な埋込みゲート構造を示し、すなわちn-形半導体層か
らなるベース層１にp+形半導体層からなるゲート２を埋
込み、その上にn+形半導体層からなるカソード３を形成
した構造を有している。この構造によれば、ゲート２に
おける第２図に現れた互いに隣り合うp+領域間にも、第
１図に示されるようにp+埋込みゲートが複数形成され、
その間にチャネル10ができる。また、ゲート２にはコン
タクト用の凹部４を介してゲート電極５を形成すると共
に、カソード３上にはカソード電極６を形成する。
様な埋込みゲート構造を示し、すなわちn-形半導体層か
らなるベース層１にp+形半導体層からなるゲート２を埋
込み、その上にn+形半導体層からなるカソード３を形成
した構造を有している。この構造によれば、ゲート２に
おける第２図に現れた互いに隣り合うp+領域間にも、第
１図に示されるようにp+埋込みゲートが複数形成され、
その間にチャネル10ができる。また、ゲート２にはコン
タクト用の凹部４を介してゲート電極５を形成すると共
に、カソード３上にはカソード電極６を形成する。
一方、ベース層１の反対側の面には、ベース層１よりも
高不純物濃度（例えば１×1014〜1018/cm3程度）のｎ形
半導体層からなるバッファ層11を介してアノードショー
ト構造を設けている。このアノードショート構造は、、
p+形半導体層からなるアノード（アノード領域）12とn+
形半導体層からなるアノードショート領域13とを、その
アノードショート間隔ｄがキャリアの拡散長Ｌのほぼ２
倍もしくはそれ以下（例えばｄ＝33〜38μｍ2L）とな
るように、アノード電極９上に交互に配設してなってい
る。キャリアの拡散係数をＤ、キャリアのライフタイム
をτとすると、上記拡散長Ｌは で表わされる。なお、ここでは、アノード17、アノード
ショート領域18のそれぞれの深さを例えば15μｍ、３μ
ｍに設定すると共に、ショート率を従来と同様に、例え
ば20〜30％程度に設定する。また、バッファ層11の厚さ
（バッファ層11の上面からアノード12の上端までの厚
さ）t1を例えば10〜15μｍ程度に設定すると共に、ベー
ス層１とバッファ層11とを加えた厚さt2を例えば250μ
ｍ程度に薄く設定する。
高不純物濃度（例えば１×1014〜1018/cm3程度）のｎ形
半導体層からなるバッファ層11を介してアノードショー
ト構造を設けている。このアノードショート構造は、、
p+形半導体層からなるアノード（アノード領域）12とn+
形半導体層からなるアノードショート領域13とを、その
アノードショート間隔ｄがキャリアの拡散長Ｌのほぼ２
倍もしくはそれ以下（例えばｄ＝33〜38μｍ2L）とな
るように、アノード電極９上に交互に配設してなってい
る。キャリアの拡散係数をＤ、キャリアのライフタイム
をτとすると、上記拡散長Ｌは で表わされる。なお、ここでは、アノード17、アノード
ショート領域18のそれぞれの深さを例えば15μｍ、３μ
ｍに設定すると共に、ショート率を従来と同様に、例え
ば20〜30％程度に設定する。また、バッファ層11の厚さ
（バッファ層11の上面からアノード12の上端までの厚
さ）t1を例えば10〜15μｍ程度に設定すると共に、ベー
ス層１とバッファ層11とを加えた厚さt2を例えば250μ
ｍ程度に薄く設定する。
次に、上記構成からなるSIサイリスタの製造工程を第３
図（ａ）〜（ｈ）に基づき説明する。ただしここでは、
上述したゲート（埋込みゲート）２とアノード12および
アノードショート領域13とが互いに平行な方向へ長く伸
びるように形成するものとする。
図（ａ）〜（ｈ）に基づき説明する。ただしここでは、
上述したゲート（埋込みゲート）２とアノード12および
アノードショート領域13とが互いに平行な方向へ長く伸
びるように形成するものとする。
まず同図（ａ）に示すように、厚さ250μｍ程度のSi等
のn-基板20の下面から、リン（Ｐ）等の不純物を付加す
25〜30μｍ程度まで拡散させることにより、バッファ層
となるｎ領域21を形成する。続いてその上下面から、マ
スクを介してホウ素（Ｂ）等の不純物を拡散させること
により、第３図（ｂ）に示すようにゲートとなるp+領域
22およびアノードとなるp+領域23を同時に形成する。こ
の際、p+領域23の互いに隣り合った同志の間隔（すなわ
ちアノードショート間隔）ｄがほぼ2L（Ｌはキャリアの
拡散長）もしくはそれ以下となるように、例えばｄ＝33
〜38μｍ程度に形成すると共に、その深さを15μｍ程度
にする。続いて、第３図（ｃ）に示すように、p+領域22
の形成されたn-基板20上に、n-基板20と同じn-−Si等を
エピタキシャル成長させて、n-層24を形成する。更に第
３図（ｄ）に示すように、n-層24の上面には均一に、ま
たｎ領域の21の下面にはマスクを介して、リン（Ｐ）等
の不純物を拡散させることにより、カソードとなるn+領
域25およびアノードショート領域となるn+領域26を形成
する。この際、n+領域26がp+領域23と交互に配設される
ようにすると共に、その深さを３μｍ程度にし、またn+
領域26とp+領域23の幅の割合（ショート率）が所定値
（例えば20〜30％）となるようにする。
のn-基板20の下面から、リン（Ｐ）等の不純物を付加す
25〜30μｍ程度まで拡散させることにより、バッファ層
となるｎ領域21を形成する。続いてその上下面から、マ
スクを介してホウ素（Ｂ）等の不純物を拡散させること
により、第３図（ｂ）に示すようにゲートとなるp+領域
22およびアノードとなるp+領域23を同時に形成する。こ
の際、p+領域23の互いに隣り合った同志の間隔（すなわ
ちアノードショート間隔）ｄがほぼ2L（Ｌはキャリアの
拡散長）もしくはそれ以下となるように、例えばｄ＝33
〜38μｍ程度に形成すると共に、その深さを15μｍ程度
にする。続いて、第３図（ｃ）に示すように、p+領域22
の形成されたn-基板20上に、n-基板20と同じn-−Si等を
エピタキシャル成長させて、n-層24を形成する。更に第
３図（ｄ）に示すように、n-層24の上面には均一に、ま
たｎ領域の21の下面にはマスクを介して、リン（Ｐ）等
の不純物を拡散させることにより、カソードとなるn+領
域25およびアノードショート領域となるn+領域26を形成
する。この際、n+領域26がp+領域23と交互に配設される
ようにすると共に、その深さを３μｍ程度にし、またn+
領域26とp+領域23の幅の割合（ショート率）が所定値
（例えば20〜30％）となるようにする。
その後第３図（ｅ）に示すように、n+領域25およびn-層
24を選択的にエッチングすることにより、ゲートとなる
P+領域22の周辺領域上にコンタクト用の凹部４を形成す
る。続いて第３図（ｆ）に示すように、凹部４内に露出
したp+領域22の表面部に対し、オーミックコンタクトを
得るためにホウ素（Ｂ）等の不純物を更に拡散する（斜
線部）。その後、p+領域22、n+領域25、並びにp+領域24
およびn+領域26に対し、第３図（ｇ）のようにAl等から
なるゲート電極５、カソード電極６、アノード電極９を
蒸着もしくはスパッタ等を利用して形成する。このよう
にして得られたn-基板20、p+領域22、n+領域25、ｎ領域
21、p+領域23、n+領域26は、それぞれ、第１図および第
２図に示したベース層１、ゲート２、カソード３、バッ
ファ層11、アノード12、アノードショート領域13に対応
する。そして最後に、第３図（ｈ）に示すように、電極
５および６上のボンディングパッド領域を残して、表面
部SiO2等からなるパッシベーション膜27で被覆する。
24を選択的にエッチングすることにより、ゲートとなる
P+領域22の周辺領域上にコンタクト用の凹部４を形成す
る。続いて第３図（ｆ）に示すように、凹部４内に露出
したp+領域22の表面部に対し、オーミックコンタクトを
得るためにホウ素（Ｂ）等の不純物を更に拡散する（斜
線部）。その後、p+領域22、n+領域25、並びにp+領域24
およびn+領域26に対し、第３図（ｇ）のようにAl等から
なるゲート電極５、カソード電極６、アノード電極９を
蒸着もしくはスパッタ等を利用して形成する。このよう
にして得られたn-基板20、p+領域22、n+領域25、ｎ領域
21、p+領域23、n+領域26は、それぞれ、第１図および第
２図に示したベース層１、ゲート２、カソード３、バッ
ファ層11、アノード12、アノードショート領域13に対応
する。そして最後に、第３図（ｈ）に示すように、電極
５および６上のボンディングパッド領域を残して、表面
部SiO2等からなるパッシベーション膜27で被覆する。
次に、本実施例のSIサイリスタの主要な動作、特にバッ
ファ層11およびアノードショート構造に係る特徴的な作
用について、第２図を参照して以下に説明する。
ファ層11およびアノードショート構造に係る特徴的な作
用について、第２図を参照して以下に説明する。
本実施例のSIサイリスタにおいて、ゲート−アノード間
に逆バイアスを印加していった場合、ベース層（n-層）
１中をアノード側へ向かって空乏層が広がっていく。し
かし、アノード12上にはベース層１よりも不純物濃度の
高いバッファ層（ｎ層）11が存在することから、上記空
乏層の広がりはバッファ層11に到達した以後はほとんど
進行しなくなる。すなわち、バッファ層11によって空乏
層の広がりが抑えられる。従って、従来と同じ使用耐圧
（ゲート−アノード間耐圧）を出すのに、ベース層１の
厚さを極めて薄くでき、よって上述したようにベース層
１にバッファ層11を加えた厚さt2をも250μｍ程度に薄
くできる（第５図に示した従来におけるベース層１の厚
さｔは350〜400μｍと厚い）。
に逆バイアスを印加していった場合、ベース層（n-層）
１中をアノード側へ向かって空乏層が広がっていく。し
かし、アノード12上にはベース層１よりも不純物濃度の
高いバッファ層（ｎ層）11が存在することから、上記空
乏層の広がりはバッファ層11に到達した以後はほとんど
進行しなくなる。すなわち、バッファ層11によって空乏
層の広がりが抑えられる。従って、従来と同じ使用耐圧
（ゲート−アノード間耐圧）を出すのに、ベース層１の
厚さを極めて薄くでき、よって上述したようにベース層
１にバッファ層11を加えた厚さt2をも250μｍ程度に薄
くできる（第５図に示した従来におけるベース層１の厚
さｔは350〜400μｍと厚い）。
このようにベース層１を薄くできると、ターンオン及び
ターンオフ時のキャリアの走行時間が短縮され、よって
スイッチング速度を相当に速くすることができる。それ
と共に、オン状態においては、ベース層１の抵抗が小さ
くなり、よってオン電圧を低く抑えることができる。
ターンオフ時のキャリアの走行時間が短縮され、よって
スイッチング速度を相当に速くすることができる。それ
と共に、オン状態においては、ベース層１の抵抗が小さ
くなり、よってオン電圧を低く抑えることができる。
更に、ターンオフ時間については、本実施例のアノード
ショート構造により、一層の短縮化が可能になる。すな
わち、n+領域であるアノードショート領域13はp+領域で
あるアノード12よりも電子に対するポテンシャルが低
く、よって電子がたまりやすい。しかも、アノードショ
ート間隔ｄを電子の拡散長Ｌのほぼ２倍もしくはそれ以
下としたことにより、アノード12の幅（面積）が非常に
狭くなっている。これらのことから、ターンオフ時に
は、カソード３側からチャネル10を介しドリフト速度Vd
で移動してきた電子のほとんどはアノード（p+領域）12
に達することなく、ほぼそのままの速度でアノードショ
ート領域（n+領域）13に達し、ここから素早くアノード
電極９へ引抜かれる。なお、カソード３側から移動して
きた電子の極一部にはアノード12の中央付近に達するも
のがあるが、このような電子であっても、ｄ2Lとした
ことにより、アノードショート領域18で達するまでに拡
散速度Vkでで移動しなければならない距離は、拡散長Ｌ
に満たない非常にわずかな距離となる。このように、電
子が従来のようにアノード前面に長く滞るということが
なく、しかもほとんどの電子がアノード12に達すること
なく引抜かれるため、ターンオフ時間が著しく短縮され
る。
ショート構造により、一層の短縮化が可能になる。すな
わち、n+領域であるアノードショート領域13はp+領域で
あるアノード12よりも電子に対するポテンシャルが低
く、よって電子がたまりやすい。しかも、アノードショ
ート間隔ｄを電子の拡散長Ｌのほぼ２倍もしくはそれ以
下としたことにより、アノード12の幅（面積）が非常に
狭くなっている。これらのことから、ターンオフ時に
は、カソード３側からチャネル10を介しドリフト速度Vd
で移動してきた電子のほとんどはアノード（p+領域）12
に達することなく、ほぼそのままの速度でアノードショ
ート領域（n+領域）13に達し、ここから素早くアノード
電極９へ引抜かれる。なお、カソード３側から移動して
きた電子の極一部にはアノード12の中央付近に達するも
のがあるが、このような電子であっても、ｄ2Lとした
ことにより、アノードショート領域18で達するまでに拡
散速度Vkでで移動しなければならない距離は、拡散長Ｌ
に満たない非常にわずかな距離となる。このように、電
子が従来のようにアノード前面に長く滞るということが
なく、しかもほとんどの電子がアノード12に達すること
なく引抜かれるため、ターンオフ時間が著しく短縮され
る。
また、上記アノードショート構造ではｄ2Lとしたが、
このようにすることによってショート率が変化するとい
うことはなく、すなわちアノード電極９上におけるアノ
ード12を全面積は相変わらず一定となるので、オン状態
におけるアノード側から正孔の注入量が従来のものより
減少するという心配は全くない。これらのことから、本
実施例に係るアノードショート構造によってオン電圧が
増加するようなことはなく、かえって、上述したように
ベース層を薄くできることからオン電圧を下げることが
できる。
このようにすることによってショート率が変化するとい
うことはなく、すなわちアノード電極９上におけるアノ
ード12を全面積は相変わらず一定となるので、オン状態
におけるアノード側から正孔の注入量が従来のものより
減少するという心配は全くない。これらのことから、本
実施例に係るアノードショート構造によってオン電圧が
増加するようなことはなく、かえって、上述したように
ベース層を薄くできることからオン電圧を下げることが
できる。
なお、本発明はSIサイリスタに限らず、GTO（Gate Turn
−Off Thyristor）,IGBT（Instulated Gate Bipolar Tr
ansistor:商品名）,GATT（Gate Associated Turn−Off
Thyristor:商品名），あるいは一般のサイリスタ等、ア
ノードショート構造を有する各種のスイッチング素子に
適用できる。例えば、上記実施例と同様なアノードショ
ート構造を、npnp構成の一般のGTOに適用した例を第４
図に示す。具体的には、ベース（n-層）30、ゲート（ｐ
層）31、カソード（n+領域）32、ゲート電極33、カソー
ド電極34をアノード電極35から構成されるGTOのアノー
ド側にバッファ層（ｎ層）36を介して、アノード（p+領
域）37およびアノードショート領域（n+領域）38をｄ
2Lとなるように交互に配設してなるアノードショート構
造を形成したものである。このように構成したGTOにお
いても、前述したと同様な作用により、通常の使用耐圧
が容易に出せると共に、オン電圧を増加させることなく
スイッチング速度の著しい高速化が可能になる。
−Off Thyristor）,IGBT（Instulated Gate Bipolar Tr
ansistor:商品名）,GATT（Gate Associated Turn−Off
Thyristor:商品名），あるいは一般のサイリスタ等、ア
ノードショート構造を有する各種のスイッチング素子に
適用できる。例えば、上記実施例と同様なアノードショ
ート構造を、npnp構成の一般のGTOに適用した例を第４
図に示す。具体的には、ベース（n-層）30、ゲート（ｐ
層）31、カソード（n+領域）32、ゲート電極33、カソー
ド電極34をアノード電極35から構成されるGTOのアノー
ド側にバッファ層（ｎ層）36を介して、アノード（p+領
域）37およびアノードショート領域（n+領域）38をｄ
2Lとなるように交互に配設してなるアノードショート構
造を形成したものである。このように構成したGTOにお
いても、前述したと同様な作用により、通常の使用耐圧
が容易に出せると共に、オン電圧を増加させることなく
スイッチング速度の著しい高速化が可能になる。
また、アノードショート領域はn+領域に限定されること
はなく、n-あるいはｎ領域としてもよい。アノードとア
ノードショート領域の互いの深さ（厚さ）の関係も任意
であり、前記実施例で示した数値はほんの一例である。
また、バッファ層の厚さも、前記実施例で示した数値は
ほんの一例である。
はなく、n-あるいはｎ領域としてもよい。アノードとア
ノードショート領域の互いの深さ（厚さ）の関係も任意
であり、前記実施例で示した数値はほんの一例である。
また、バッファ層の厚さも、前記実施例で示した数値は
ほんの一例である。
更に、第１図に示した実施例ではアノード12およびアノ
ードショート領域領域13の形成方向をゲート（埋込みゲ
ート）２の形成方法に対して垂直方向となるようにした
が、第３図のように互いに平行となるように形成しても
よい。また、製造工程においては、前述したような不純
物拡散の代りにイオン注入等を利用してもよい。
ードショート領域領域13の形成方向をゲート（埋込みゲ
ート）２の形成方法に対して垂直方向となるようにした
が、第３図のように互いに平行となるように形成しても
よい。また、製造工程においては、前述したような不純
物拡散の代りにイオン注入等を利用してもよい。
また、特にSIサイリスタにおいては、カソード領域の下
方位置にのみアノード領域及びアノードショート領域を
交互に配設し、それ以外の位置にはアノード領域のみを
均一に配置してもよい。さらには，アノードショート領
域をゲート間のチャネルの下方位置にのみ設けてもよ
い。ターンオフ時には、カソード側からチャネルを介し
てほぼ真下に電子が流れてくることを考えれば、このよ
うな構成にしても電子を引き抜く作用に変わりはない。
一方、アノード有効面積は一段と増加することになるた
め、オン電圧を低く抑えることができ、よって上記実施
例以上の効果が期待できる。
方位置にのみアノード領域及びアノードショート領域を
交互に配設し、それ以外の位置にはアノード領域のみを
均一に配置してもよい。さらには，アノードショート領
域をゲート間のチャネルの下方位置にのみ設けてもよ
い。ターンオフ時には、カソード側からチャネルを介し
てほぼ真下に電子が流れてくることを考えれば、このよ
うな構成にしても電子を引き抜く作用に変わりはない。
一方、アノード有効面積は一段と増加することになるた
め、オン電圧を低く抑えることができ、よって上記実施
例以上の効果が期待できる。
なお、ｎ及びｐのいずれのチャネルを持つ半導体スイッ
チング素子に対しても本発明を適用しうるのは、もちろ
んのことである。
チング素子に対しても本発明を適用しうるのは、もちろ
んのことである。
以上説明したように、本発明によれば、バッファ層を設
けたことにより、ベース層を薄くしたまま容易に通常の
使用耐圧を出すことができる。しかも、このようにベー
ス層を薄くできることにより、ターンオン及びターンオ
フ時間を短縮でき、スイッチング速度の著しい高速化が
可能になると共に、オン状態におけるベース層の抵抗が
小さくして、オン電圧を低く抑えることができる。しか
も、アノードショート構造においてｄ2Lとしたことに
より、ターンオフ時間を一段と短縮でき、これによって
オン電圧の増加が引起こされることもない。
けたことにより、ベース層を薄くしたまま容易に通常の
使用耐圧を出すことができる。しかも、このようにベー
ス層を薄くできることにより、ターンオン及びターンオ
フ時間を短縮でき、スイッチング速度の著しい高速化が
可能になると共に、オン状態におけるベース層の抵抗が
小さくして、オン電圧を低く抑えることができる。しか
も、アノードショート構造においてｄ2Lとしたことに
より、ターンオフ時間を一段と短縮でき、これによって
オン電圧の増加が引起こされることもない。
第１図は本発明の一実施例（SIサイリスタの場合）の要
部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、 第３図（ａ）〜（ｈ）は同実施例のSIサイリスタの製造
工程図、 第４図は本発明の他の実施例（GTOの場合）の概略構成
を示す模式断面図、 第５図は従来のSIサイリスタの概略構成を示す模式断面
図である。 １……ベース層、 ９……アノード電極、 11……バッファ層、 12……アノード（アノード領域）、 13……アノードショート領域、 30……ベース層、 35……アノード電極、 36……バッファ層、 37……アノード（アノード領域）、 38……アノードショート領域．
部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、 第３図（ａ）〜（ｈ）は同実施例のSIサイリスタの製造
工程図、 第４図は本発明の他の実施例（GTOの場合）の概略構成
を示す模式断面図、 第５図は従来のSIサイリスタの概略構成を示す模式断面
図である。 １……ベース層、 ９……アノード電極、 11……バッファ層、 12……アノード（アノード領域）、 13……アノードショート領域、 30……ベース層、 35……アノード電極、 36……バッファ層、 37……アノード（アノード領域）、 38……アノードショート領域．
───────────────────────────────────────────────────── フロントページの続き (72)発明者 玉蟲 尚茂 宮城県仙台市川内（番地なし） 財団法人 半導体研究振興会内 (56)参考文献 特開 昭51−86982（ＪＰ，Ａ) 特開 昭55−146968（ＪＰ，Ａ) 特開 昭54−149480（ＪＰ，Ａ) 特開 昭50−147290（ＪＰ，Ａ) 特公 昭62−19079（ＪＰ，Ｂ２)
Claims (4)
- 【請求項１】ｎ形で低不純物濃度の半導体層からなるベ
ース層下であってアノード電極上に、ｐ形のアノード領
域とｎ形のアノードショート領域とを交互に配設してな
るアノードショート構造を有する半導体スイッチング素
子において、 前記ベース層と前記アノードショート構造との間に、前
記ベース層と同じｎ形であって前記ベース層よりも高不
純物濃度の半導体層からなるバッファ層を配設すると共
に、前記アノードショート構造のアノードショート間隔
を前記ベース層もしくは前記バッファ層におけるキャリ
アの拡散長の略２倍もしくはそれ以下としたことを特徴
とる半導体スイッチング素子。 - 【請求項２】前記アノードショート領域の厚さが前記ア
ノード領域の厚さよりも薄い特許請求の範囲第１項記載
の半導体スイッチング素子。 - 【請求項３】前記アノードショート構造をカソード領域
の下方にのみ設け、該カソード領域の下方以外には前記
アノード領域のみを設けた特許請求の範囲第１項または
第２項記載の半導体スイッチング素子。 - 【請求項４】前記アノードショート領域を、前記カソー
ド領域の下方であって、かつ各ゲート間に形成されるチ
ャネルの下方にのみ設けた特許請求の範囲第３項記載の
半導体スイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249562A JPH0795594B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249562A JPH0795594B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191462A JPH0191462A (ja) | 1989-04-11 |
| JPH0795594B2 true JPH0795594B2 (ja) | 1995-10-11 |
Family
ID=17194845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249562A Expired - Lifetime JPH0795594B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795594B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793427B2 (ja) * | 1992-05-11 | 1995-10-09 | 尚茂 玉蟲 | ドリフトバッファ構造を有する半導体素子 |
| JP4122775B2 (ja) * | 2002-01-11 | 2008-07-23 | 住友電気工業株式会社 | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| JP5462595B2 (ja) * | 2009-11-11 | 2014-04-02 | 新電元工業株式会社 | サイリスタ |
| JP5518440B2 (ja) * | 2009-11-18 | 2014-06-11 | 新電元工業株式会社 | サイリスタ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147290A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5186982A (en) * | 1975-01-29 | 1976-07-30 | Hitachi Ltd | Geeto taan ofu sairisuta |
| JPS54149480A (en) * | 1978-05-12 | 1979-11-22 | Fiz Tekhn I Im Ei Efu Iofue Ak | Thyristor |
| JPS55146968A (en) * | 1980-02-14 | 1980-11-15 | Mitsubishi Electric Corp | Semiconductor switching element |
| JPS6219079A (ja) * | 1985-07-18 | 1987-01-27 | Kyowa Hakko Kogyo Co Ltd | キラ−活性を有する新種酵母 |
-
1987
- 1987-10-02 JP JP62249562A patent/JPH0795594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0191462A (ja) | 1989-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |