JPH0792824B2 - 実時間動画プロセッサ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はテレビ信号等の動画信号に対し、ディジタルフ
ィルタや高能率符号化等のディジタル信号処理をソフト
ウェアで実現する実時間信号処理プロセッサに関する。

（従来技術とその問題点） 実時間ディジタル信号処理の利点はアナログ技術では実
現できない様な高精度もしくは高安定性の保障されたフ
ィルタや変復調装置が実現できること、さらに、アナロ
グ信号処理では考えられなかった時変適応フィルタ等が
容易に実現できることなどが挙げられる。さらに最近急
速に発展して来たディジタルLSI技術の成果を取り入れ
ることにより、実時間ディジタル信号処理回路の小型化
及び低消費電力化が可能となり、アナログ回路の置換及
び高機能化への応用が徐々に進行して来つつある。さら
に詳しいディジタル信号処理の利点等については電子通
信学会誌1982年12月号の1280頁より1284頁を参照された
い。

この様に多くの利点を持つディジタル信号処理も、その
反面莫大な演算量を必要とする欠点を持っている。実時
間信号処理を行なうには、標本化された入力信号１標本
当り標本化周期以内に与えられたディジタル信号処理を
行なわなくてはならず、例えば電話音声（8KHz標本化）
に対し４次の巡回形ディジタルフィルタ処理を施す場合
125マイクロ秒の間に乗算８回、加算８回の演算を要す
る。このため電話音声と比べ周波数帯域幅が1000倍以上
も広く、従って標本化周期も1/1000以下となる動画信号
に対し信号処理を施すには電話音声用信号処理回路と比
べ1000倍以上高速な回路が必要となる。

このため、高度なディジタル信号処理が行なえるのは現
在のところ音声領域の信号に留まっており動画信号の処
理はごく簡単な処理に限られているのが現状である。

さらに音声領域の信号に対するディジタル信号処理に関
しては、高度なディジタル信号処理を行ないたいため、
種々のパラメータを変えたり、信号処理アルゴリズムの
一部を変えたりすることが多い。このため、ソフトウェ
アによりアルゴリズムやパラメータの変更が可能な信号
処理装置の要求が強い。従来ソフトウェアによりディジ
タル信号処理を行なうハードウェアとしては、アイイー
イーイージャーナルオブソリッド ステート サーキッ
ツ（IEEE Journal of Solid State Circuits）第SC−16
巻４号（1981年８月）の372頁より376頁に掲載されたシ
グナルプロセッサなどがあり、このシグナルプロセッサ
の代表的な応用例としては、1982年アイイーイーイー発
行のブロシーディングズ オブ インターナショナル
コンファレンス オン アクースティクススピーチ シ
グナル プロセッシング（Proceedings of Acoustics,S
peach Signal Processing）の960頁より963頁に掲載さ
れた32k bps ADPCMがあり、やはり電話音声処理を対象
としている。

この様な従来のプロセッサ形式ではいくら演算回路を高
速化しても1000倍以上の高速は要易には望めないため、
動画に対し高速なディジタル信号処理を行なうためのソ
フトウェア制御によるプロセッサには不向きであった。

（発明の目的） 本発明の目的はテレビ信号等の動画信号に対し高度なデ
ィジタル信号処理を施しうるソフトウェア制御の回路を
提供することにある。

（発明の構成） 本発明は （ａ） テレビ信号等の動画信号の一画面の始まりを知
らせる同期信号より予め定められた入力部分画面位置信
号及び出力部分画面位置信号を発生する制御部と、 前記制御部より入力部分画面位置信号を入力され別途入
力された動画信号の前記入力部分画面位置信号の指定す
る部分画面信号を取込む取込部と、前記取込部に接続さ
れ、前記取込部に取込まれた動画信号に対し次の画面の
取込が始まるまでに信号処理を施す処理部と、 前記処理部の出力側に接続され、前記処理部の処理結果
を蓄えるとともに、別途前記制御部より入力された前記
出力部分画面位置信号の指定する部分画面位置に前記蓄
えられた処理結果を出力する出力部とから構成される複
数個の単位プロセッサと、 （ｂ） 前記複数個の単位プロセッサの各々に前記同期
信号及び前記動画信号を供給する入力バスと、 （ｃ） 前記複数個の単位プロセッサの出力を全て加算
して全体画像信号を得る手段とからなり、 各単位プロセッサ間の情報交換をなくし、一画面分の遅
延で信号処理を実現することを特徴としている。

（発明の原理） 本発明の原理は一画面（フレーム）を複数個の部分画面
に分割し、各部分画面に１台づつの単位シグナル・プロ
セッサを割当てることにより複数個の単位シグナル・プ
ロセッサで動画を処理するものである。

まず、動画信号の伝送に適した一次元信号として扱うと
前述した様に約10MHで標本化する必要があり、この場合
約100nsecの周期内に１標本当りの処理を施す必要があ
ったが、動画信号を画面という２次元信号として扱う
と、例えばテレビ信号では１秒間に30枚の画面を送るに
すぎない。つまり33ミリ秒間で１板の画面を処理できれ
ば１画面分の遅延が発生するものの実時間性は保たれ
る。

この１画面分の標本化信号を処理するにあたり複数個の
単位シグナルプロセッサを用意し、各単位シグナル・プ
ロセッサ間で処理すべき領域を予め設定しておき、各単
位シグナル・プロセッサは割当てられた処理部分画面領
域に必要となる動画信号を選択的に取り込む様にする。
この場合一般に取込み部分画面は処理部分画面より大き
い。例えば座標（i,j）の２次元標本化信号をｘ（i,j）
とし、この２次元信号をインパルス・レスポンス｛ｈ
（i,j）｝のフィルタに通すことを考える。この時のフ
ィルタ操作は、部分領域O,Pを各々 とし、部分領域Ｏ内の出力信号ｙ（i,j）を部分領域Ｐ
で定義されるインパルスレスポンスｈ（i,j）と入力信
号ｘ（i,j）から次式に基づいて計算することで実現さ
れる。

よって出力画面Ｏを得るために必要な入力信号｛ｘ（i,
j）｝の区間Ｑは式（１）及び式（２）より Ｑ＝｛（i,j）：−（Ｍ＋Ｎ）ｉ（Ｍ＋Ｎ）， −（Ｍ＋Ｎ）ｊ（Ｍ＋Ｎ）｝ （３） となる。第２図はデータ取込画面Ｑと処理画面Ｏとの関
係を示したもので、一辺２（Ｍ＋Ｎ）の正方形取込画像
区間Ｑと一辺2Nの正方形処理画像区間Ｏが示されてい
る。

式（２）はコンボリュージョン演算と呼ばれるが、この
ほか相関演算もほぼ式（２）と同様に表現でき、取込画
像と処理画像の関係は第２図の様に表現できる。

取込画面と処理画面が一致する例としてはフーリュ変換
を用いたディジタル信号処理がある。フーリュ変換をデ
ィジタル信号処理で高速に行なう手法としてFFT（ファ
スト・フーリェ・変換）がある。このFFTは時間領域信
号を周波数領域信号に移すものであり、周波数領域で信
号操作を行なった後、逆FFT（IFFT）により時間領域へ
もどすものである。

Ｍ×Ｍの領域のFFTを行なうには通常次式に従う。

ここで（k,l）とは入力信号ｘ（k,l）にハミング窓等
の窓関数ｗ（k,l）を乗じたもので （k,l）＝ｗ（k,l）・ｘ（k,l） （５） となる。この窓関数は定められたＭ×Ｍ領域の境界部に
行くほど値が小さくなるため、通常は 領域づつ四方にオーバーラップさせてFFTし、周波数領
域で信号処理を行ない逆FFTを行なって時間領域にもど
し、オーバーラップさせたもの同志を加算することが一
般的である。つまり、オーバーラップさせて取込み、オ
ーバーラップした部分の出力結果を加算させる処理が多
用される。

これ等ディジタル信号処理を部分画面に対して適応した
場合、コンボリュージョンや相関演算では処理画面より
広い取り込み画面を確保することで、つまり、部分画面
間を処理する単位シグナルプロセッサ間でオーバーラッ
プさせて動画信号を取込むことにより以降のディジタル
信号処理は単位シグナルプロセッサ内部のデータのみで
処理ができる。

また、FFTを応用する相関演算でも単位シグナルプロセ
ッサ間でオーバーラップさせて動画信号を取り込み、そ
の後は各単位シグナルプロセッサで独立してディジタル
信号処理し、各単位シグナルプロセッサの処理結果は他
の単位シグナルプロセッサの処理結果と取込画面がオー
バーラップした分オーバーラップして得られるが、この
オーバーラップ分の処理結果は全て加算することにより
正常なデータを得ることになる。

よって単位シグナルプロセッサに他の単位プロセッサと
共同で入力データを取り込める回路と、各単位シグナル
プロセッサの出力として、処理画面に対応する領域以外
は常にゼロを、処理画面に対応する部分は処理結果を出
力し、全ての単位シグナルプロセッサの出力に対し加算
を行なえば単位シグナルプロセッサ間にオーバーラップ
出力がある場合は、オーバーラップされた信号が加算さ
れ、オーバーラップ出力がない場合は単に単一シグナル
プロセッサの出力が真の出力として得られるため前述し
たディジタル信号処理の基本演算を並列に設けられた単
位シグナルプロセッサで独立して処理できる。つまり、
各単位シグナルプロセッサでは割当てられた部分画面の
処理を前述した１フレーム標本周期である33ミリ秒の間
に処理すれば良くなり、数多くの単位シグナルプロセッ
サを並列に動作させることで実時間動画処理が可能とな
る。

（実施例） 次に本発明の実施例を図面を参照しながら説明する。第
１図は単位シグナルプロセッサを４台用いた場合の本発
明の一実施例で同期信号入力端子１、動画信号入力端子
２、単位シグナルプロセッサ3,4,5,6,同期信号出力端子
７、動画信号出力端子８、加算器91,92,93からなってお
り、単位シグナルプロセッサ3,4,5,6は各各取込部10、
処理部11、読出部12、制御部13からなっている。取込部
10、読出部12は記憶回路であり処理部11及び制御部13の
詳細は後述する。

端子１より入力された同期信号は単位シグナルプロセッ
サ3,4,5,6それぞれの制御部13に入力される。制御部13
では入力された同期信号より予め割当てられた取込部分
画面領域に属する信号が端子２へ入力される時点を識別
し、取込信号として取込部10へ知らせる。

取込部10は制御部13より伝えられた取込信号により端子
２へ入力された動画信号を取込み記憶する。

制御部13はまた、端子１より入力された同期信号より予
め定められた取込部分画面領域の信号が入力し終ると処
理部11に実行信号を伝え、処理部11は制御部から入力さ
れた実行信号により予め定められたディジタル信号処
理、例えば前述した式（２）のコンボリュージョン演算
や式（４）のFFT演算を取込部10に蓄えられた取込画面
信号に対して行ない、演算結果は読出部12へ書込む。

制御部13は更に端子１より入力された同期信号より予め
定められた処理部分画面領域出力時点を検出し、処理部
分動画領域になると出力部12へ出力指令信号を伝え、出
力部12では制御部13よりの出力指令信号より前述した処
理部11で処理され書込まれた処理済データを出力指令信
号がオンの時は順次読出し、出力指令信号がオフの時は
ゼロを出力する。

各単位シグナルプロセッサ3,4,5,6の出力部からの出力
信号は加算器91,92,93により加算されて出力端子８へ伝
えられる。

第３図は第１図の構成の動画プロセッサにおける単位シ
グナルプロセッサ３および４で使用される取込信号、実
行信号、出力指令信号をFFT等のオーバーラップ取込及
びオーバーラップ出力が必要となる場合について示した
ものである。第３図で用いた動画信号は説明を簡略化す
るため、通常の全画面に亘るスキャン信号を部分画面毎
に並べ変えた走査線変換を受けたものと考えている。端
子１に加えられた同期信号（ａ）は１画面の始まりを知
らせるもので、最初の第１区画画面を処理する単位シグ
ナルプロセッサ３では制御部13の発生する取込信号
（ｂ）は同期信号と同時に立ち上がり、取込領域が終了
するまで取込を指令し続ける。さらに、取込終了後制御
部13は処理部11に対し実行信号（ｃ）を伝える。この結
果処理部11は実行信号（ｃ）の立上りから、取込信号
（ｂ）の次の立ち上りまでの間で信号処理を行なう。制
御部13はまた出力部12に対し出力指令信号（ｄ）を伝え
る。この出力指令信号（ｄ）はFFT等の応用では取込信
号（ａ）と同一のものとなるが、コンボリュージョン等
の応用では第２図に示した様に取込領域の方が処理領域
より広いため取込信号（ａ）より継続時間が短いことも
ある。

信号（ｂ′），（ｃ′），（ｄ′）は第２区画画面を処
理する単位プロセッサ４の取込信号、実行信号、出力指
令信号である。単位プロセッサ４の処理部11に許される
処理時間は実行信号（ｃ′）の立上りから出力指令信号
の立上りまで、この長さは単位プロセッサ３の処理部11
に許される時間と同じである。

第３図では単位プロセッサ３および４のみの制御信号に
ついて述べたが単位プロセッサ５および６も同様に行な
われる。各単位プロセッサが出力する時点は各々の出力
指令信号がオンの時のみであるから加算器91,92,93のい
ずれかにより２個の単位シグナルプロセッサのゼロ以外
の出力を加算する時刻は（ｅ）の通りとなる。信号
（ｅ）でA,B,Cとして示した部分は各々加算器91,92,93
がゼロ以外のデートと加算動作を行なっている時刻を示
している。この加算は本発明の原理の部で詳述した様に
FFT処理には必要となるものである。この結果出力端子
８には（ｆ）で示す動画信号が得られる。ここでVⁱとは
第ｉ番目の単位シグナルプロセッサの出力をV^i+jとは第
ｉ番目と第ｊ番目の単位シグナルプロセッサの出力の加
算結果を示す。よって、出力端子８には連続的に動画信
号が得られ、実時間信号処理が達成できる。

第４図は単位シグナルプロセッサ3,4,5,6で用いられる
制御部13の一実施例であり、同期信号入力端子20、クロ
ック信号入力端子21、取込信号出力端子22、実行信号出
力端子23、出力指令信号出力端子24、列カウンタ25、行
カウンタ26、読出専用メモリ27、28、ゲート回路29,30,
31からなっている。

読出専用メモリ27は、３ビット出力で、第１ビットは入
力アドレスの値が取込画面の行番号と一致するものには
１を、他はゼロを出力する様プログラムされており、第
２ビットは入力アドレスの値が実行指令を出力したい時
点の画面上の行番号となったものには１を、他はゼロを
出力する様プログラムされており、第３ビットは入力ア
ドレスの値が処理画面の行番号と一致するものには１を
他はゼロを出力する様プログラムされている。

また、読出専用メモリ28は同様に３ビット出力で、第１
ビットは入力アドレスの値が取込画面の列番号と一致す
るものには１を、他はゼロを出力する様プログラムされ
ており、第２ビットは入力アドレスの値が実行指令を出
力したい時点の画面上の列番号となったものには１を、
他はゼロを出力する様プログラムされており、第３ビッ
トは入力アドレスの値が処理画面の列番号と一致するも
のには１を他はゼロを出力する様プログラムされる。

同期信号が端子20より入力されると、列カウンタ25及び
行カウンタ26はリセットされ双方ともゼロを出力する。
いま第１図における第１区画を処理する単位プロセッサ
３の制御部を考えているものとすると、列カウンタの値
０により読出専用メモリ28は取込画面を示す第１ビット
目及び出力画面を示す第３ビット目に“1"を出力し、第
２ビットは“0"である。また行カウンタの値０により読
出専用メモリ27は取込画面を示す第１ビット目及び出力
画面を示す第３ビット目に“1"を出力し、第２ビット目
は“0"である。このためゲート29,30,31はそれぞれ取込
信号出力端子22に“1"、実行信号出力端子23に“0"、出
力指令出力端子24に“1"を出力する。

標本化された動画信号が第１図の端子２に加わる毎に第
４図のクロック端子21に信号が加わり列カウンタ25を歩
進し、列カウンタ25は全画面の一列分が終了すると行カ
ウンタ26を一歩進し列カウンタ25はゼロにもどる。この
ため読出専用メモリ28,27の第１ビット目は取込画面に
属する列及び行を各々の列カウンタ25、行カウンタ26が
示している限り“1"を出力し、ゲート29はよって取込画
面に属する標本位置に対して“1"を端子22へ出力する。

同様に列カウンタ25および行カウンタ26が処理開始を指
示すべき列と行の値を示した時のみ読出専用メモリ28,2
7は“1"を出力し、この時ゲート30は端子23に実行信号
として“1"を出力する。

同様に列カウンタ25および行カウンタ26が出力画面に相
当する列および行を示した時に読出専用メモリ28,27は
各々“1"を出力し、この結果ゲート31は端子24に出力指
令信号として“1"を出力する。

第５図は第１図の単位シグナルプロセッサ3,4,5,6にお
ける処理部の一実施例であり、シグナルプロセッサ40、
レジスタ41、ゲート42、取込部よりの入力端子43、取込
部へのアドレス出力端子44、出力部への出力端子45、出
力部へのアドレス出力端子46、出力部への書込信号出力
端子47、実行信号入力端子48取込部出力禁止信号出力端
子49から構成される。シグナルプロセッサ40は本発明の
第２の文献で述べられているNEC製のμPD7720を用いる
ものと仮定している。μPD7720は内部に乗算器や加算器
を持ち、独得のバス構成を持つ信号処理用のプロセッサ
であるが、詳細は第２の文献に譲る。μPD7720は割込入
力端子（INT）に信号が来ると割込処理が動作できる様
になっており、さらに、プログラム可能な出力ビットP
1,P2を持っている。入出力は双方向のパラレルバス
（Ｄ）を介して行ない、書込端子（Ｗ）に信号が来てい
る場合は入力方向バスとして、書込端子（Ｗ）に信号が
来ない場合は出力方向バスとして用いられる。

いま、第１図の制御部13よりの実行信号が第５図の端子
48に加わるとシグナルプロセッサ40は割込処理としてデ
ィジタル信号処理を始める。このため、第１図の取込部
10よりの入力データを必要とし、まず、必要となるアド
レスをポートＤに用意してビット出力ポートP1から“1"
を出力する。この時、ゲート42は“0"を出力し、ポート
Ｄのデータはシグナルプロセッサ40より外部へ出力で
き、レジスタ41にアドレスを格納する。次にP1を“0"と
するとレジスタ41の内容が端子44を介して取込部10へ伝
達され、対応するデータが端子43からポート“D"へ入力
される。

同様にシグナルプロセッサ40で処理済となったデータを
出力部12へ転送するには出力部12のアドレスを指定する
ため、必要となるアドレスをポートＤに用意してビット
出力ポートP1から“1"を出力し、レジスタ41にアドレス
を書込む。このアドレスは出力端子46を介して出力部12
へ伝達される。次に処理済データをポートＤに用意して
ビット出力ポートP2から“1"を出力する。この時、ゲー
ト42は“0"を出力し、ポートＤはシグナルプロセッサ40
より外部へ出力する状態となり、かつ、取込部には出力
端子49を介して出力禁止を知らせるため、Ｄポート上の
データは端子45を介して出力部へ伝達される。また、ビ
ット出力ポートP2の“1"は端子47を込して出力部へ伝達
され、端子45から伝えられたデータを出力部へ書込むこ
とを指令する。

第６図は第１図の単位シグナルプロセッサの出力部12の
構成例であり、書込信号入力端子51、データ入力端子5
2、アドレス入力端子53、出力指令入力端子54、出力端
子55、クロック入力端子56、ゼロ入力端子57、ランダム
・アクセス・メモリ（RAM）60、セレクタ61,62、カウン
タ63、フリップフロップ64、ゲート65より構成されてい
る。

第４図の制御部の端子24から出力される出力指令信号が
オフの時、この信号は第６図の端子54へ入力され、セレ
クタ61を制御して出力端子55には端子57から入力されて
いるゼロを出力する。また同時に、出力指令信号がオフ
の時は第５図で示す処理部がディジタル信号処理中であ
るためセレクタ62をアドレス入力端子53からのデータが
RAM60へ伝えられる様に制御する。この時第５図で示す
端子47の信号が第６図の書込入力端子51へ、第５図の端
子45のデータ出力信号が第６図のデータ入力端子52へ、
第５図のアドレス出力端子46の信号が第６図の端子53へ
接続されるため、第５図で示す処理部で処理済となった
データは第６図の端子53の信号で定まるアドレスへ、端
子51の書込信号により端子52を介して書込まれる。

端子54へ入力される出力指令信号がオフからオンへ変わ
ると、セレクタ61および62は各々RAM60およびカウンタ6
3を選択すると同時に、一時刻前のオフの状況を蓄えて
いるフリップフロップ64と現在のオンの状況をゲート65
に入力するため、ゲート65は一時刻前との変化を検出し
“1"を出力する。このゲート65の出力によりカウンタ63
は“0"にリセットされる。

このため、カウンタ63の“0"の値はセレクタ62を介して
RAM60のアドレスに接続され、０番地のRAM60の値がセレ
クタ61を介して端子55に出力される。

端子54へ入力される出力指令信号がオンの状態を続ける
と、フリップフロップ64の値と端子54の値が双方ともオ
ン（“1"）となるので、以降カウンタ63はリセットされ
ず、毎標本時刻毎に一づつ歩進し、このカウンタ63の値
はセレクタ62を介しRAM60のアドレスを一つづつ歩進さ
せてアクセスし、対応するアドレスのデータがセレクタ
60を介して端子55へ出力されることになる。

以上の様にして本発明が実施できる。

（発明の効果） 以上見て来たように、本発明によれば動画信号を複数の
単位シグナルプロセッサにより、互いに通信することな
く、また単位シグナルプロセッサ間の境界部のディジタ
ル信号処理に何ら影響を与えることなく、ディジタル信
号処理を実現できる。このため、多くの単位シグナルプ
ロセッサを用いることにより実時間ディジタル信号処理
を動画信号に対して適応できる様になる。また、並列に
置かれた単位シグナルプロセッサは取込画面および処理
画面の指定のみが異なり、各単位シグナルプロセッサの
処理部では同一ディジタル・信号処理プログラムで処理
すべきものであるから、プログラムの開発も単一単位シ
グナルプロセッサについてのみ行なえば良く、他の単位
シグナル・プロセッサのプログラムは開発されたプログ
ラムのコピーで良いため、プログラム作業も容易とな
る。

更に、単位シグナルプロセッサ間では取込画面と処理画
面の領域のみが異なるため、多くの単位シグナルプロセ
ッサを並列に設け、故障を起した単位シグナルプロセッ
サの出力を禁止し、他の予備単位シグナルプロセッサの
取込画面と処理画面の定義のみを変えるだけで故障を復
帰できるため高信頼度の信号処理プロセッサとしても利
用できる。

（本発明の変形） 本発明の実施例では制御部に読出専用メモリを用いた
が、ランダム・アクセス・メモリ等に置換することによ
り予め定められた取込部分画像及び処理部分画像の位置
を動的に変化させるものも本発明のうちである。

さらに、本発明では取込部分画像及び処理部分画像の位
置を指定する制御部を個々の単位シグナルプロセッサに
分散させて持たせたが、これ等を集中させて各単位シグ
ナルプロセッサに制御信号のみを分配する方法も本発明
のうちである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、 第２図は本発明の原理を説明するための図、 第３図は第１図に示した本発明の実施例の動作タイミン
グを示す図、 第４図は制御部の構成例を示す図、 第５図は処理部の構成例を示す図、 第６図は出力部の構成例を示す図である。 第１図において １……同期信号入力端子、２……動画信号入力端子、3,
4,5,6……単位シグナルプロセッサ、91,92,93……加算
器、８……動画出力端子、10……取込部、11……処理
部、12……読出部、13……制御部 である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】（ａ）テレビ信号等の動画信号の一画面の
   始まりを知らせる同期信号より予め定められた入力部分
   画面位置信号及び出力部分画面位置信号を発生する制御
   部と、前記制御部より入力部分画面位置信号を入力さ
   れ、別途入力された動画信号の前記入力部分画面位置信
   号の指定する部分画面信号を取り込む取り込み部と、前
   記取り込み部に接続され、前記取り込み部に取り込まれ
   た動画信号に対し次ぎの画面の取り込みが始まるまでに
   信号処理を施す処理部と、前記処理部の出力側に接続さ
   れ、前記処理部の処理結果を蓄えるとともに、別途前記
   制御部より入力された前記出力部分画面位置信号の指定
   する部分画面位置に前記蓄えられた処理結果を出力する
   出力部とから構成される複数個の単位プロセッサと、 （ｂ）前記複数個の単位プロセッサの各々に前記同期信
   号及び前記動画信号を供給する入力バスと、 （ｃ）前記複数個の単位プロセッサの出力を全て加算し
   て全体画像信号を得る手段、 とからなり、動画像の１フレームの画像をオーバーラッ
   プを許した部分画像に分け、各々の部分画像を前記単位
   プロセッサで処理し、処理画面同志を加算することによ
   り全体の処理画像を得、全体の処理が動画像の次のフレ
   ームの到来時刻までに終了することを特徴とする実時間
   動画プロセッサ。