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JPH0775248B2 - ダイナミック型半導体メモリ - Google Patents

ダイナミック型半導体メモリ

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Publication number
JPH0775248B2
JPH0775248B2 JP2147488A JP14748890A JPH0775248B2 JP H0775248 B2 JPH0775248 B2 JP H0775248B2 JP 2147488 A JP2147488 A JP 2147488A JP 14748890 A JP14748890 A JP 14748890A JP H0775248 B2 JPH0775248 B2 JP H0775248B2
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cell
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Toshiba Corp
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    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体メモリに係り、特にメ
モリセルアレイにおけるメモリセルの配置およびダミー
セルに関する。
（従来の技術） 第６図は、ダイナミック型ランダムアクセスメモリ（DR
AM）のメモリセルの等価回路を示しており、61はトラン
スファゲート用のMOSトランジスタ、62は情報蓄積用の
容量である。上記トランジスタ61のドレインはビット線
63に接続され、そのゲートはワード線64に接続され、そ
のソースは容量62の一端に接続され、容量の他端には所
定の電位が与えられる。
このようなダイナミック型のメモリセルに対する書込み
に際しては、ビット線63およびワード線64に電圧を印加
することにより、トランジスタ61をオンにしてビット線
63から電荷を容量62へ導き、その後でワード線64の電圧
を解除してトランジスタ61を閉じることにより電荷を容
量62内に蓄積させる。また、上記メモリセルに対する読
み出しに際しては、ビット線63の電圧を解除し、ワード
線64に電圧を印加することにより、トランジスタ61を介
してビット線63へ電荷を放出させる。
従って、メモリセルの性能は、トランジスタ61とそれに
つながる容量62の特性でほぼ決まる。電荷の保持を良好
な状態に長時間保つためには、電荷のリークレベルを抑
えることも必要であるが、容量62の電荷蓄積量を大きく
することが重要となる。
次に、従来のダイナミック型のメモリセルの断面構造に
ついて、以下、後述する本発明の特徴点を説明し易いよ
うに、メモリセルアレイ内の二つのメモリセルが隣合っ
た部分を例にとって説明する。
第７図は、従来の主流であった半導体基板の表面（平
面）に電荷蓄積領域が形成されている平面容量型（プレ
ナー型）のメモリセルの断面構造を示している。即ち、
例えばＰ型半導体基板71の表面に選択的に素子分離領域
72が形成され、この素子分離された半導体基板71上の表
面に選択的に基板とは逆導電型（Ｎ＋型）の不純物拡散
層からなるトランスファゲート用トランジスタのソース
領域73およびドレイン領域74が形成され、このソース領
域73に連なって容量の一方の電極となる電荷蓄積領域75
が形成され、この電荷蓄積領域75にキャパシタゲート絶
縁膜76を介して容量の他方の電極となる電極プレート77
が形成されている。また、前記ソース領域73・ドレイン
領域74間の半導体基板71上にゲート絶縁膜78を介してト
ランスファゲート用トランジスタのゲート電極（ワード
線）79が形成され、前記ドレイン領域74にビット線（図
示せず）がコンタクトしている。なお、前記素子分離領
域72は各メモリセルを電気的に分離する役目をしてい
る。
しかし、近年、DRAMの高集積化にともない、メモリセル
アレイの高密度化が要求され、さらに、第８図に示すよ
うな溝容量型（トレンチ型）セルおよび第９図に示すよ
うな積層容量型（スタック型）セルが利用されるように
なってきた。第８図に示す溝容量型セルは、半導体基板
81内に形成された溝82の内部表面に基板とは逆導電型の
不純物拡散層からなる電荷蓄積領域83が形成されてお
り、他の各部分は第７図に示した平面容量型メモリセル
と同一構造となっているので、第７図中と同一符号を付
している。第９図に示す積層容量型セルは、ゲート電極
（ワード線）79、素子分離領域72などの上部に層間絶縁
膜91を介してポリシリコン材料などからなる電荷蓄積領
域92が形成され、この電荷蓄積領域92がソース領域73に
コンタクトしており、この電荷蓄積領域92上にキャパシ
タゲート絶縁膜76を介して電極プレート77が形成されて
おり、他の各部分は第７図に示した平面容量型メモリセ
ルと同一構造となっているので、第７図中と同一符号を
付している。
このような溝容量型セル、積層容量型セルの両者とも、
平面容量型セルに比較して、少ない基板表面積で同一面
積の電荷蓄積領域を得ることができる。即ち、容量から
見た場合、同一の記憶性能を有するメモリセルをより小
さい基板表面積上に形成できるので、メモリセルアレイ
の高密度化を実現できる。
従来のDRAMのメモリセルアレイは、第10図に概略的に示
す平面パターンのように、同一タイプのメモリセルが基
板上に平面的にみて行列状に近接配置されて構成されて
いる。しかも、各メモリセルの共通するビット線BL、ワ
ード線WLの最短距離の接続および高密度配置を考慮し
て、隣り合うメモリセルの容量（その電荷蓄積領域部を
記号Ｃで示す。）同士が近接するようにメモリセルが配
置されている。図中の記号Ｇはトランスファゲート用ト
ランジスタのゲート部、●部はトランスファゲート用ト
ランジスタのドレインとビット線BLとのコンタクト部を
示している。
上記したように、従来のメモリセルアレイの高密度化
は、主にメモリセルの構造の変更により実現されてきた
が、近年、一層の高集積化が要求されるようになり、メ
モリセルアレイ内に配置された隣り合うメモリセルの間
隔をさらに狭めることが要求されてきている。ここで、
上記したような従来のメモリセルアレイにおけるメモリ
セルの配置を考察すると、隣り合うメモリセルの容量は
前述した理由から近接する構造となっているので、同一
基板または同一導電膜層上に形成された電荷蓄積領域が
近接していることにほかならない。このような配置のメ
モリセルアレイで各メモリセルの間隔を狭めることは各
々の電荷蓄積領域を如何に不都合なく近付けるかが鍵と
なる。
ところが、現状の製造方法、構造では一層膜の微細加工
上の限界および電荷蓄積領域間の近接効果による電荷の
相互移動（記憶データの破壊）の問題から、電荷蓄積領
域は最低0.5μｍ以上隔てて形成されている。即ち、メ
モリセルの配置に対して制約条件が発生し、メモリセル
アレイの高密度化の妨げとなっている。ここで、微細加
工上の限界とは、一層の材料膜を加工できる最少寸法を
示している。また、電荷蓄積領域間の近接効果とは、平
面容量型セルおよび溝容量型セルでは基板層、積層容量
型セルでは層間絶縁膜を通過して電荷蓄積領域間を移動
する電荷の作用のことであり、特に溝容量型セルでは顕
著である。
一方、上記したような要求を満たすDRAMが、既に、本願
出願人の出願に係る特願昭62−227307号により提案され
ている。このDRAMのメモリセルアレイは、第11図あるい
は第12図に示すように、セルノードが浅い拡散層で形成
された第１のメモリセル（記号○印で図示する）とセル
ノードが深い拡散層で形成された第２のメモリセル（記
号×印で図示する）とが、第２のメモリセルのセルノー
ド同士がフィールド絶縁膜を介して隣接することがない
ように混合されて配置されて構成されている。この場
合、メモリセルが基板上に平面的にみて行列状に近接配
置されているが、第11図のメモリセルアレイでは、同一
のビット線の長さ方向BLに対して、異なるタイプのメモ
リセルが交互に配置されており、第12図のメモリセルア
レイでは、同一のビット線の長さ方向に対して、異なる
タイプのメモリセルが隣接する部分と同一タイプのメモ
リセルが隣接する部分とが交互に配置されている。な
お、図中、WLはワード線の長さ方向、CTはビット線とメ
モリセルトランジスタとのコンタクト部である。
上記構成によれば、フィールド絶縁膜をゲート絶縁膜と
する擬似MOSトランジスタのリーク電流が小さいので、
隣接するメモリセルを近接配置することができる。これ
により、セル面積が小さいという第２のメモリセルの特
長を有効に活かすことができ、メモリの高集積化を図る
ことができる。
ところで、このように同一のビット線に対して異なるタ
イプのメモリセルを接続して用いる場合、異なるタイプ
の容量の電荷蓄積領域層の違いから生じる放電特性、蓄
積電荷量の違いに影響され、同一のビット線に接続され
ている第１のメモリセルおよび第２のメモリセルから同
じデータをそれぞれ読み出した時とでビット線電位が異
なることになり、異なるタイプのメモリセルの読み出し
に際してダミーセル側のビット線電位がそれぞれ適切に
設定されていないと、情報を正常に認知することができ
なくなるおそれがある。
（発明が解決しようとする課題） 上記したように異なるタイプのメモリセルが混在してい
るメモリセルアレイを有するDRAMは、メモリセルから情
報を読み出す場合に情報を正常に認知することができな
くなるおそれがあるという問題がある。
本発明は、問題点を解決すべくなされたもので、その目
的は、異なるタイプのメモリセルが混在しているメモリ
セルアレイのメモリセルから情報を読み出す場合にダミ
ーセル側のビット線電位を適切に設定でき、情報を正常
に認知することが可能になるダイナミック型半導体メモ
リを提供することにある。
また、本発明の他の目的は、同一タイプのメモリセルの
みからなる従来のメモリセルアレイよりはメモリセルを
近接配置でき、しかも、ダミーセルの選択回路が簡単に
なるダイナミック型半導体メモリを提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 第１の発明のダイナミック型半導体メモリは、同一のビ
ット線に異なるタイプの２種類のメモリセルが接続さ
れ、かつ、同一のワード線あるいはダミーワード線に対
して同一タイプのメモリセルが接続され、上記異なるタ
イプの２種類の主メモリセルと同一構造の２種類のダミ
ーセルが設けられ、各ビット線毎に２種類のダミーセル
が独立に接続され、この２種類のダミーセルに各対応し
て別々にダミーワード線が設けられているメモリセルア
レイを有し、メモリセルの選択に際しては、同一タイプ
の主メモリセルおよびダミーセルが選択されることを特
徴とする。
また、第２の発明のダイナミック型半導体メモリは、同
一のビット線に異なるタイプの２種類のメモリセルが接
続され、かつ、同一のワード線あるいはダミーワード線
に対して同一タイプのメモリセルが接続され、上記異な
るタイプの２種類の主メモリセルと同一構造の２種類の
ダミーセルが設けられ、この２種類のダミーセルを直列
接続した複合ダミーセルが各ビット線毎に１個接続さ
れ、この複合ダミーセルにダミーワード線が接続され、
この複合ダミーセルの電極プレートに主メモリセルの電
極プレートに印加する電圧と同じ電圧が印加されるメモ
リセルアレイを有し、メモリセルの選択に際しては、主
メモリセルおよび複合ダミーセルが選択されることを特
徴とする。
また、第３の発明のダイナミック型半導体メモリは、同
一のビット線に同一タイプのメモリセルが接続され、か
つ、同一のワード線あるいはダミーワード線に対して同
一タイプのメモリセルが接続され、隣りのビット線には
異なるタイプのメモリセルが接続され、各ビット線には
それに接続されている主メモリセルと同一タイプの１種
類のダミーセルが接続されているメモリセルアレイを有
し、メモリセルの選択に際しては、同一タイプの主メモ
リセルおよびダミーセルが選択されることを特徴とす
る。
（作 用） 第１の発明のDRAMによれば、異なるタイプのメモリセル
の読み出しに際してそれぞれの容量の電荷蓄積領域層の
違いから生じる放電特性、蓄積電荷量の違いに影響され
てビット線への読み出し電位が異なったとしても、２系
統のダミーワード線を切り換え選択することにより主メ
モリセルと同一タイプのダミーセルが選択されるので、
情報を正常に認知することができる。
第２の発明のDRAMによれば、異なるタイプのメモリセル
の読み出しに際してそれぞれの容量の電荷蓄積領域層の
違いから生じる放電特性、蓄積電荷量の違いに影響され
てビット線への読み出し電位が異なったとしても、主メ
モリセルの電荷量のほぼ半値を有する複合ダミーセルが
選択されるので、情報を正常に認知することができる。
第３の発明のDRAMによれば、隣り合うメモリセルの電荷
蓄積領域が平面的に近接しても、基板に対して垂直方向
に電荷蓄積領域層間の隔たりを確保することで、絶縁膜
もしくは基板を通過して電荷蓄積領域間を移動する電荷
の量を減少させることができ、相互間の電荷の移動が原
理的に無いか、もしくは極めて少なくなる。また、一層
の材料膜を加工する際の微細加工上の限界に影響されず
各々の電荷蓄積層を形成できる。従って、同一のビット
線に異なるタイプのメモリセルが接続されているメモリ
セルアレイほどはメモリセルを近接配置できないとして
も、同一タイプのメモリセルのみからなる従来のメモリ
セルの配置では実現できなかったメモリセルの近接配置
を実現し、メモリセルアレイの高密度化を実現し、ひい
てはダイナミック型半導体メモリの高集積化を達成でき
る。しかも、同一のビット線に１種類の主メモリセルお
よびダミーセルしか接続されていないので、あるビット
線の主メモリセルからの読み出しに対しては、このビッ
ト線と対をなすビット線に接続されているダミーセルを
選択することで主メモリセルと同一タイプのダミーセル
が選択されるので、情報を正常に認知することができる
と共にダミーセルの選択回路が簡単になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
第１図は、第１実施例に係るDRAMのビット線電位読み出
し系の一部を示しており、SAはビット線センスアンプ、
MAはメモリセルアレイの一部、（BL、▲▼）はビッ
ト線対、WLはワード線、DWLAおよびDWLBはダミーワード
線である。このメモリセルアレイMAは、同一のビット線
に対して溝容量型セルＡと積層容量型セルＢとが交互に
接続され、かつ、同一のワード線WLあるいはダミーワー
ド線DWLA、DWLBに対して同一タイプのメモリセルが接続
されている。この場合、ダミーセルとしては、溝容量型
の主メモリセルＡと同一構造の溝容量型ダミーセルDAお
よび積層容量型の主メモリセルＢと同一構造の積層容量
型ダミーセルDBとの２種類が設けられており、各ビット
線毎に２種類のダミーセルDA、DBが独立に接続され、こ
の２種類のダミーセルDA、DBに各対応して別々にダミー
ワード線DWLA、DWLBが設けられている。そして、メモリ
セルの選択に際しては、同一タイプの主メモリセルおよ
びダミーセルが選択されるように回路構成されている。
即ち、あるビット線に接続されている２種類の主メモリ
セルのうちの例えば溝容量型の主メモリセルＡがあるワ
ード線WLにより選択される場合には、このビット線と対
をなすビット線側の２系統のダミーワード線DWLのうち
の１方の選択により溝容量型ダミーセルDAが選択される
ようになっている。この場合、ダミーセルの電荷量を主
メモリセルの電荷量の半値にするために、ダミーセルの
電極プレートに印加する電圧を主メモリセルの電極プレ
ートに印加する電圧の1/2にすることで実現している。
前記センスアンプSAは、ダミーセルに蓄えられた電荷量
（主メモリセルの半値）が読み出されるビット線の電位
を基準として主メモリセルに蓄えられた電荷量が読み出
されるビット線の電位を比較して情報を認知するもので
ある。
第２図は、第１図中のメモリセルアレイMAの平面パター
ンの一部を概略的に示しており、同一のビット線BLの長
さ方向に溝容量型セルＡと積層容量型セルＢとが交互に
配置され、かつ、同一のワード線WLに対して同一タイプ
のメモリセルが接続され、各メモリセルが基板上に平面
的にみて行列状に近接配置されている。この場合、隣り
合う全てのメモリセリ同士が異なるタイプとなるように
溝容量型セルＡ、積層容量型セルＢは縦横方向とも交互
に配置され、溝容量型セルＡのセルノード同士がフィー
ルド絶縁膜を介して隣接することがないように配置され
ており、図中Ｙ−Ｘ線に沿う断面は第３図に示すよう
に、溝容量型セルＡと積層容量型セルＢの各々の電荷蓄
積領域が対向して隣り合うように構成されている。
第３図において、30はＰ型シリコンの半導体基板、Ａは
溝容量型セル、Ｂは積層容量型セル、WLはトランスファ
ゲート用トランジスタのポリシリコンからなるゲート電
極（ワード線）、31はシリコン酸化膜からなるゲート絶
縁膜、32はトランスファゲート用トランジスタのドレイ
ン（Ｎ＋拡散層）であって前記ワード線WLに対して直行
するように配線されるビット線（図示せず）につなが
る。33は半導体基板上にLOCOS（選択酸化）法で形成さ
れ、各メモリセル間を電気的に分離するシリコン酸化膜
からなる素子分離領域、34は前記ゲート電極上に形成さ
れたシリコン酸化膜からなる層間絶縁膜、35は積層容量
型セルＢの電荷蓄積領域であり、前記ゲート電極上およ
び素子分離領域上の一部に積層形成された第２のポリシ
リコン膜（リン不純物が導入されたＮ−型ポリシリコ
ン）により構成されており、積層容量型セルＢのトラン
スファゲート用トランジスタのソース36に接続されてい
る。37は溝容量型セルＡの電荷蓄積領域であり、半導体
基板内に掘られた溝の側壁および底面部表面のＮ−型拡
散層で構成されており、溝容量型セルＡのトランスファ
ゲート用トランジスタのソース38に接続されている。39
は上記電荷蓄積領域35および37と対をなす一方の電極プ
レートであり、薄膜の第３のポリシリコン膜（リン不純
物が導入されたＮ＋型ポリシリコン）からなり、積層容
量型セルＢの電荷蓄積領域37上および溝容量型セルＡの
電荷蓄積領域35上にシリコン酸化膜からなるキャパシタ
ゲート絶縁膜40を介して連続的に形成されている。半導
体基板内に掘られた溝は、LPCVD（減圧気相成長）法で
形成されたシリコン酸化膜41で埋め込まれ、平坦化され
ている。そして、上記したように形成された溝容量型セ
ルＡと積層容量型セルＢとの上に層間絶縁膜（図示せ
ず）が形成され、この層間絶縁膜にコンタクト孔が開孔
された後にアルミニウム配線が形成されることにより、
ビット線、ワード線WL、電極プレート39に関係した周辺
回路との接続が行われる。
上記したように同一のビット線に異なるタイプの２種類
のメモリセルが接続され、かつ、同一のワード線あるい
はダミーワード線に対して同一タイプのメモリセルが接
続されているメモリセルアレイを有する第１実施例のDR
AMによれば、異なるタイプのメモリセルの読み出しに際
してそれぞれの容量の電荷蓄積領域層の違いから生じる
放電特性、蓄積電荷量の違いに影響されてビット線への
読み出し電位が異なったとしても、２系統のダミーワー
ド線を切り換え選択することにより主メモリセルと同一
タイプのダミーセルが選択されるので、情報を正常に認
知することができる。
また、第２実施例に係るDRAMとして、２種類の主メモリ
セルと同一構造の２種類のダミーセルを直列接続したも
の（以下、複合ダミーセルという。）を各ビット線毎に
１個接続するようにし、この複合ダミーセルにダミーワ
ード線を接続するようにし、この複合ダミーセルの電極
プレートに印加する電圧を主メモリセルの電極プレート
に印加する電圧と同じにし、複合ダミーセルの電荷量を
主メモリセルの電荷量のほぼ半値にするようにしてもよ
い。この場合には、異なるタイプのメモリセルの読み出
しに際してそれぞれの容量の電荷蓄積領域層の違いから
生じる放電特性、蓄積電荷量の違いに影響されてビット
線への読み出し電位が異なってたとしても、主メモリセ
ルの電荷量のほぼ半値を有する複合ダミーセルが選択さ
れるので、情報を正常に認知することができる。
第４図は、第３実施例に係るDRAMのビット線電位読み出
し系の一部を示しており、SAはビット線センスアンプ、
MAはメモリセルアレイの一部、（BL、▲▼）はビッ
ト線対、WLはワード線、DWLAおよびDWLBはダミーワード
線である。このメモリセルアレイMAは、同一のビット線
に対して溝容量型セルＡまたは積層容量型セルＢのいず
れか一方が接続され、かつ、同一のワード線WLあるいは
ダミーワード線DWLA、DWLBに対して同一タイプのメモリ
セルが接続され、隣り合うビット線毎に異なるタイプの
メモリセルが接続されている（ビット線毎にメモリセル
タイプが入れ替えられている）。この場合、ダミーセル
としては、溝容量型の主メモリセルＡと同一構造の溝容
量型ダミーセルDAおよび積層容量型の主メモリセルＢと
同一構造の積層容量型ダミーセルDBとの２種類が設けら
れているが、各ビット線にはそれに接続されている主メ
モリセルと同一タイプの１種類のダミーセルが接続され
ており、メモリセルの選択に際しては、同一タイプの主
メモリセルおよびダミーセルが選択されるように回路構
成されている。即ち、あるビット線に接続されている主
メモリセルがあるワード線により選択される場合には、
このビット線と対をなすビット線側のダミーワード線に
より主メモリセルと同一タイプのダミーセルが選択され
るようになっている。この場合、ダミーセルの電荷量を
主メモリセルの電荷量の半値にするために、ダミーセル
の電極プレートに印加する電圧を主メモリセルの電極プ
レートに印加する電圧の1/2にすることで実現してい
る。前記センスアンプSAは、ダミーセルに蓄えられた電
荷量（主メモリセルの半値）が読み出されるビット線の
電位を基準として主メモリセルに蓄えられた電荷量が読
み出されるビット線の電位を比較して情報を認知するも
のである。
第５図は、第４図中のメモリセルアレイMAの平面パター
ンの一部を概略的に示しており、同一のビット線BLの長
さ方向に溝容量型セルＡまたは積層容量型セルＢのいず
れか一方が配置され、隣り合うビット線BL毎に異なるタ
イプのメモリセルが交互に配置され、かつ、同一のワー
ド線WLに対して同一タイプのメモリセルが接続され、各
メモリセルが基板上に平面的にみて行列状に近接配置さ
れている。これにより溝容量型セルＡのセルノード同士
がフィールド絶縁膜を介して隣接することがないように
配置されており、図中Ｙ−Ｘ線に沿う断面は第３図に示
したように、溝容量型セルＡと積層容量型セルＢの各々
の電荷蓄積領域が対向して隣り合うように構成されてい
る。
上記したように同一のビット線BLの長さ方向に同一タイ
プのメモリセルが配置され、隣りのビット線BLには異な
るタイプのメモリセルが接続されているメモリセルアレ
イを有する第３実施例のDRAMによれば、溝容量型セルＡ
と積層容量型セルＢの異なる層からなる電荷蓄積領域を
近接するように配置することができ、隣り合うメモリセ
ルの電荷蓄積領域が平面的（基板表面に対して水平方
向）に近接しても、基板に対して垂直方向に電荷蓄積領
域層間の隔たりを確保することで、絶縁膜もしくは基板
を通過して電荷蓄積領域間を移動する電荷の量を減少さ
せることができ、相互間の電荷の移動が原理的に無い
か、もしくは極めて少なくなる。また、同一タイプのメ
モリセルのみを近接して配置する従来のメモリセルアレ
イに比べて、一層の材料膜を微細に分断する場合の最少
加工上の限界に影響されず各々の電荷蓄積層を形成でき
る。また、隣り合う溝容量型セルＡと層容量型セルＢで
電極プレートを連続的に形成することにより、構造上か
らも、その間隔を最少限とすることができ、実際には各
々の電荷蓄積領域をセルファラインで形成できる。
いま、第10図に示したような同一タイプのメモリセルの
みからなる従来例のメモリセルアレイ領域のワード線方
向とビット線方向の各寸法をａ（μｍ）およびｂ（μ
ｍ）、ワード線の数をNw、ビット線の数をNbとすると、
メモリセルアレイ内の隣り合うメモリセルの配置を第５
図に示すように配置することにより、従来例の配置に比
較して、ビット線方向は Δb1＝0.5×Nw/2（μｍ） だけ短くて済み、メモリセルアレイ領域の面積では ΔS1＝ａ×Δb1（μm2） 分だけ縮小できる。
また、メモリセルアレイ内の隣り合うメモリセルの配置
を第２図に示すように配置した場合は、上記の効果を加
え、さらに、ビット線方向の寸法が Δb2＝0.5×Nw/2（μｍ） だけ短くて済むこととなり、メモリセルアレイ領域の面
積では ΔS2＝ａ×（Δb1＋Δb2）（μm2） 分だけ縮小できる。例えば4MビットDRAMを仮定して、概
略の単位長さ当りのワード線および単位長さ当りのビッ
ト線数をそれぞれ430本/mm、400本/mm、メモリセルアレ
イ領域のワード線およびビット線方向の寸法をそれぞ
れ、3mmおよび10mmとしその面積をＳ（＝3000×10000μ
m2）とすると、第５図の例でのメモリセルアレイ領域の
減少面積の割合は ΔS1/S ＝（ａ×Δb1）／（ａ×ｂ） ＝（ａ×0.5×Nw/2）／（ａ×ｂ） ＝（3000×0.5×4300/2）／（3000×10000） ＝0.1075 となり、約11％の減少となる。同じく、第２図の例での
減少面積の割合は ΔS2/S ＝［ａ×（Δb1＋Δb2）］／（ａ×ｂ） ＝［ａ×（0.5×Nw/2＋0.5×Nw/2）］／（ａ×ｂ） ＝［3000×（0.5×4300/2＋0.5 ×4300/2）］／（3000×10000） ＝0.215 となり、約22％の減少となる。
なお、セル周辺回路への負担を軽減させるためにも、溝
容量型セルＡと積層容量型セルＢとの電荷蓄積領域の容
量の差は全容量の10％以下に設定することが好ましい。
従って、上記した第３実施例のDRAMによれば、第２図に
示したような同一のビット線の長さ方向に異なるタイプ
のメモリセルが交互に配置されているメモリセルアレイ
ほどはメモリセルを近接配置でないとしても、第10図に
示したような同一タイプのメモリセルのみからなる従来
のメモリセルアレイの配置では実現できなかったメモリ
セルの近接配置を実現し、メモリセルアレイの高密度化
を実現し、ひいてはDRAMの高集積化を達成できる。しか
も、同一のビット線に１種類の主メモリセルおよびダミ
ーセルしか接続されていないので、あるビット線の主メ
モリセルからの読み出しに対しては、このビット線と対
をなすビット線に接続されているダミーセルを選択する
ことで主メモリセルと同一タイプのダミーセルが選択さ
れるので、情報を正常に認知することができると共にダ
ミーセルの選択回路が簡単になる。
また、上記の実施例では、溝容量型セルと積層容量型セ
ルとを例にとって説明したが、電荷蓄積領域に形成され
るレイヤーが異なる複数のタイプのセルを組合わせるこ
とによっても、本発明の効果を達成することが可能であ
ることは説明するまでもない。
［発明の効果］ 上述したように本発明によれば、異なるタイプのメモリ
セルが接続されているメモリセルアレイのメモリセルか
ら情報を読み出す場合にダミーセル側のビット線電位が
適切に設定され、情報を正常に認知することが可能にな
るダイナミック型半導体メモリを実現することができ
る。
また、本発明によれば、同一のタイプのメモリセルのみ
からなる従来のメモリセルアレイよりはメモリセルを近
接配置でき、きあも、ダミーセルの選択回路が簡単にな
るダイナミック型半導体メモリを実現することができ
る。
【図面の簡単な説明】
第１図は本発明の第１実施例に係るDRAMのビット線電位
読み出し系の一部を示す回路図、第２図は第１図中のメ
モリセルアレイの平面パターンの一部を概略的に示す
図、第３図は第２図中のＹ−Ｘ線に沿う断面構造を示す
図、第４図は本発明の第２実施例に係るDRAMのビット線
電位読み出し系の一部を示す回路図、第５図は第４図中
のメモリセルアレイの平面パターンの一部を概略的に示
す図、第６図はDRAMのメモリセルの等価回路を示す図、
第７図は従来の平面容量型メモリセルの断面構造を示す
図、第８図は従来の積層容量型セルの断面構造を示す
図、第９図は従来の溝容量型セルの断面構造を示す図、
第10図乃至第12図はそれぞれ従来のDRAMのメモリセルア
レイの平面パターンを概略的に示す図である。 SA……ビット線センスアンプ、MA……メモリセルアレ
イ、Ａ……溝容量型セル、Ｂ……積層容量型セル、WL…
…ワード線、DWLA、DWLB……ダミーワード線、BL、▲
▼……ビット線、DA……溝容量型ダミーセル、DB……
積層容量型ダミーセル、30……半導体基板、31……ゲー
ト絶縁膜、32……ドレイン、33……素子分離領域、34…
…層間絶縁膜、35……積層容量型セルの電荷蓄積領域、
36……積層容量型セルのトランスファゲート用トランジ
スタのソース、37……溝容量型セルの電荷蓄積領域、38
……溝容量型セルのトランスファゲート用トランジスタ
のソース、39……電極プレート、40……キャパシタゲー
ト絶縁膜、41……シリコン酸化膜。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】同一のビット線に異なるタイプの２種類の
    メモリセルが接続され、かつ、同一のワード線あるいは
    ダミーワード線に対して同一タイプのメモリセルが接続
    され、上記異なるタイプの２種類の主メモリセルと同一
    構造の２種類のダミーセルが設けられ、各ビット線毎に
    ２種類のダミーセルが独立に接続され、この２種類のダ
    ミーセルに各対応して別々にダミーワード線が設けられ
    ているメモリセルアレイを有し、メモリセルの選択に際
    しては、同一タイプの主メモリセルおよびダミーセルが
    選択されることを特徴とするダイナミック型半導体メモ
    リ。
  2. 【請求項２】同一のビット線に異なるタイプの２種類の
    メモリセルが接続され、かつ、同一のワード線あるいは
    ダミーワード線に対して同一タイプのメモリセルが接続
    され、上記異なるタイプの２種類の主メモリセルと同一
    構造の２種類のダミーセルが設けられ、この２種類のダ
    ミーセルを直列接続した複合ダミーセルが各ビット線毎
    に１個接続され、この複合ダミーセルにダミーワード線
    が接続され、この複合ダミーセルの電極プレートに主メ
    モリセルの電極プレートに印加する電圧と同じ電圧が印
    加されるメモリセルアレイを有し、メモリセルの選択に
    際しては、主メモリセルおよび複合ダミーセルが選択さ
    れることを特徴とするダイナミック型半導体メモリ。
  3. 【請求項３】同一のビット線に同一タイプのメモリセル
    が接続され、かつ、同一のワード線あるいはダミーワー
    ド線に対して同一タイプのメモリセルが接続され、隣り
    のビット線には異なるタイプのメモリセルが接続され、
    各ビット線にはそれに接続されている主メモリセルと同
    一タイプの１種類のダミーセルが接続されているメモリ
    セルアレイを有し、メモリセルの選択に際しては、同一
    タイプの主メモリセルおよびダミーセルが選択されるこ
    とを特徴とするダイナミック型半導体メモリ。
  4. 【請求項４】前記メモリセルアレイは、異なるタイプの
    主メモリセルの各々の電荷蓄積量の差が全容量の10％以
    内であることを特徴とする請求項１乃至３のいずれか１
    項記載のダイナミック型半導体メモリ。
  5. 【請求項５】前記異なるタイプのメモリセルは、溝容量
    型セルと積層容量型セルであることを特徴とする請求項
    １乃至４のいずれか１項記載のダイナミック型半導体メ
    モリ。
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